KR100917029B1

KR100917029B1 - Manufacturing Method of Circuit Board

Info

Publication number: KR100917029B1
Application number: KR1020070128533A
Authority: KR
Inventors: 김남열; 최창규; 최진범; 박원규; 황광환
Original assignee: 삼성전기주식회사
Priority date: 2007-12-11
Filing date: 2007-12-11
Publication date: 2009-09-10
Also published as: KR20090061506A

Abstract

본 발명은 불규칙한 기판 표면에 의해 발생되는 시드층의 잔여물을 제거하기 위한 회로기판 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a circuit board for removing residues of a seed layer generated by an irregular substrate surface.

본 발명에 따른 회로기판 제조방법은, 기판 상에 회로 패턴 형성영역이 오픈된 베리어막을 형성하는 단계; 상기 상부가 노출된 기판 상에 시드층을 형성하는 단계; 상기 베리어막 상에 드라이 필름을 증착하는 단계; 상기 드라이 필름을 패터닝하여 상기 베리어막과 동일한 오픈 영역을 갖는 드라이 필름 마스크로 형성하는 단계; 상기 시드층을 도금하여 회로 패턴을 형성하는 단계; 및 상기 드라이 필름 마스크 및 베리어막을 제거하는 단계;를 포함한다. 이에 따라, 본 발명은 기판의 불규칙함에 의해 발생되던 시드층 잔류현상을 방지할 수 있게 됨으로써 이웃하는 회로 패턴에서의 쇼트 발생을 방지할 수 있는 효과가 있다.In accordance with another aspect of the present invention, a method of manufacturing a circuit board includes: forming a barrier film having an open circuit pattern formation region on a substrate; Forming a seed layer on the exposed substrate; Depositing a dry film on the barrier film; Patterning the dry film to form a dry film mask having the same open area as the barrier film; Plating the seed layer to form a circuit pattern; And removing the dry film mask and the barrier film. Accordingly, the present invention can prevent the seed layer residual phenomenon caused by the irregularity of the substrate, thereby preventing the occurrence of short circuits in neighboring circuit patterns.

무전해 도금, 전해 도금, 회로기판, 시드층, 쇼트, 패턴 불량 Electroless Plating, Electrolytic Plating, Circuit Board, Seed Layer, Short, Poor Pattern

Description

Manufacturing Method of Circuit Board

본 발명은 회로기판 제조방법에 관한 것으로, 보다 자세하게는 세미 어드티브 공정 중 구리 시드층 증착 공정 이전에 소정의 회로 패턴 영역이 오픈된 베리어막 형성공정을 진행함으로써 불규칙한 기판 표면의 시드층 잔여물에 의한 쇼트 불량을 방지할 수 있는 회로기판 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a circuit board, and more particularly, to a seed layer residue on an irregular substrate surface by performing a barrier film forming process in which a predetermined circuit pattern region is opened before a copper seed layer deposition process during a semi-additive process. The present invention relates to a circuit board manufacturing method capable of preventing short defects caused by a short circuit.

인쇄회로기판은 와이어 본딩(Wire Bonding) 또는 플립칩 본딩(Flip Chip Bonding) 등으로 반도체 칩이 실장되는 기판을 지칭하며, 이하에서는, CPU, 그래픽 카드 등에 적용되는 플립칩 볼 그리드 어레이(FCB: Flip Chip Ball Grid Array, 이하 "회로기판"이라고 함) 기판을 중심으로 설명한다.A printed circuit board refers to a substrate on which a semiconductor chip is mounted by wire bonding or flip chip bonding. Hereinafter, a flip chip ball grid array (FCB: Flip) applied to a CPU, a graphics card, or the like is used. Chip Ball Grid Array, hereinafter referred to as " circuit board "

일반적으로, 종래 인쇄회로기판을 포함하는 패키지는 단자틀(Lead Frame)에 칩을 부착하고 칩의 접속점(Pad)과 단자를 접속선(Bonding Wire)으로 연결한 후 수지로 밀봉하는 형태로 제작됨으로써, 크기가 증가하고 실장에 필요한 배선의 길이가 길어지는 문제점이 있었다.In general, a package including a printed circuit board is manufactured by attaching a chip to a terminal frame and sealing the resin with a resin after connecting the pad and the terminal of the chip with a bonding wire. However, there has been a problem that the size is increased and the length of wiring required for mounting is long.

이러한 문제를 해결하기 위하여 에폭시나 세라믹 기판에 칩을 부착하고 둥근 솔더 볼(Solder Ball)을 단자로 이용하는 패키지가 개발되었다.To solve this problem, a package has been developed that attaches chips to epoxy or ceramic substrates and uses round solder balls as terminals.

이하, 관련도면을 참조하연 종래 기술에 의한 회로기판의 제조방법에 대하여 자세히 설명하면 다음과 같다.Hereinafter, a method for manufacturing a circuit board according to the related art will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 종래 기술에 의한 회로기판의 제조공정을 순차적으로 나타낸 공정 단면도이며, 도 2는 종래 기술에 의해 발생되는 패턴 불량을 나타낸 단면도이다.1A to 1E are cross-sectional views sequentially illustrating a manufacturing process of a circuit board according to the prior art, and FIG. 2 is a cross-sectional view showing a pattern defect generated by the prior art.

먼저, 도 1a에 도시한 바와 같이, 기판(10)을 준비한다.First, as shown to FIG. 1A, the board | substrate 10 is prepared.

그 다음에, 상기 준비된 기판(10) 상에 무전해 도금 공정을 진행하여 소정의 두께를 갖는 시드층(20)을 형성한다.Next, an electroless plating process is performed on the prepared substrate 10 to form a seed layer 20 having a predetermined thickness.

상기 시드층(20)을 형성한 다음, 도 1b에 도시한 바와 같이, 상기 형성된 시드층(20) 상에 드라이 필름(Dry Film: 30)을 증착한 후 노광 및 현상 공정을 진행하여 회로 패턴이 형성될 영역(A)이 오픈 되도록 형성한다.After the seed layer 20 is formed, as shown in FIG. 1B, a dry film 30 is deposited on the formed seed layer 20, followed by an exposure and development process to form a circuit pattern. The region A to be formed is formed to be open.

회로 패턴 형성 영역(A)이 오픈된 드라이 필름(30)을 갖는 기판(10)에 도금 공정을 진행하여, 도 1c에 도시한 바와 같이, 상기 시드층(20)을 상기 드라이 필름(30)의 상부 표면까지 성장시켜 회로 패턴(40)을 형성한다.A plating process is performed on the substrate 10 having the dry film 30 with the circuit pattern formation region A open. As shown in FIG. 1C, the seed layer 20 is formed on the dry film 30. The circuit pattern 40 is formed by growing to the upper surface.

그런 다음, 도 1d에 도시한 바와 같이, 상기 드라이 필름(30)을 제거하여 시드층(20)과 회로 패턴(40)만을 잔류시킨다.Then, as shown in FIG. 1D, the dry film 30 is removed to leave only the seed layer 20 and the circuit pattern 40.

상기 드라이 필름(30)을 제거한 후, 에칭 공정을 진행하여 도 1e에 도시한 바와 같이, 상기 드라이 필름(30) 하부에 형성되었던 시드층(20)을 제거함으로써 상기 기판(10) 상에 회로 패턴(40)을 형성한다. 이때, 진행되는 에칭 공정은 플래시 에칭 공정(Flash Etching)이다.After the dry film 30 is removed, an etching process is performed to remove the seed layer 20 formed under the dry film 30, as shown in FIG. 1E, thereby forming a circuit pattern on the substrate 10. 40 is formed. At this time, the etching process is a flash etching process (Flash Etching).

그러나, 상기와 같은 제조방법에 의해 형성되는 종래 회로기판은 다음과 같은 문제점이 있었다.However, the conventional circuit board formed by the above manufacturing method has the following problems.

종래 기술에 의한 제조방법에 의해 형성된 회로기판은, 도 1e에 도시한 바와 같이 상기 시드층(20)을 제거하기 위한 에칭 공정시 상기 기판(10) 표면의 불규칙함에 의해 상기 회로 패턴(40) 이외의 기판(10) 상부에 형성된 시드층(20)이 모두 제거되지 않고, 도시한 "B"와 같이 잔류하는 문제점이 있었다.As shown in FIG. 1E, a circuit board formed by a manufacturing method according to the prior art may have a surface other than the circuit pattern 40 due to irregularities of the surface of the substrate 10 during an etching process for removing the seed layer 20. All of the seed layers 20 formed on the substrate 10 were not removed, and there was a problem of remaining as shown in FIG.

상기 회로 패턴(40)은 이웃하는 회로 패턴(40)과 절연되어야 하지만, 에칭 공정시 모두 제거되지 않고 잔류된 상기 "B"와 같은 시드층(20)에 의해 회로 패턴(40)이 쇼트(Short)되어 불량이 발생되는 문제점이 있었다.The circuit pattern 40 should be insulated from the neighboring circuit pattern 40, but the circuit pattern 40 is shorted by the seed layer 20 such as "B" which is not removed and remains during the etching process. There was a problem that a defect occurs.

또한, 도 1e의 "C"를 확대한 도 2에 도시한 바와 같이, 상기 드라이 필름 마스크(30)를 제거하기 위해 진행되는 플래쉬 에칭 공정 진행시 상기 드라이 필름 마스크(30) 만이 제거되는 것이 아니라 상기 얇은 두께를 갖는 시드층(20) 하부의 기판(10)과 상기 회로 패턴(40)의 양측 하부가 도시한 "D"와 같이 제거되는 현상이 발생된다.In addition, as illustrated in FIG. 2 in which "C" of FIG. 1E is enlarged, the dry film mask 30 is not removed only when the flash etching process is performed to remove the dry film mask 30. A phenomenon in which the substrate 10 under the seed layer 20 having a thin thickness and lower portions on both sides of the circuit pattern 40 are removed as shown by "D" is shown.

이와 같이 상기 회로 패턴(40)의 양측 하부가 제거될 경우 상기 회로 패턴(40)이 기판(10)에 견고하게 고정되지 않고 들뜸 현상이 발생하게 되어 패턴 불량이 발생되는 문제점이 있었다.As described above, when both lower portions of the circuit pattern 40 are removed, the circuit pattern 40 is not firmly fixed to the substrate 10, and a lifting phenomenon occurs, thereby causing a pattern defect.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 시드층을 증착하기 전에 회로 패턴 형성 영역이 오픈된 베리어막을 형성함으로써, 회로 패턴 이외의 영역에 시드층이 형성되는 것을 방지할 수 있게 됨에 따라 회로 패턴 이외의 영역에 잔류된 시드층에 의한 쇼트 발생을 방지할 수 있는 회로기판 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and by forming a barrier film in which the circuit pattern formation region is opened before depositing the seed layer, it is possible to prevent the seed layer from being formed in regions other than the circuit pattern. It is an object of the present invention to provide a method for manufacturing a circuit board capable of preventing short generation due to a seed layer remaining in a region other than the above.

상기 목적을 달성하기 위한 본 발명에 따른 회로기판 제조방법은, 기판 상에 회로 패턴 형성영역이 오픈된 베리어막을 형성하는 단계; 상기 상부가 노출된 기판 상에 시드층을 형성하는 단계; 상기 베리어막 상에 드라이 필름을 증착하는 단계; 상기 드라이 필름을 패터닝하여 상기 베리어막과 동일한 오픈 영역을 갖는 드라이 필름 마스크로 형성하는 단계; 상기 시드층을 도금하여 회로 패턴을 형성하는 단계; 및 상기 드라이 필름 마스크 및 베리어막을 제거하는 단계;를 포함한다. 이에 따라, 본 발명은 기판의 불규칙함에 의해 발생되던 시드층 잔류현상을 방지할 수 있게 됨으로써 이웃하는 회로 패턴에서의 쇼트 발생을 방지할 수 있는 효과가 있다.A circuit board manufacturing method according to the present invention for achieving the above object comprises the steps of: forming a barrier film on which a circuit pattern formation region is opened; Forming a seed layer on the exposed substrate; Depositing a dry film on the barrier film; Patterning the dry film to form a dry film mask having the same open area as the barrier film; Plating the seed layer to form a circuit pattern; And removing the dry film mask and the barrier film. Accordingly, the present invention can prevent the seed layer residual phenomenon caused by the irregularity of the substrate, thereby preventing the occurrence of short circuits in neighboring circuit patterns.

이때, 상기 시드층은 무전해 도금 공정을 통해 형성하는 것을 특징으로 하 며, 상기 시드층은 구리를 이용하여 형성하는 것을 특징으로 한다.In this case, the seed layer is characterized in that it is formed through an electroless plating process, the seed layer is characterized in that it is formed using copper.

또한, 상기 회로 패턴은 전해 도금 공정을 통해 형성하는 것을 특징으로 하며, 특히, 상기 회로 패턴을 형성하기 위한 도금 공정은 상기 시드층이 드라이 필름 마스크의 상부 표면 높이까지 성장하도록 진행하는 것을 특징으로 한다.In addition, the circuit pattern is characterized in that formed through the electroplating process, in particular, the plating process for forming the circuit pattern is characterized in that the seed layer to proceed to grow to the upper surface height of the dry film mask .

그리고, 상기 드라이 필름 마스크 및 베리어막 제거 공정은, 드라이 필름 마스크를 제거한 후 추가 에칭 공정을 진행하여 베리어막을 제거하거나, 한번의 에칭 공정을 통해 동시에 제거하는 것을 특징으로 한다.The dry film mask and the barrier film removal process may include removing the barrier film by removing the dry film mask and then performing an additional etching process, or simultaneously removing the barrier film through a single etching process.

본 발명에 따른 회로기판 제조방법은 시드층을 증착하기 전에 회로 패턴 형성 영역이 오픈된 베리어막을 형성함으로써, 회로 패턴 이외의 영역에 시드층이 형성되는 것을 방지할 수 있게 됨에 따라 회로 패턴 이외의 영역에 잔류된 시드층에 의한 쇼트 발생을 방지할 수 있는 효과가 있다.In the method of manufacturing a circuit board according to the present invention, by forming a barrier film having an open circuit pattern forming region before depositing a seed layer, it is possible to prevent the seed layer from being formed in an area other than the circuit pattern. There is an effect that can prevent the short generation by the seed layer remaining in the.

또한, 본 발명에 따른 회로기판 제조방법은 쇼트 발생을 방지하여 불량률을 현저히 줄임으로써 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, the circuit board manufacturing method according to the present invention has an effect that can improve the reliability by preventing the occurrence of short to significantly reduce the defective rate.

아울러, 본 발명에 따른 회로기판 제조방법은 시드층을 제거하기 위한 플래쉬 에칭 공정을 진행하지 않게 됨으로써 회로 패턴이 들뜨는 현상을 방지하게 되어 패턴 불량을 방지할 수 있는 이점이 있다.In addition, the circuit board manufacturing method according to the present invention has an advantage of preventing the pattern pattern to be lifted by preventing the flash etching process to remove the seed layer to prevent the pattern failure.

본 발명에 따른 회로기판을 제조하기 위한 제조방법 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.Details of the manufacturing method for producing a circuit board and the effect thereof according to the present invention will be clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

실시예Example

이하, 관련도면을 참조하여 본 발명에 따른 회로기판 제조방법에 대하여 보다 상세하게 설명하면 다음과 같다.Hereinafter, a circuit board manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명에 따른 회로기판의 제조방법을 순차적으로 나타낸 공정 단면도이다.3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing a circuit board according to the present invention.

우선, 도 3a에 도시한 바와 같이, 본 발명에 따른 회로기판 제조방법은 상부에 회로 패턴이 형성될 기판(110)을 준비한다.First, as shown in FIG. 3A, the circuit board manufacturing method according to the present invention prepares a substrate 110 on which a circuit pattern is to be formed.

그런 다음, 상기 준비된 기판(110) 상에 회로 패턴 형성영역(C)이 오픈된 베리어막(Barrier Film: 120)을 형성한다. 이때, 상기 베리어막(120)은 후속 도금 공정시 시드층(130)이 양측부로 성장하는 것을 방지하는 역할을 한다.Thereafter, a barrier film 120 in which the circuit pattern formation region C is opened is formed on the prepared substrate 110. In this case, the barrier layer 120 serves to prevent the seed layer 130 from growing to both sides during the subsequent plating process.

그 다음으로, 도 3b에 도시한 바와 같이, 상기 베리어막(120)을 증착 방지막으로 하여 상기 기판(110)의 상부 표면이 노출된 회로 패턴 형성영역(C) 상에 소정 두께의 시드층(130)을 형성한다. 이때, 상기 시드층(130)은 전도성 성질이 우수한 구리(Cu)를 이용하여 형성하는 것이 바람직하다.Next, as shown in FIG. 3B, the seed layer 130 having a predetermined thickness is formed on the circuit pattern formation region C on which the upper surface of the substrate 110 is exposed, using the barrier film 120 as a deposition preventing film. ). In this case, the seed layer 130 is preferably formed using copper (Cu) having excellent conductivity.

또한, 상기 시드층(130)은 무전해 도금 공정(Electroless Plating)을 진행하여 형성하는 것이 바람직하다.In addition, the seed layer 130 is preferably formed by performing an electroless plating (Electroless Plating).

특히, 상기 시드층(130)의 증착 높이는 상기 베리어막(120)의 높이보다 낮게 형성하는 것이 바람직하다. 그 이유는, 상기 시드층(130)의 높이를 베리어막(120)의 높이와 동일하거나 또는 높게 형성할 경우 도금 공정을 장시간 동안 진행해야 하기 때문에 상기 시드층(130)을 베리어막(120)의 높이보다 낮게 형성하는 것이 바람직하다.In particular, the deposition height of the seed layer 130 may be lower than the height of the barrier layer 120. The reason is that when the height of the seed layer 130 is equal to or higher than the height of the barrier film 120, the plating process must be performed for a long time, so that the seed layer 130 of the barrier film 120 is formed. It is preferable to form lower than height.

상기 시드층(130)을 형성한 다음, 상기 베리어막(120) 상부 전면에 드라이 필름(Dry Film: 140)을 증착한다. 그 다음으로, 상기 증착된 드라이 필름(140)을 패터닝하기 위한 노광 및 현상 공정을 진행함으로써 도 3c에 도시한 바와 같이, 상기 드라이 필름(140)을 회로 패턴 형성영역(C)이 오픈된 드라이 필름 마스크(145)로 형성한다.After the seed layer 130 is formed, a dry film 140 is deposited on the barrier layer 120. Next, by performing an exposure and development process for patterning the deposited dry film 140, as shown in FIG. 3C, the dry film having the circuit pattern formation region C opened therein as shown in FIG. 3C. The mask 145 is formed.

그런 다음, 도금 공정을 진행하여 상기 시드층(130)을 회로 패턴(150)으로 형성한다. 이때, 상기 도금 공정은 상기 시드층(130)이 상기 드라이 필름 마스크(145)의 상부 표면과 동일한 높이까지 성장하도록 진행한다.Thereafter, a plating process is performed to form the seed layer 130 as the circuit pattern 150. In this case, the plating process is performed so that the seed layer 130 grows to the same height as the upper surface of the dry film mask 145.

또한, 상기 도금 공정은 전해 도금공정(Electrolytic Plating)을 진행하여 회로 패턴(150)을 형성하는 것이 바람직하다.In addition, in the plating process, it is preferable to form the circuit pattern 150 by performing an electrolytic plating process.

상기와 같이 소정이 회로 패턴(150)을 형성한 후, 에칭 공정을 진행하여 상기 드라이 필름 마스크(145) 및 베리어막(120)을 순차적으로 제거함으로써, 도 3d에 도시한 바와 같이 상기 기판(110) 상에 회로 패턴(150)만 형성된 회로기판을 제조할 수 있다.After the predetermined circuit pattern 150 is formed as described above, an etching process is performed to sequentially remove the dry film mask 145 and the barrier layer 120. As illustrated in FIG. 3D, the substrate 110 may be removed. The circuit board on which only the circuit pattern 150 is formed may be manufactured.

이때, 상기 드라이 필름 마스크(145) 및 베리어막(120)을 제거하기 위한 에 칭 공정은, 상기 드라이 필름 마스크(145)를 제거하고 추가 에칭 공정을 진행하여 베리어막(120)을 제거하거나, 한번의 에칭 공정을 통하여 상기 드라이 필름 마스크(145) 및 베리어막(120)을 동시에 제거할 수 있다.In this case, the etching process for removing the dry film mask 145 and the barrier film 120 may include removing the dry film mask 145 and performing an additional etching process to remove the barrier film 120 or once. The dry film mask 145 and the barrier film 120 may be simultaneously removed through the etching process.

이와 같이, 본 발명에 따른 회로기판 제조방법은 상기 시드층(130)을 형성하기 이전에 베리어막(130)을 형성하여 시드층(130)이 회로 패턴 형성영역 이외의 영역에 증착되는 것을 방지함으로써, 종래와 같이 회로 패턴(40) 사이에 시드층(20)의 잔류물이 남는 것을 방지할 수 있는 이점이 있다.As described above, the circuit board manufacturing method according to the present invention prevents the seed layer 130 from being deposited in a region other than the circuit pattern formation region by forming the barrier layer 130 before forming the seed layer 130. As in the related art, the residue of the seed layer 20 may be prevented from being left between the circuit patterns 40.

또한, 본 발명에 따른 회로기판 제조방법은, 이웃하는 회로 패턴(150) 사이에 상기 시드층(130)이 잔류되는 것을 방지할 수 있게 됨에 따라 쇼트 발생을 방지할 수 있으며, 쇼트 발생을 방지할 수 있게 됨으로써 불량률이 현저히 줄어들게 되어 신뢰성을 향상시킬 수 있는 장점이 있다.In addition, the method for manufacturing a circuit board according to the present invention may prevent the occurrence of a short as the seed layer 130 may be prevented from remaining between neighboring circuit patterns 150, and may prevent the occurrence of a short. By doing so, the defect rate is significantly reduced, which has the advantage of improving reliability.

아울러, 본 발명에 따른 회로기판 제조방법은, 종래와 같이 드라이 필름(30) 하부에 형성된 시드층(20)을 제거하기 위한 플래쉬 에칭 공정을 진행하지 않아도 되기 때문에 플래쉬 에칭 공정에 의해 회로 패턴(150)의 양측 하부가 제거되어 발생되던 회로 패턴(150)의 들뜸 현상을 방지할 수 있게 됨에 따라 패턴 불량을 방지할 수 있는 효과가 있다.In addition, since the circuit board manufacturing method according to the present invention does not need to proceed with the flash etching process for removing the seed layer 20 formed under the dry film 30 as in the prior art, the circuit pattern 150 by the flash etching process. The lower side of both sides is removed to prevent the lifting phenomenon of the circuit pattern 150 is generated, there is an effect that can prevent the pattern failure.

또한, 상기 시드층(20)을 제거하기 위한 플래쉬 에칭 공정을 진행하지 않게 됨으로써 회로기판 제조공정을 단순화시켜 제조공정 시간을 단축시킬 수 있는 이점이 있다.In addition, since the flash etching process for removing the seed layer 20 is not performed, the circuit board manufacturing process may be simplified to shorten the manufacturing process time.

이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope of the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It will be appreciated that such substitutions, changes, and the like should be considered to be within the scope of the following claims.

도 1a 내지 도 1e는 종래 기술에 의한 회로기판 형성방법을 나타낸 공정 단면도.1A to 1E are cross-sectional views illustrating a method of forming a circuit board according to the prior art.

도 2는 종래 기술에 의한 패턴 불량을 나타낸 단면도.2 is a cross-sectional view showing a pattern failure according to the prior art.

도 3a 내지 도 3d는 본 발명에 따른 회로기판 형성방법을 나타낸 공정 단면도.3A to 3D are cross-sectional views illustrating a method of forming a circuit board according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

110 : 기판 120 : 베리어막110 substrate 120 barrier film

130 : 시드층 140 : 드라이 필름130: seed layer 140: dry film

145 : 드라이 필름 마스크 150 : 회로 패턴145 dry film mask 150 circuit pattern

Claims

Forming a barrier film having an open circuit pattern formation region on the substrate;

Forming a seed layer on the substrate on which the barrier film is formed;

Depositing a dry film on the barrier film;

Patterning the dry film to form a dry film mask having the same open area as the barrier film;

Plating the seed layer to form a circuit pattern; And

Removing the dry film mask and barrier film;

Circuit board manufacturing method comprising a.

The method of claim 1,

The seed layer is a circuit board manufacturing method, characterized in that formed through the electroless plating process.

The method of claim 2,

The seed layer is a circuit board manufacturing method, characterized in that formed using copper.

The method of claim 1,

The circuit pattern is a circuit board manufacturing method, characterized in that formed through the electroplating process.

The method of claim 1,

The plating process for forming the circuit pattern is a circuit board manufacturing method, characterized in that to proceed so that the seed layer to the height of the upper surface of the dry film mask.

The method of claim 1,

The dry film mask and the barrier film removal process, the circuit board manufacturing method, characterized in that to remove the barrier film by proceeding an additional etching process after removing the dry film mask.

The method of claim 1,

The dry film mask and the barrier film removal process, the circuit board manufacturing method, characterized in that at the same time through a single etching process.