KR100578037B1 - Semiconductor device - Google Patents
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Abstract
외부전극 사이의 접속에 의한 외부전극 하지층의 깨짐이 발생하기 어렵고, 또한 도전성이 좋은 외부전극 접속자를 얻는다. 외부전극 접속자(1)는, 제 1 금속층(2a)과, 이 제 1 금속층(2a) 상에 형성되는 동시에 이 제 1 금속층(2a)과 전기적으로 접속되고, 또한 도전체(3a)와 탄성체(4a)가 교대로 배열된 제 1 완충층(5a)과, 이 제 1 완충층(5a) 상에 형성되고, 또한 이 제 1 완충층(5a)과 전기적으로 접속된 제 2 금속층(5b)으로 이루어지고, 탄성체(4a)의 영률은, 제 1 금속층(2a), 및 도전체(3a), 및 제 2 금속층(2b)의 영률보다 작다.Cracking of the underlayer of the external electrode due to the connection between the external electrodes is unlikely to occur, and an external electrode connector having good conductivity is obtained. The external electrode connector 1 is formed on the first metal layer 2a and the first metal layer 2a, and is electrically connected to the first metal layer 2a, and the conductor 3a and the elastic body ( It consists of the 1st buffer layer 5a in which 4a) was alternately arranged, and the 2nd metal layer 5b formed on this 1st buffer layer 5a, and electrically connected with this 1st buffer layer 5a, The Young's modulus of the elastic body 4a is smaller than the Young's modulus of the first metal layer 2a, the conductor 3a, and the second metal layer 2b.
외부전극, 접속자, 하지층, 완충층, 탄성체, 영률External electrode, connector, base layer, buffer layer, elastomer, Young's modulus
Description
도 1a는 본 발명의 실시예 1에 있어서의 외부전극 접속자를 나타낸 단면도이고, 도 1b는 그것의 I-I 단면도이다.Fig. 1A is a sectional view showing an external electrode connector in
도 2a는 반도체소자의 평면도, 도 2b는 그것의 II-II 단면도, 도 2c는 패드 주변부 단면의 확대도이다.2A is a plan view of a semiconductor device, FIG. 2B is a II-II cross-sectional view thereof, and FIG. 2C is an enlarged view of a cross section of a pad peripheral portion.
도 3a는 본 발명의 실시예 1에 있어서의 외부전극 접속자를 반도체소자에 접속한 상태를 나타낸 도면이고, 도 3b는 이것의 외부전극 접속자가 접속된 반도체소자를 실장기판에 실장한 상태를 나타낸 도면이며, 도 3c는 실장시의 패드 주변부의 확대도이다.FIG. 3A is a view showing a state in which an external electrode connector is connected to a semiconductor element in
도 4a는 본 발명의 실시예 1에 있어서의 외부전극 접속자에 의해 반도체소자끼리를 접속한 상태를 나타낸 도면이고, 도 4b는 실장시의 패드 주변부의 확대도이다.FIG. 4A is a view showing a state in which semiconductor elements are connected by external electrode connectors in
도 5는 본 발명의 실시예 1에 있어서의 외부전극 접속자의 제조공정을 나타낸 도면이다.Fig. 5 is a diagram showing the manufacturing process of the external electrode connector in Example 1 of the present invention.
도 6은 본 발명의 실시예 1에 있어서의 외부전극 접속자의 제조공정을 나타낸 도면이다.Fig. 6 is a view showing the manufacturing process of the external electrode connector in Example 1 of the present invention.
도 7a는 본 발명의 실시예 1에 있어서의 또 다른 외부전극 접속자를 나타낸 단면도이고, 도 7b는 그것의 III-IlI 단면도이다.FIG. 7A is a cross-sectional view showing still another external electrode connector in
도 8a는 본 발명의 실시예 2에 있어서의 외부전극 접속자와 패드 주변부를 나타낸 단면도이고, 도 8b는 이 외부전극 접속자의 IV-IV 단면도와 V-V 단면도이다.Fig. 8A is a cross sectional view showing an external electrode connector and a pad peripheral portion according to the second embodiment of the present invention, and Fig. 8B is a sectional view taken along the line IV-IV and V-V of the external electrode connector.
도 9a는 본 발명의 실시예 2에 있어서의 또 다른 외부전극 접속자와 패드 주변부를 나타낸 단면도이고, 도 9b는 이 외부전극 접속자의 VI-VI 단면도와 VII-VlI 단면도이다.Fig. 9A is a cross sectional view showing still another external electrode connector and a pad periphery according to the second embodiment of the present invention, and Fig. 9B is a sectional view taken along the line VI-VI and VII-VlI of the external electrode connector.
도 10a는 본 발명의 실시예 3에 있어서의 반도체소자의 패드 주변부를 나타낸 단면도, 도 10b는 이 패드의 확대도, 도 10c는 그것의 VIII-VIII 단면도이다.Fig. 10A is a cross sectional view showing a pad periphery of a semiconductor device according to the third embodiment of the present invention, Fig. 10B is an enlarged view of the pad, and Fig. 10C is a VIII-VIII cross-sectional view thereof.
도 11a는 본 발명의 실시예 3에 있어서의 패드를 구비한 반도체소자를 실장기판에 실장한 상태를 나타낸 도면이고, 도 11b는 이 반도체소자끼리를 접속한 상태를 나타낸 도면이다.Fig. 11A is a view showing a state in which a semiconductor device with pads is mounted on a mounting substrate in
도 12는 본 발명의 실시예 3에 있어서의 또 다른 반도체소자의 패드 주변부를 나타낸 단면도이다.Fig. 12 is a sectional view showing a pad peripheral portion of still another semiconductor device in accordance with the third embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1: 외부전극 접속자 2a: 제 1 금속층1:
2b: 제 2 금속층 2c: 제 3 금속층2b:
3a, 3b: 도전체 4a, 4b: 탄성체3a, 3b:
5a: 제 1 완충층 5b: 제 2 완충층5a:
6: 반도체소자 11: 층간절연막6: semiconductor device 11: interlayer insulating film
13: 배리어메탈 16: 내부 금속배선13: Barrier Metal 16: Internal Metallization
17: 패드면 107: 패드17: pad surface 107: pad
본 발명은 기판이나 반도체소자 등의 외부전극 사이를 전기적으로 접속하기 위한 외부전극 접속자를 갖는 반도체장치에 관한 것이다.BACKGROUND OF THE
종래의 반도체장치는, 반도체소자와 이방성 도전필름을 일체로 접합한 구조로, 소자의 외부전극인 각 패드에, 필름의 도통로의 단부를 접합시켜, 필름을 통해 외부와 접속하고 있었다. 이때, 이 이방성 도전필름은, 절연성 수지로 이루어진 필름기판 중에 금속도선이 서로 절연된 상태에서, 또한 해당 필름기판을 두께 방향으로 관통한 상태에서, 도통로로서 복수 설치된 구조이었다(예를 들면, 특허문헌 1 참조).The conventional semiconductor device has a structure in which a semiconductor element and an anisotropic conductive film are integrally bonded to each other, and ends of the conductive paths of the film are bonded to each pad as an external electrode of the element and connected to the outside via the film. At this time, the anisotropic conductive film had a structure in which a plurality of conductive paths were provided as conductive paths in a state in which metal conductor wires were insulated from each other in a film substrate made of an insulating resin and penetrated the film substrate in the thickness direction (for example, a patent See Document 1).
[특허문헌 1][Patent Document 1]
일본국 특허공개 2000-286293호 공보(제 1 페이지, 도 1)Japanese Patent Laid-Open No. 2000-286293 (first page, Fig. 1)
종래의 반도체장치는, 절연성 필름기판의 두께 방향으로 설치된 금속성의 도 통로에 의해 반도체장치의 패드와 외부와의 전기적 접속을 행하고 있었기 때문에, 이방성 도전필름의 도통로와 패드나 이 도통로와 외부와의 전기적인 접합면적이 작아, 반도체장치의 패드와 외부가 도전불량이 되는 문제가 있었다. 또한, 도전불량이 되지 않는다고 하더라도, 반도체장치의 패드와 도통로, 또는 도통로와 외부의 접촉저항이 커져, 전송신호 열화 등의 문제가 생기는 경우도 있었다. 한편, 반도체장치와 외부 사이에 하중을 걸어 반도체장치의 패드와 도통로, 및 도통로와 외부의 접촉압력을 높이는 것에 의해 이들 사이의 도통성을 높이는 것은 가능하지만, 이 경우, 이 하중에 의해 반도체장치의 외부전극 하지층인 층간절연막이 깨진다고 하는 문제가 있었다.In the conventional semiconductor device, since the electrical connection between the pad and the outside of the semiconductor device is made by the metallic conduction path provided in the thickness direction of the insulating film substrate, the conductive path and pad of the anisotropic conductive film, There is a problem that the electrical bonding area of is small, resulting in poor conductivity between the pad and the outside of the semiconductor device. Even if the conductivity is not poor, the contact resistance between the pad and the conductive path or the conductive path and the external conductive path of the semiconductor device may increase, resulting in problems such as degradation of the transmission signal. On the other hand, it is possible to increase the conductivity between them by applying a load between the semiconductor device and the outside and increasing the contact pressure between the pad and the conduction path of the semiconductor device and the conduction path, but in this case, the semiconductor There was a problem that the interlayer insulating film, which is the underlying layer of the external electrode of the device, was broken.
본 발명은 상기한 것과 같은 문제를 해결하기 위해 주어진 것으로, 외부전극 사이의 접속에 의한 외부전극 하지층의 깨짐이 발생하기 어렵고, 도전성이 좋은 외부전극 접속자를 얻을 수 있는 반도체장치를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device in which cracking of the underlying layer of the external electrode is difficult to occur due to the connection between the external electrodes, and an external electrode connector having good conductivity can be obtained. have.
본 발명에 관한 외부전극 접속자는, 제 1 금속층과, 이 제 1 금속층 상에 형성되는 동시에 이 제 1 금속층과 전기적으로 접속되고, 또한 도전체와 탄성체가 교대로 또는 상기 도전체가 상기 탄성체 주표면 내부에 배열된 제 1 완충층과, 이 제 1 완충층 상에 형성되고, 또한 이 제 1 완충층과 전기적으로 접속된 제 2 금속층을 구비하고, 상기 탄성체의 영률이, 상기 제 1 금속층, 및 상기 도전체, 및 상기 제 2 금속층의 영률보다 작은 것이다.The external electrode connector according to the present invention is formed on the first metal layer and the first metal layer and is electrically connected to the first metal layer, and the conductor and the elastic body alternately or the conductor is inside the main body of the elastic body. And a second metal layer formed on the first buffer layer and electrically connected to the first buffer layer, the Young's modulus of the elastic body being the first metal layer and the conductor, And a Young's modulus of the second metal layer.
[실시예]EXAMPLE
실시예 1Example 1
도 1a는 본 발명의 실시예 1에 따른 외부전극 접속자를 나타낸 단면도이고, 도 1b는 그것의 I-I 단면도이다. 이 도면에 도시된 것과 같이, 외부전극 접속자(1)는, 금 등의 제 1 금속층(2a)과, 금 등의 도전체(3a)와 폴리이미드나 고무 등의 탄성체(4a)를 교대로 배열한 제 1 완충층(5a)과, 금 등의 제 2 금속층(2b)을 이 순서로 중첩한 구조이다. 이때, 제 1 금속층(2a)과 도전체(3a), 및 도전체(3a)와 제 2 금속층(2b)은 도전상태로 되어 있다. 또한, 탄성체(4a)의 영률은, 제 1 금속층(2a), 및 도전체(3a) 및 제 2 금속층(2b)의 영률보다 작다.1A is a sectional view showing an external electrode connector according to
도 2a는 반도체소자의 평면도, 도 2b는 그것의 II-II 단면도, 도 2c는 패드 주변부 단면의 확대도이다. 반도체소자(6) 주표면에는 반도체소자(6)의 외부전극인 알루미늄 등으로 이루어진 패드(7)가 바둑판 형태로 배열되어 있고, 패드 개구부(8)를 제외하고 표면보호막(9)으로 덮어져 있다. 또한, 반도체소자(6)의 단면은, 도 2b 또는 도 2c에 나타낸 바와 같이 반도체기판(10) 상에 외부전극 하지층인 층간절연막(11)이 형성되고, 이 층간절연막(11) 상에 패드(7)가 형성된 구조로 되어 있다. 이때, 도시하지 않고 있지만, 패드(7)는 층간절연막(11) 상 또는 그것의 내부에 형성된 내부 금속배선, 및 그것에 연결되는 내부회로와 전기적으로 접속되어 있다.2A is a plan view of a semiconductor device, FIG. 2B is a II-II cross-sectional view thereof, and FIG. 2C is an enlarged view of a cross section of a pad peripheral portion. On the main surface of the
도 3a는 이 외부전극 접속자를 반도체소자의 패드에 접속한 상태를 나타낸 도면이고, 도 3b는 이 외부전극 접속자가 접속된 반도체소자를 실장기판에 실장한 상태를 나타낸 도면이며, 도 3c는 실장시의 패드 주변부의 확대도로서, 접속면에 도전성 접착재(도시하지 않음)를 도포한 외부전극 접속자(1)는, 패드(7)의 표면에 형성된 외부전극 접속자(1)의 제 1 금속층(2a)의 금 등이 패드(7)의 알루미늄 등으로 확산하는 것을 방지하는 티타늄 등으로 이루어진 배리어메탈(13) 상에 본드로 부착되어 있다. 이 외부전극 접속자(1)가 부착된 반도체소자(6)와 실장기판(12)은, 접속면에 도전성 접착재(도시하지 않음)를 도포한 외부전극 접속자(1)와 실장기판(12) 상에 형성된 실장기판(12)의 외부전극인 기판전극(14)의 위치맞춤을 행한 후, 도면의 상하방향으로부터 하중을 가하는 것에 의해 접속된다.FIG. 3A is a view showing a state in which the external electrode connector is connected to a pad of a semiconductor device, and FIG. 3B is a view showing a state in which a semiconductor device to which the external electrode connector is connected is mounted on a mounting substrate, and FIG. Is an enlarged view of the pad periphery of the
또한, 도 4a는 이 외부전극 접속자를 사용하여 반도체소자끼리를 접속한 상태를 나타낸 도면이고, 도 4b는 접속시의 패드 주변부의 확대도로서, 반도체소자(6)끼리도, 접속면에 도전성 접착재(도시하지 않음)를 도포한 외부전극 접속자(1)와, 접속할 2개의 반도체소자(6)의 패드(7)의 위치맞춤을 행하고, 도면의 상하방향으로부터 하중을 가하는 것에 의해 접속된다. 이때, 양쪽의 반도체소자(6)의 패드(7) 표면에는, 실장기판에의 실장의 경우와 같은 이유로 배리어메탈(13)이 형성되어 있다.FIG. 4A is a view showing a state in which semiconductor elements are connected to each other using this external electrode connector. FIG. 4B is an enlarged view of a pad peripheral portion at the time of connection. (Not shown) and the
다음에, 외부전극 접속자(1)의 제조방법을 도 5 및 도 6에 의해 설명한다. 도 5a는 외부전극 접속자(1)를 형성하기 전의 패드 주변부의 도면으로, 패드(7), 표면보호막(9), 층간절연막(11)만을 나타내고 있다. 패드(7) 표면에 스퍼터링에 의해 배리어메탈(13)을 형성하고(도 5b), 다음에 배리어메탈(13)의 표면에 스퍼터링 에 의해 제 1 금속층(2a)인 금의 층을 형성하고(도 5c), 다음에, 제 1 금속층(2a)의 표면에 스핀코트에 의해 탄성체(4a)인 폴리이미드의 층을 형성하고(도 5d), 다음에, 사진제판에 의해 탄성체(4a)에 도전체(3a)를 형성하기 위한 개구부(15)를 형성하고(도 6a), 다음에 도금에 의해 개구부(15)에 도전체(3a)인 금을 충전하고(도 6b), 다음에 스퍼터링에 의해 제 2 금속층(2b)인 금의 층을 형성하고(도 6c), 다음에 사진제판후 에칭에 의해 불필요한 제 2 금속층(2b), 탄성체(4a), 제 1 금속층(2a), 배리어메탈(13)을 제거한다(도 6d). 여기서, 도 5d∼도 6b의 공정에서 형성된 층이 제 1 완충층(5a)이다.Next, the manufacturing method of the
이때, 본 실시예에서는 외부전극 접속자(1)를 반도체소자(6) 상에 일체형성하는 방법을 나타내고 있지만, 외부전극 접속자(1)를 반도체소자(6)의 패드 주변부 대신에 오목부나 각기둥 형태의 금형을 토대로 하여 상기한 것과 동일한 공정으로 개별부품으로서 제조하고, 반도체소자(6)의 배리어메탈(13) 상에 도전성 접착재(도시하지 않음)를 사용하여 접합시켜도 상관없다. 또한, 본 실시예에서는 제 1 금속층(2a)의 재료가 패드(7)로 확산하는 것을 방지하기 위해 배리어메탈(13)을 형성하고 있지만, 제 1 금속층(2a)의 재료와 패드(7)의 재료가 동일한 경우나, 재료확산에 의한 문제를 고려할 필요가 없는 경우에는 배리어메탈(13)은 없어도 상관없다.In this embodiment, the
다음에 이 외부전극 접속자(1)의 효과를 도 3에 의해 설명한다. 외부전극 접속자(1)를 부착한 반도체소자(6)를 실장기판(12)에 부착할 때, 도 3c의 상하방향으로 큰 하중이 걸리지만, 이 하중에 의해 탄성체(4a)가 도 3c의 좌우방향으로 변형하여 받은 하중의 일부를 도 3c의 좌우방향으로 분산된다. 이 때문에, 패드(7) 및 층간절연막(11)에 걸리는 하중이 경감되어, 층간절연막(11)은 깨지기 어렵게 된다. 또한, 외부전극 접속자(1)가 패드(7)나 기판전극(14)과 접합하는 면 전체가 금속이기 때문에, 패드(7)와 기판전극(14)을 안정적으로 도통시킬 수 있다. 또한, 도 4에 나타낸 반도체소자(6)끼리의 접속에 있어서도 동일한 원리로 동일한 효과가 얻어진다. 이때, 본 실시예에서는, 외부전극으로서 접속부의 면적이 작기 때문에 도전성을 잡기 어려워 외부전극 하지층인 층간절연막이 깨지기 쉬운 반도체소자의 패드 나, 실장기판의 기판전극을 사용하여 외부전극 접속자의 효과를 설명하였지만, 본 발명의 외부전극 접속자의 적용범위는 이들에 한정되는 것은 아니며, 액정판, 플렉시블 기판 등 외부전극을 갖는 것의 전반에 대한 전기적 접속부품으로서 사용가능하다.Next, the effect of the
또한, 실시예 1의 제 1 완충층(5a)은, 도전체(3a)와 탄성체(4a)를 교대로 배열하고 있지만, 도 7에 나타낸 바와 같이 원주형의 도전체(3a)를 탄성체(4a) 주표면 내부에 바둑판 형태로 배열하여도 상관없다.In addition, although the
더구나, 제 1 금속층(2a), 도전체(3a), 탄성체(4a)는 각각 단일의 재료로 이루어진 것이어도, 합금이나, 폴리이미드와 고무의 혼합체와 같은 복수의 재료로 이루어진 것이어도 상관없다. 또한, 제 1 금속층(2a), 도전체(3a) 및 제 2 금속층(2b)은, 동일한 재료로 이루어지는 것이어도, 다른 재료로 이루어진 것이어도 상관없다.In addition, the
실시예 2Example 2
도 8a는, 본 발명의 실시예 2에 따른 외부전극 접속자와 패드 주변부를 나타낸 단면도이고, 도 8b는 외부전극 접속자(1)의 IV-IV 단면도와 V-V 단면도이다. 이때, 도 1 내지 도 7에 나타낸 실시예 1과 동일 또는 상당부분에는 동일부호를 붙였기 때문에 그것의 설명을 생략한다. 이 도면에 나타낸 바와 같이, 본 실시예 2의 외부전극 접속자(1)는, 제 2 금속층(2b) 상에 제 2 완충층(5b), 제 2 완충층(5b) 상에 제 3 금속층(2c)을 구비하고, 이 제 2 완충층(5b)의 주표면에 수직한 방향에서, 제 2 완충층(5b)의 도전체(3b)와 제 1 완충층(5a)의 도전체(3a)가 서로 겹치지 않은 위치에, 도전체 3b와 도전체 3a를 배치하는 구조로 되어있다. 반도체소자끼리를 접속할 때나, 반도체소자를 실장기판에 실장할 때의 하중이 제 2 완충층(5b)의 도전체(3b)에 걸리면, 그 하중은 주로 도전체(3b) 바로 아래에 걸리지만, 본 실시예의 경우, 도전체(3b)의 바로 아래에는 반드시 제 1 완충층(5a)의 탄성체(4a)가 위치하기 때문에 하중을 더욱 분산하기 쉽다.8A is a cross-sectional view showing an external electrode connector and a pad peripheral portion according to Embodiment 2 of the present invention, and FIG. 8B is a IV-IV cross-sectional view and a V-V cross-sectional view of the
이때, 실시예 2의 제 1 완충층(5a)과 제 2 완충층(5b)은, 도전체 3a, 3b와 탄성체 4a, 4b를 교대로 배열하고 있지만, 도 9에 나타낸 바와 같이 도전체 3a, 3b를 탄성체 4a, 4b의 주표면 내부에 바둑판 형태로 배열하여도 상관없다. 또한, 실시예 2의 외부전극 접속자(1)는, 도 5, 도 6에 나타낸 실시예 1의 외부전극 접속자(1)와 동일한 공정으로 제 2 금속층(2b)까지를 형성한 후, 다시 도전체 3b를 형성하는 위치를 제 2 완충층(5b)의 주표면에 수직한 방향에서 도전체 3a와 겹치지 않는 위치로 바꾸어 도 5d∼도 6d의 공정을 반복하는 것에 의해 제조할 수 있다.At this time, the
실시예 3Example 3
도 10a는, 본 발명의 실시예 3에 따른 반도체소자의 패드 주변부를 나타낸 단면도이고, 도 10b는 이 패드의 확대도, 도 10c는 그것의 VIII-VIII 단면도이다. 이때, 도 1 내지 도 7에 나타낸 실시예 1과 동일 또는 상당부분에는 동일부호를 부착하였기 때문에 그 설명을 생략한다. 실시예 3의 외부전극 접속자는 패드(107)를 이루는 것으로, 제 1 금속층(2a)이, 반도체소자(6)의 외부전극 하지층인 층간절연막(11) 및 알루미늄 등으로 이루어진 내부 금속배선(16) 상에 형성된 티타늄 등의 배리어메탈(13)과 접속되고, 제 2 금속층(2b)의 표면이 패드면(17)으로 되어 있다.Fig. 10A is a sectional view showing a pad periphery of a semiconductor device according to the third embodiment of the present invention, Fig. 10B is an enlarged view of the pad, and Fig. 10C is a VIII-VIII cross-sectional view thereof. At this time, since the same reference numerals are attached to the same or equivalent parts as those of the first embodiment shown in Figs. 1 to 7, the description thereof is omitted. The external electrode connector of the third embodiment forms a
도 11a는 본 실시예 3의 패드(107)를 구비한 반도체소자를 실장기판에 실장한 상태를 나타낸 도면이고, 도 11b는 이 반도체소자끼리를 접속한 상태를 나타낸 도면이다. 도 11a에 나타낸 바와 같이, 이 패드(107)를 구비한 반도체소자(6)는, 패드(107)와 기판전극(14) 사이에 도전성 접착재(도시하지 않음)를 접속면에 도포한 땜납(18)을 끼워, 도면의 상하방향으로 하중을 가해 압착하는 것에 의해 실장기판(12)에 실장된다. 또한, 도 11b에 나타낸 것과 같이, 반도체소자(6)의 패드(107)끼리는, 패드(107) 사이에 도전성 접착제(도시하지 않음)를 접속면에 도포한 땜납(18)을 끼워 상하방향에서 하중을 가하는 것에 의해 접합된다.Fig. 11A is a view showing a state in which a semiconductor
본 실시예 3의 반도체소자(6)의 패드(107)는, 패드(107) 자체가 탄성체(4a)를 포함하여 구성되어 있기 때문에, 반도체소자(6)의 패드(107)끼리의 접속이나 반도체소자(6)의 실장기판(12)에의 실장에 의해 패드(107)가 받는 하중을 탄성체(4a)가 변형하는 것에 의해 패드면(17)과 수평한 방향으로 분산되기 때문에, 층간절연 막(11)이 받는 대미지를 경감할 수 있다. 또한, 층간절연막(11)의 대미지는, 웨이퍼 테스트에 있어서의 탐침인 프로브 침(도시하지 않음)의 패드면(17)에의 콘택에 의해서도 생기지만, 본 실시예 3의 반도체소자(6)의 패드(107)는, 패드(107) 자체가 하중을 분산하는 구조이므로, 웨이퍼테스트에 있어서의 층간절연막(11)의 대미지도 경감할 수 있다. 더구나, 본 실시예 3의 패드(107)는, 내부 금속배선(16)과 접하는 면과, 땜납(18)이나 프로브 침과 접하는 면의 양쪽이 금속이기 때문에, 내부 금속배선(16)과 땜납(18) 사이, 및 내부 금속배선(16)과 프로브침 사이를 안정되게 도통상태로 할 수 있다. 이때, 상기한 패드 구조는, 기존의 반도체소자 제조설비를 사용하여, 도 5 및 도 6에 기재된 외부전극 접속자의 제조공정과 동일한 공정으로 제조할 수 있다.In the
이때, 본 실시예 3의 반도체소자(6)는 내부 금속배선(16)과 제 1 금속층(2a) 사이에 배리어메탈(13)을 형성하고 있지만, 내부 금속배선(16)과 제 1 금속층(2)이 같은 재료인 경우나, 그들 사이의 재료확산이 문제가 되지 않는 경우에는 배리어메탈(13)은 없어도 상관없다. 한편, 제 1 금속층(2a)과 도전체(3a) 사이의 재료의 확산이 문제가 되는 경우나, 도전체(3a)와 제 2 금속층(2b) 사이의 재료의 확산이 문제가 되는 경우에는, 각각 제 1 금속층(2a)과 제 1 완충층(5a)의 사이, 제 1 완충층(5a)과 제 2 금속층(2b) 사이에 배리어메탈(13)을 형성하면, 그들 사이의 재료확산을 방지할 수 있다.At this time, in the
또한, 실시예 3의 반도체소자(6)는 내부 금속배선(16)이 층간절연막(11) 내부에 형성되어 있기 때문에, 패드(107)가 층간절연막(11)과 내부 금속배선(16)의 양쪽의 상부에 위치하는 구조로 되어 있지만, 도 12에 나타낸 것과 같이 내부 금속배선(16)을 층간절연막(11) 상에 형성한 경우, 패드(107)는 층간절연막(11) 위에 형성되고, 내부 금속배선(16)은 제 1 금속층(2a)의 측면에 접속된 구조가 된다.In the
더구나, 도 8, 도 9에 나타낸 실시예 2의 외부전극 접속자와 마찬가지로 제 2 금속층(2b) 상에 제 2 완충층(5b), 제 2 완충층(5b) 상에 제 3 금속층(2c)을 형성하고, 이 제 2 완충층(5b)의 주표면에 수직한 방향에서, 제 2 완충층(5b)의 도전체(3b)와 제 1 완충층(5a)의 도전체(3a)가 서로 겹치지 않는 위치에, 도전체 3b와 도전체 3a를 배치하는 구조로 하면, 실장시의 층간절연막(11)에의 대미지가 한층 더 경감된다. 또한, 실시예 3의 패드(107)는, 도전체(3a)와 탄성체(4a)를 교대로 배열하고 있지만, 도 7에 나타낸 실시예 1의 외부전극 접속자끼리, 원주형의 도전체(3a)를 탄성체(4a)의 주표면 내부에 바둑판 형태로 배열하여도 상관없다. 더구나, 제 1 금속층(2a), 도전체(3a), 탄성체(4a)는 각각 단일의 재료로 이루어진 것이어도, 합금이나, 폴리이미드와 고무의 혼합체와 같은 복수의 재료로 이루어진 것이어도 상관없다. 또한, 제 1 금속층(2a), 도전체(3a), 및 제 2 금속층(2b)은, 동일한 재료로 이루어지는 것이어도, 다른 재료로 이루어진 것이어도 상관없다. 또한, 본 실시예에서는, 외부전극 접속자를 접속부의 면적이 작기 때문에 도전성을 잡기 어려워, 외부전극 하지층인 층간절연막(11)이 깨지기 쉬운 반도체소자의 패드 에 적용하였지만, 이 외부전극 접속자를 실장기판의 기판전극이나 액정의 패드에 적용하여도 상관없다.Furthermore, similarly to the external electrode connectors of the second embodiment shown in FIGS. 8 and 9, the
이상과 같이, 본 발명에 관한 반도체장치는, 제 1 금속층과, 도전체와 탄성체가 교대로 또는 도전체가 탄성체 주표면 내부에 배열된 제 1 완충층과, 제 2 금속층을 구비하고, 탄성체의 영률이, 제 1 금속층 및 도전체 및 제 2 금속층의 영률보다 작은 것이기 때문에, 외부전극 사이의 접속에 의한 외부전극 하지층의 깨짐이 발생하기 어렵다. 또한, 외부전극 사이를 안정적으로 도통시킬 수 있다.As described above, the semiconductor device according to the present invention includes a first metal layer, a first buffer layer in which the conductor and the elastic body are alternately arranged, or the conductors are arranged inside the main body of the elastic body, and the second metal layer. Since it is smaller than the Young's modulus of a 1st metal layer, a conductor, and a 2nd metal layer, the crack of an external electrode base layer by a connection between external electrodes hardly arises. In addition, it is possible to stably conduct between external electrodes.
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US5197892A (en) * | 1988-05-31 | 1993-03-30 | Canon Kabushiki Kaisha | Electric circuit device having an electric connecting member and electric circuit components |
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US5975922A (en) * | 1998-03-09 | 1999-11-02 | Lucent Technologies Inc. | Device containing directionally conductive composite medium |
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US6050832A (en) * | 1998-08-07 | 2000-04-18 | Fujitsu Limited | Chip and board stress relief interposer |
US6854985B1 (en) * | 1998-12-16 | 2005-02-15 | Paricon Technologies Corporation | Elastomeric interconnection device and methods for making same |
JP2001111185A (en) * | 1999-07-30 | 2001-04-20 | Ngk Insulators Ltd | Wiring substrate and printed circuit substrate using the same |
JP4240724B2 (en) * | 2000-01-26 | 2009-03-18 | Jsr株式会社 | Anisotropic conductive sheet and connector |
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