KR100577310B1 - A method for fabricating a well of a semiconductor device - Google Patents

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KR100577310B1 KR1020040117265A KR20040117265A KR100577310B1 KR 100577310 B1 KR100577310 B1 KR 100577310B1 KR 1020040117265 A KR1020040117265 A KR 1020040117265A KR 20040117265 A KR20040117265 A KR 20040117265A KR 100577310 B1 KR100577310 B1 KR 100577310B1
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Abstract

본 발명은 한 번의 이온 주입공정만으로 웰 영역을 수평적으로 확장시킬 수 있는 반도체 소자의 웰 형성방법에 관한 것으로, 활성영역과 비활성영역으로 정의된 제 1 반도체 기판을 준비하는 단계; 상기 제 1 반도체 기판의 활성영역에, 상기 제 1 반도체 기판과 다른 수직 이온확산율을 갖는 이온확산층을 형성하는 단계; 상기 이온확산층을 포함한 상기 제 1 기판상에 상기 제 1 반도체 기판과 동일한 재질을 가지며, 활성영역 및 비활성영역으로 정의된 제 2 반도체 기판을 형성하는 단계; 상기 제 1 반도체 기판 및 제 2 반도체 기판의 비활성영역에 소자 분리막을 형성하는 단계; 및, 상기 제 1 반도체층, 이온확산층 및 제 2 반도체층으로 이루어진 전체 기판의 전면에 웰 이온을 주입하는 단계를 포함하여 이루어지는 것이다.The present invention relates to a method of forming a well of a semiconductor device capable of horizontally expanding a well region by only one ion implantation process, comprising: preparing a first semiconductor substrate defined by an active region and an inactive region; Forming an ion diffusion layer in the active region of the first semiconductor substrate, the ion diffusion layer having a different vertical ion diffusion rate from the first semiconductor substrate; Forming a second semiconductor substrate having the same material as the first semiconductor substrate and defined as an active region and an inactive region on the first substrate including the ion diffusion layer; Forming an isolation layer in an inactive region of the first semiconductor substrate and the second semiconductor substrate; And implanting well ions into the entire surface of the entire substrate including the first semiconductor layer, the ion diffusion layer, and the second semiconductor layer.

반도체 소자, 수직 이온확산율, 산화막, 폴리실리콘, 웰 영역 Semiconductor device, vertical ion diffusion rate, oxide film, polysilicon, well region

Description

반도체 소자의 웰 형성방법{A method for fabricating a well of a semiconductor device}A method for fabricating a well of a semiconductor device

도 1a 및 도 1b는 종래의 반도체 소자의 웰 형성방법을 나타낸 공정단면도1A and 1B are process cross-sectional views showing a well forming method of a conventional semiconductor device.

도 2a 및 도 2c는 본 발명의 실시예에 따른 반도체 소자의 웰 형성방법을 설명하기 위한 공정단면도2A and 2C are cross-sectional views illustrating a method of forming a well of a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 웰 형성방법을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device using a well forming method according to an embodiment of the present invention.

＊도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100a : 제 1 반도체 기판 100b : 제 2 반도체 기판100a: first semiconductor substrate 100b: second semiconductor substrate

100 : 반도체 기판 110 : 이온확산층100 semiconductor substrate 110 ion diffusion layer

120 : 웰 영역120: well area

본 발명은 반도체 소자에 관한 것으로, 특히 한번의 이온 주입 공정으로 수평적인 분포를 갖는 웰 영역을 형성할 수 있는 반도체 소자의 웰 형성방법에 대한 것이다.The present invention relates to a semiconductor device, and more particularly, to a method for forming a well of a semiconductor device capable of forming a well region having a horizontal distribution in one ion implantation process.

반도체 소자가 직접화됨에 따라, 현재 상용화 되고 있는 반도체 소자에 형성된 웰(well) 영역의 수직적인 이온 농도 분포뿐만 아니라 수평적인 이온 농도 분포가 중요한데, 이와 같이 상기 웰 영역의 이온 분포를 수평적으로 분포시킴으로써, 상기 반도체 소자의 직접화에 따른 펀치 쓰루 및 열화를 방지할 수 있다.As semiconductor devices are directly manufactured, horizontal ion concentration distributions as well as vertical ion concentration distributions of well regions formed in currently commercially available semiconductor devices are important. Thus, the ion distribution of the well regions is horizontally distributed. By doing so, punch through and deterioration due to directing of the semiconductor element can be prevented.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 웰 영역 형성방법에 대하여 상세히 설명하면 다음과 같다.Hereinafter, a method for forming a well region of a conventional semiconductor device will be described in detail with reference to the accompanying drawings.

도 1a 및 도 1b는 종래의 반도체 소자의 웰 형성방법을 나타낸 공정단면도이다.1A and 1B are process cross-sectional views showing a well forming method of a conventional semiconductor device.

먼저, 도 1a에 도시된 바와 같이, 활성영역 및 비활성영역을 갖는 반도체 기판(10)을 준비하고, 상기 반도체 기판(10)의 비활성영역에 소자 분리막(18)을 형성한다. First, as shown in FIG. 1A, a semiconductor substrate 10 having an active region and an inactive region is prepared, and an isolation layer 18 is formed in an inactive region of the semiconductor substrate 10.

이후, 상기 반도체 기판(10)의 전면에 웰 이온을 주입하여, 상기 반도체 기판(10)의 활성영역에 웰 영역(20)을 형성한다.Thereafter, well ions are implanted into the entire surface of the semiconductor substrate 10 to form the well region 20 in the active region of the semiconductor substrate 10.

이때, 상기 웰 영역(20)은 수평적인 농도분포가 수직적인 농도분포에 비하여 낮기 때문에, 상기 웰 영역(20)은 상기 활성영역에 불완전하게 형성된다.In this case, since the well concentration region 20 has a lower horizontal concentration distribution than the vertical concentration distribution, the well region 20 is incompletely formed in the active region.

이후, 도 1b에 도시된 바와 같이, 상기 웰 영역(20)의 수평적인 농도 분포를 보완하기 위해, 상기 웰 영역(20)에 또 한번의 이온 주입을 실시한다.Thereafter, as shown in FIG. 1B, another ion implantation is performed in the well region 20 to compensate for the horizontal concentration distribution of the well region 20.

이때, 두 번째 주입되는 이온은 첫 번째 주입되는 이온과 다른 특성을 갖는다. 즉, 두 번째 이온 주입에 의해 상기 웰 영역(20)은 수평적인 농도 분포를 갖도록 좌우로 확장된다.In this case, the second implanted ions have different characteristics from the first implanted ions. That is, the second well implanted region 20 extends from side to side to have a horizontal concentration distribution.

그러나, 종래에는 상기와 같이 상기 웰 영역(20)의 수평적인 농도 분포를 이루기 위해서, 두 번의 이온 주입공정이 필요하며, 또한 상기와 같이 두 번째 이온을 주입하기 위해서는 이에 특화된 별도의 이온 주입장비가 사용되어야만 했다.However, in order to achieve a horizontal concentration distribution of the well region 20 as described above, two ion implantation processes are required, and in order to inject a second ion as described above, a separate ion implantation device specialized for this is Had to be used.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 반도체 기판의 내부에, 상기 반도체 기판과 다른 수직 이온확산율을 갖는 이온확산층을 형성하여, 일반적인 이온 주입장비를 사용하여 한 번의 이온 주입공정만으로 상기 이온의 농도 분포를 수평적으로 확장시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by forming an ion diffusion layer having a vertical ion diffusion rate different from the semiconductor substrate in the inside of the semiconductor substrate, using only one ion implantation process using a general ion implantation equipment It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of horizontally expanding the concentration distribution of ions.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 웰 형성방법은, 활성영역과 비활성영역으로 정의된 제 1 반도체 기판을 준비하는 단계; 상기 제 1 반도체 기판의 활성영역에, 상기 제 1 반도체 기판과 다른 수직이온 확산거리를 갖는 이온확산층을 형성하는 단계; 상기 이온확산층을 포함한 상기 제 1 기판상에 상기 제 1 반도체 기판과 동일한 재질을 가지며, 활성영역 및 비활성영역으로 정의된 제 2 반도체 기판을 형성하는 단계; 상기 제 1 반도체 기판 및 제 2 반도체 기판의 비활성영역에 소자 분리막을 형성하는 단계; 및, 상기 제 1 반도체층, 이온확산층 및 제 2 반도체층으로 이루어진 전체 기판의 전면에 웰 이온을 주입하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a well of a semiconductor device, the method including: preparing a first semiconductor substrate defined by an active region and an inactive region; Forming an ion diffusion layer in the active region of the first semiconductor substrate, the ion diffusion layer having a different vertical ion diffusion distance from the first semiconductor substrate; Forming a second semiconductor substrate having the same material as the first semiconductor substrate and defined as an active region and an inactive region on the first substrate including the ion diffusion layer; Forming an isolation layer in an inactive region of the first semiconductor substrate and the second semiconductor substrate; And injecting well ions into the entire surface of the entire substrate including the first semiconductor layer, the ion diffusion layer, and the second semiconductor layer.

여기서, 상기 제 1 및 제 2 반도체 기판은 폴리실리콘인 것을 특징으로 한 다.Here, the first and the second semiconductor substrate is characterized in that the polysilicon.

상기 이온확산층은 상기 제 1 및 제 2 반도체 기판보다 더 작은 이온확산거리를 갖는 것을 특징으로 한다.The ion diffusion layer has a smaller ion diffusion distance than the first and second semiconductor substrates.

상기 이온확산층은 산화막인 것을 특징으로 한다.The ion diffusion layer is characterized in that the oxide film.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 웰 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a well forming method of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2c는 본 발명의 실시예에 따른 반도체 소자의 웰 형성방법을 설명하기 위한 공정단면도이다.2A and 2C are cross-sectional views illustrating a method of forming a well of a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 제 1 반도체 기판(100a)을 준비하고, 상기 제 1 반도체 기판(100a)의 전면에 이온확산층을 형성한다.First, as shown in FIG. 2A, a first semiconductor substrate 100a is prepared, and an ion diffusion layer is formed on the entire surface of the first semiconductor substrate 100a.

이때, 상기 제 1 반도체 기판(100a)은 폴리실리콘 재질로 이루어지며, 상기 이온확산층(110)은 산화막 재질로 이루어진다. 여기서, 상기 산화막은 상기 폴리실리콘과 다른 수직 이온확산율을 갖는다. 구체적으로, 상기 산화막의 수직 이온확산율이 상기 폴리실리콘의 수직 이온확산율보다 더 작다.In this case, the first semiconductor substrate 100a is made of polysilicon, and the ion diffusion layer 110 is made of an oxide film. Here, the oxide film has a vertical ion diffusion rate different from that of the polysilicon. Specifically, the vertical ion diffusion rate of the oxide film is smaller than the vertical ion diffusion rate of the polysilicon.

다음으로, 도 2b에 도시된 바와 같이, 상기 이온확산층(110)을 포함한 제 1 반도체 기판(100a)의 전면에 제 2 반도체 기판(100b)을 형성한다. 이때, 상기 제 2 반도체 기판(100b) 역시 상기 제 1 반도체 기판(100a)과 동일한 재질, 즉 폴리실리콘 재질로 이루어진다.Next, as shown in FIG. 2B, the second semiconductor substrate 100b is formed on the entire surface of the first semiconductor substrate 100a including the ion diffusion layer 110. In this case, the second semiconductor substrate 100b is also made of the same material as the first semiconductor substrate 100a, that is, a polysilicon material.

이와 같이, 상기 제 1 반도체 기판(100a)상에 차례로 이온확산층(110) 및 제 2 반도체층을 형성함에 따라, 전체 반도체 기판은 내부에 이온확산층(110)이 매립 된 형태를 갖는다.As such, as the ion diffusion layer 110 and the second semiconductor layer are sequentially formed on the first semiconductor substrate 100a, the entire semiconductor substrate has a form in which the ion diffusion layer 110 is embedded therein.

이어서, 도 2c에 도시된 바와 같이, 상기와 같은 구조를 갖는 반도체 기판의 양측에 공지된 일반적인 이온 장비를 사용하여, 웰 이온을 주입한다.Subsequently, as shown in FIG. 2C, well ions are implanted using known general ion equipment on both sides of the semiconductor substrate having the above structure.

그러면, 상기 웰 이온은 상기 제 2 반도체 기판(100b), 이온확산층(110), 및 제 2 반도체 기판(100b)으로 확산된다. 이때, 상술한 바와 같이, 상기 이온확산층(110)은 상기 제 1 및 제 2 반도체 기판(100b)보다 더 작은 수직 이온확산율을 갖기 때문에, 상기 제 1 반도체층을 통과하여 상기 이온확산층(110)에 도달한 웰 이온은 제 2 반도체층으로, 즉 수직으로 잘 확산되지 못하고, 상기 이온확산층(110)을 따라 수평적으로 확산하게 된다.Then, the well ions diffuse into the second semiconductor substrate 100b, the ion diffusion layer 110, and the second semiconductor substrate 100b. In this case, as described above, since the ion diffusion layer 110 has a smaller vertical ion diffusion rate than the first and second semiconductor substrates 100b, the ion diffusion layer 110 passes through the first semiconductor layer to the ion diffusion layer 110. The reached well ions do not diffuse well to the second semiconductor layer, that is, vertically, and diffuse horizontally along the ion diffusion layer 110.

따라서, 상기 반도체 기판의 웰 영역(120)은 상기 이온확산층(110)을 따라 수평적으로 더 확장된다.Therefore, the well region 120 of the semiconductor substrate is further extended horizontally along the ion diffusion layer 110.

이때, 상기 이온확산층(110)에 근접한 웰 이온일수록 수평적으로 확산이 더 잘 이루어진다. 따라서, 상기 이온확산층(110)으로부터 멀리 떨어진 제 1 반도체층 부분, 및 제 2 반도체층 부분에서의 웰 이온은 수평보다는 수직적으로 더 잘 확산하게 된다.At this time, the well ion closer to the ion diffusion layer 110, the better the horizontal diffusion. Thus, the well ions in the first semiconductor layer portion and the second semiconductor layer portion far away from the ion diffusion layer 110 diffuse better vertically than horizontally.

반면, 상기 이온확산층(110)에 근접한 제 1 반도체층 부분, 및 제 2 반도체층 부분에서의 웰 이온은 수직보다는 수평적으로 더 잘 확산하게 된다.On the other hand, the well ions in the first semiconductor layer portion and the second semiconductor layer portion close to the ion diffusion layer 110 diffuse better horizontally than vertically.

이와 같은 반도체 소자의 웰 형성방법을 이용하여 반도체 소자의 제조방법을상세히 설명하면 다음과 같다.The manufacturing method of the semiconductor device will be described in detail using the method of forming the well of the semiconductor device.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 웰 형성방법을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device using a well forming method according to an embodiment of the present invention.

먼저, 도 3a에 도시된 바와 같이, 활성영역 및 비활성영역으로 정의된 제 1 반도체 기판(310a)을 준비하고, 상기 제 1 반도체 기판(310a)의 활성영역에 이온확산층(333)을 형성한다.First, as shown in FIG. 3A, a first semiconductor substrate 310a defined as an active region and an inactive region is prepared, and an ion diffusion layer 333 is formed in an active region of the first semiconductor substrate 310a.

이때, 상기 제 1 반도체 기판(310a)은 폴리실리콘 재질로 이루어지며, 상기 이온확산층(333)은 산화막 재질로 이루어진다. 여기서, 상기 산화막은 상기 폴리실리콘과 다른 수직 이온확산율을 갖는다. 구체적으로, 상기 산화막의 수직 이온확산율이 상기 폴리실리콘의 수직 이온확산율보다 더 작다.In this case, the first semiconductor substrate 310a is made of polysilicon, and the ion diffusion layer 333 is made of an oxide film. Here, the oxide film has a vertical ion diffusion rate different from that of the polysilicon. Specifically, the vertical ion diffusion rate of the oxide film is smaller than the vertical ion diffusion rate of the polysilicon.

이어서, 도 3b에 도시된 바와 같이, 상기 이온확산층(333)을 포함한 제 1 반도체 기판(310a)의 전면에 제 2 반도체 기판(310b)을 형성한다. 이때, 상기 제 2 반도체 기판(310b) 역시 상기 제 1 반도체 기판(310a)과 동일한 재질, 즉 폴리실리콘 재질로 이루어진다.Subsequently, as illustrated in FIG. 3B, a second semiconductor substrate 310b is formed on the entire surface of the first semiconductor substrate 310a including the ion diffusion layer 333. In this case, the second semiconductor substrate 310b is also made of the same material as the first semiconductor substrate 310a, that is, a polysilicon material.

이와 같이, 상기 제 1 반도체 기판(310a)상에 차례로 이온확산층(333) 및 제 2 반도체층을 형성함에 따라, 전체 반도체 기판(310)은 내부에 이온확산층(333)이 매립된 형태를 갖는다.As such, as the ion diffusion layer 333 and the second semiconductor layer are sequentially formed on the first semiconductor substrate 310a, the entire semiconductor substrate 310 has a form in which the ion diffusion layer 333 is embedded therein.

이어서, 도 3c에 도시된 바와 같이, 상기와 같은 구조를 갖는 반도체 기판(310)의 전면에, 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(312)과 패드 질화막(314)을 순차적으로 형성한다.Subsequently, as illustrated in FIG. 3C, the pad oxide film 312 and the pad nitride film 314 are sequentially applied to the entire surface of the semiconductor substrate 310 having the above structure in order to perform a subsequent isolation process (ISO). To form.

다음으로, 도 3d에 도시된 바와 같이, 상기 패드 산화막(312)과 패드 질화막(314)을 포함한 상기 반도체 기판(310)의 전면에 포토레지스트(Photoresist)를 증 착한 후, 이를 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(PR)을 형성한다. 이어서, 상기 포토레지스트 패턴(PR)을 아이솔레이션(ISO) 마스크로 이용한 STI(Sallow Trench Isolation)공정을 실시하여 소자 분리막(318)을 형성한다. 이때, 상기 반도체 기판(310)은 소자 분리막(318)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다.Next, as shown in FIG. 3D, after the photoresist is deposited on the entire surface of the semiconductor substrate 310 including the pad oxide layer 312 and the pad nitride layer 314, the photoresist is exposed using a photo mask. The process is performed to form the photoresist pattern PR. Subsequently, a device isolation layer 318 is formed by performing a shallow trench isolation (STI) process using the photoresist pattern PR as an isolation (ISO) mask. In this case, the semiconductor substrate 310 is separated into an active region and an inactive region (ie, an isolation region) by the isolation layer 318.

이어서, 도 3e에 도시된 바와 같이, 포토레지스트 패턴(PR)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(PR)을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(314) 및 패드 산화막(312)을 순차적으로 제거한다. 이어서, 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(310)에 웰 영역(320)을 형성한다.Subsequently, as illustrated in FIG. 3E, a strip process for removing the photoresist pattern PR is performed to remove the photoresist pattern PR, and then a predetermined cleaning process is performed to perform the pad nitride film 314 and the pad oxide film ( 312) are removed sequentially. Subsequently, the well region 320 is formed on the semiconductor substrate 310 by performing a well ion implantation process using a well ion implantation mask.

이때, 상술한 바와 같이, 상기 이온확산층(333)은 상기 제 1 및 제 2 반도체 기판(310a, 310b)보다 더 작은 수직 이온확산율을 갖기 때문에, 상기 제 2 반도체 기판(310b)을 통과하여 상기 이온확산층(333)에 도달한 웰 이온은 제 1 반도체 기판(310a)으로, 즉 수직으로 잘 확산되지 못하고, 상기 이온확산층(333)을 따라 수평적으로 확산하게 된다.In this case, as described above, since the ion diffusion layer 333 has a smaller vertical ion diffusion rate than the first and second semiconductor substrates 310a and 310b, the ion diffusion layer 333 passes through the second semiconductor substrate 310b and the ions pass through the ion. The well ions reaching the diffusion layer 333 do not diffuse well to the first semiconductor substrate 310a, that is, vertically, and spread horizontally along the ion diffusion layer 333.

이때, 상기 이온확산층(333)에 근접한 웰 이온일수록 수평적으로 확산이 더 잘 이루어진다. 따라서, 상기 이온확산층(333)으로부터 멀리 떨어진 제 1 반도체 기판(310a) 부분, 및 제 2 반도체 기판(310b) 부분에서의 웰 이온은 수평보다는 수직적으로 더 잘 확산하게 된다.At this time, the well ions closer to the ion diffusion layer 333 are better diffused horizontally. Therefore, the well ions in the first semiconductor substrate 310a portion and the second semiconductor substrate 310b portion farther from the ion diffusion layer 333 diffuse better vertically than horizontally.

반면, 상기 이온확산층(333)에 근접한 제 1 반도체 기판(310a) 부분, 및 제 2 반도체 기판(310b) 부분에서의 웰 이온은 수직보다는 수평적으로 더 잘 확산하게 된다.On the other hand, the well ions in the portion of the first semiconductor substrate 310a and the portion of the second semiconductor substrate 310b proximate the ion diffusion layer 333 diffuse more horizontally than vertically.

다음으로, 도 3f에 도시된 바와 같이, 상기 웰 영역(320)이 형성된 반도체 기판(310)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(322)을 형성한다.Next, as illustrated in FIG. 3F, the gate oxide layer 322 is formed by performing a thermal oxidation process or a rapid heat treatment process on the entire surface of the semiconductor substrate 310 on which the well region 320 is formed.

이어서, 상기 게이트 산화막(322)이 형성된 반도체 기판(310)의 전면에 게이트 전극용 폴리실리콘층(324)을 형성한다.Subsequently, a polysilicon layer 324 for a gate electrode is formed on the entire surface of the semiconductor substrate 310 on which the gate oxide layer 322 is formed.

이어서, 도 3g에 도시된 바와 같이, 게이트 전극 패턴용 마스크를 이용한 포토 및 식각공정을 실시하여 상기 폴리실리콘층(324) 및 게이트 산화막(322)을 순차적으로 식각하여 게이트 전극(326)을 형성한다. 이어서, 반도체 기판(310)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P - 또는 N - )(328)을 형성한다.Subsequently, as illustrated in FIG. 3G, the polysilicon layer 324 and the gate oxide layer 322 are sequentially etched to form a gate electrode 326 by performing a photo and etching process using a mask for a gate electrode pattern. . Subsequently, a low concentration ion implantation process is performed to form a shallow junction in the active region of the semiconductor substrate 310 to form a low concentration junction region (P − or N −) 328.

다음으로, 도 3h 및 도 3i에 도시된 바와 같이, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(326)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(330)를 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P + 또는 N + )(332)을 형성한다. 이로써, 게이트 전극(326)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다. 또한, 저농도 접합영역(328)과 고농도 접합영역(332)으로 이루어진 소오스/드레인 영역(334)이 형성된다.Next, as shown in FIGS. 3H and 3I, predetermined deposition and etching processes are sequentially performed to form a light doped drain (LDD) high temperature low pressure dielectric (LDD) spacer on the sidewall of the gate electrode 326. 330 is formed. Next, a high concentration ion implantation process is performed to form a high concentration junction region (P + or N +) 332. As a result, the gate electrode 326 is doped with predetermined ions by a low concentration ion implantation process. In addition, a source / drain region 334 including a low concentration junction region 328 and a high concentration junction region 332 is formed.

이때, 상기 고농도 접합영역(332)의 이온은 상기 이온확산층(333)에 접촉하 게 되므로, 상기 고농도 접합영역(332)이 수평적으로 확산하게 된다. 따라서, 상기 고농도 접합영역(332)의 면적을 넓힐 수 있다.In this case, since the ions in the high concentration junction region 332 are in contact with the ion diffusion layer 333, the high concentration junction region 332 diffuses horizontally. Therefore, the area of the high concentration junction region 332 can be widened.

이어서, 고농도 접합영역(332)과 게이트 전극(326) 상에 살리사이드(Self align silicide; SALICIDE)(336)를 형성한다.Subsequently, a salicide align silicide (SALICIDE) 336 is formed on the high concentration junction region 332 and the gate electrode 326.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 웰 형성방법에는 다음과 같은 효과가 있다.As described above, the well forming method of the semiconductor device according to the present invention has the following effects.

본 발명에서는 반도체 기판의 내부에, 상기 반도체 기판과 다른 수직 이온확산율을 갖는 이온확산층을 형성하여, 일반적인 이온 주입장비를 사용하여 한 번의 이온 주입공정만으로 상기 이온의 농도 분포를 수평적으로 확장시킬 수 있다.In the present invention, by forming an ion diffusion layer having a vertical ion diffusion rate different from the semiconductor substrate inside the semiconductor substrate, it is possible to horizontally expand the concentration distribution of the ions in one ion implantation process using a general ion implantation equipment. have.

따라서, 본 발명의 웰 형성 방법을 사용하면, 종래에 비하여 공정시간을 단축 시킬 수 있고, 또한 수평적인 이온확산을 유도하기 위한 별도의 장비가 필요없으므로 제조비용을 줄일 수 있다.
Therefore, by using the well forming method of the present invention, it is possible to shorten the process time compared with the conventional, and also to reduce the manufacturing cost since no separate equipment for inducing horizontal ion diffusion is required.

Claims (4)

활성영역과 비활성영역으로 정의된 제 1 반도체 기판을 준비하는 단계;Preparing a first semiconductor substrate defined as an active region and an inactive region; 상기 제 1 반도체 기판의 활성영역에, 상기 제 1 반도체 기판과 다른 수직 이온확산율을 갖는 이온확산층을 형성하는 단계;Forming an ion diffusion layer in the active region of the first semiconductor substrate, the ion diffusion layer having a different vertical ion diffusion rate from the first semiconductor substrate; 상기 이온확산층을 포함한 상기 제 1 기판상에 상기 제 1 반도체 기판과 동일한 재질을 가지며, 활성영역 및 비활성영역으로 정의된 제 2 반도체 기판을 형성하는 단계;Forming a second semiconductor substrate having the same material as the first semiconductor substrate and defined as an active region and an inactive region on the first substrate including the ion diffusion layer; 상기 제 1 반도체 기판 및 제 2 반도체 기판의 비활성영역에 소자 분리막을 형성하는 단계; 및,Forming an isolation layer in an inactive region of the first semiconductor substrate and the second semiconductor substrate; And, 상기 제 1 반도체층, 이온확산층 및 제 2 반도체층으로 이루어진 전체 기판의 전면에 웰 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 웰 형성방법.And injecting well ions into an entire surface of the entire substrate including the first semiconductor layer, the ion diffusion layer, and the second semiconductor layer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 반도체 기판은 폴리실리콘인 것을 특징으로 하는 반도체 소자의 웰 형성방법.And the first and second semiconductor substrates are polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 이온확산층은 상기 제 1 및 제 2 반도체 기판보다 더 작은 수직 이온확 산율을 갖는 것을 특징으로 하는 반도체 소자의 웰 형성방법.And the ion diffusion layer has a smaller vertical ion diffusion rate than the first and second semiconductor substrates. 제 3 항에 있어서,The method of claim 3, wherein 상기 이온확산층은 산화막인 것을 특징으로 하는 반도체 소자의 웰 형성방법.The ion diffusion layer is a well forming method of a semiconductor device, characterized in that the oxide film.
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* Cited by examiner, † Cited by third party
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JPH0494136A (en) * 1990-08-10 1992-03-26 Nikko Kyodo Co Ltd Field effect transistor and its manufacture
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