KR20060077491A - Method for manufacturing of semiconductor device - Google Patents

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Abstract

본 발명은 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 구비한 반도체 기판을 제공하는 단계; 상기 기판 내에 소자분리막을 형성하는 단계; 상기 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 사용하여 PMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막을 식각하는 단계; 상기 노출된 기판 내에 p+ 불순물 이온주입을 실시하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 상기 제1감광막 패턴을 제거한 후에 상기 PMOS 트랜지스터 영역의 노출된 기판 부분을 가리도록 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 사용하여 NMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막을 식각하는 단계; 상기 노출된 기판 내에 n+ 불순물 이온주입을 실시하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 상기 제2감광막 패턴을 제거한 후에 상기 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역의 노출된 기판 영역 및 층간절연막 상에 버퍼막을 형성하는 단계; 및 상기 기판 결과물에 대해 열처리 공정을 실시하는 단계;를 포함한다.The present invention provides a semiconductor substrate comprising an NMOS transistor region and a PMOS transistor region; Forming an isolation layer in the substrate; Forming a gate on the substrate; Forming spacers on both sidewalls of the gate; Forming an interlayer insulating film on a substrate resultant including the gate; Forming a first photoresist film pattern on the interlayer insulating film; Etching the interlayer insulating film using the first photoresist pattern so that the substrate of the PMOS transistor region is exposed; Performing p + impurity ion implantation into the exposed substrate to form a source / drain region of a PMOS transistor; After removing the first photoresist pattern, forming a second photoresist pattern to cover an exposed substrate portion of the PMOS transistor region; Etching the interlayer dielectric layer using the second photoresist pattern so that the substrate of the NMOS transistor region is exposed; Performing n + impurity ion implantation into the exposed substrate to form a source / drain region of an NMOS transistor; Forming a buffer layer on the exposed substrate region and the interlayer dielectric layer of the NMOS transistor region and the PMOS transistor region after removing the second photoresist pattern; And performing a heat treatment process on the substrate resultant.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE} Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11 : 반도체 기판 12 : 소자분리막11 semiconductor substrate 12 device isolation film

13 : 게이트 산화막 14 : 폴리실리콘막13 gate oxide film 14 polysilicon film

15 : 텅스텐 실리사이드막 16 : 하드마스크막15 tungsten silicide film 16 hard mask film

17 : 게이트 18 : 산화막17: gate 18: oxide film

19 : 질화막 20 : 층간절연막19 nitride film 20 interlayer insulating film

21 : 제1감광막 패턴 23 : 제2감광막 패턴21: first photosensitive film pattern 23: second photosensitive film pattern

25 : 버퍼막25: buffer film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can improve the characteristics of the device.                         

종래 반도체 소자에서 소오스/드레인 영역 형성시 불순물의 이온주입 농도를 1E15 atoms/㎠ 이상으로 주입하고 있으며, 이는 소자의 동작 속도에 관련된 필연적인 사항이다. 그러나, 디자인 룰이 감소됨에 따라 소오스/드레인 영역도 감소하게 되면서 소오스/드레인 영역의 불순물에 대한 고체 용해도(solid solubility)가 작아짐에 따라 핫 캐리어(hot carrier) 효과 및 펀치 쓰루(punch-through) 등에 취약한 특성을 나타나게 되었다. 이러한 이유로, 소오스/드레인 영역의 이온주입 에너지가 낮아지며, 불순물 농도를 낮추는 쉘로우 정션(shallow junction) 공정 개발이 이루어지고 있는 실정이다.In the case of forming a source / drain region in a conventional semiconductor device, an ion implantation concentration of impurities is implanted at 1E15 atoms / cm 2 or more, which is inevitably related to the operation speed of the device. However, as the design rule decreases, the source / drain regions decrease, and as the solid solubility of impurities in the source / drain regions decreases, the hot carrier effect and the punch-through, etc. are reduced. It has become vulnerable. For this reason, the ion implantation energy of the source / drain region is lowered, and the shallow junction process for lowering the impurity concentration is being developed.

상기 소오스/드레인 영역에 고농도의 불순물 이온주입 후, 활성화 열처리 공정을 진행하는 과정에 있어서 일정 농도 즉, 1E15 atoms/㎠ 이하의 불순물이 주입되면, As 및 B의 불순물의 경우에는 열처리 온도가 높아짐에 따라 웨이퍼 표면 밖으로 As 및 B 이온이 확산되는 현상이 발생하여 정션의 특성을 악화시키게 되는 결과를 초래한다. When a high concentration of impurity ions are implanted into the source / drain region and an impurity of 1E15 atoms / cm2 or less is injected in the process of activating heat treatment, the heat treatment temperature is increased in the case of As and B impurities. As a result, As and B ions diffuse out of the wafer surface, resulting in deterioration of the properties of the junction.

또한, 로직 디바이스(logic device)의 경우에는 이러한 확산 현상을 막기 위하여 고온에서 열처리 전에 저온에서 산소 가스를 이용하여 미리 얇은 두께의 산화막을 성장시키는 2단계 열처리 공정을 사용하고 있다. 그러나, 이 공정도 이미 저온에서 확산되는 불순물의 양이 많기 때문에 불순물의 확산 현상을 효과적으로 차단할 수 없게 되는 문제점을 가지고 있다. In addition, in the case of a logic device, in order to prevent the diffusion phenomenon, a two-step heat treatment process in which an oxide film having a thin thickness is grown using oxygen gas at low temperature before heat treatment at high temperature is used. However, this process also has a problem that it is impossible to effectively block the diffusion of impurities because the amount of impurities already diffused at a low temperature.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which is designed to solve the above problems and can improve device characteristics.

상기 목적을 달성하기 위한 본 발명은, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 구비한 반도체 기판을 제공하는 단계; 상기 기판 내에 소자분리막을 형성하는 단계; 상기 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 사용하여 PMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막을 식각하는 단계; 상기 노출된 기판 내에 p+ 불순물 이온주입을 실시하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 상기 제1감광막 패턴을 제거한 후에 상기 PMOS 트랜지스터 영역의 노출된 기판 부분을 가리도록 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 사용하여 NMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막을 식각하는 단계; 상기 노출된 기판 내에 n+ 불순물 이온주입을 실시하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 상기 제2감광막 패턴을 제거한 후에 상기 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역의 노출된 기판 영역 및 층간절연막 상에 버퍼막을 형성하는 단계; 및 상기 기판 결과물에 대해 열처리 공정을 실시하는 단계;를 포함한다.The present invention for achieving the above object comprises the steps of providing a semiconductor substrate having an NMOS transistor region and a PMOS transistor region; Forming an isolation layer in the substrate; Forming a gate on the substrate; Forming spacers on both sidewalls of the gate; Forming an interlayer insulating film on a substrate resultant including the gate; Forming a first photoresist film pattern on the interlayer insulating film; Etching the interlayer insulating film using the first photoresist pattern so that the substrate of the PMOS transistor region is exposed; Performing p + impurity ion implantation into the exposed substrate to form a source / drain region of a PMOS transistor; After removing the first photoresist pattern, forming a second photoresist pattern to cover an exposed substrate portion of the PMOS transistor region; Etching the interlayer dielectric layer using the second photoresist pattern so that the substrate of the NMOS transistor region is exposed; Performing n + impurity ion implantation into the exposed substrate to form a source / drain region of an NMOS transistor; Forming a buffer layer on the exposed substrate region and the interlayer dielectric layer of the NMOS transistor region and the PMOS transistor region after removing the second photoresist pattern; And performing a heat treatment process on the substrate resultant.

여기에서, 상기 p+ 및 n+ 불순물 도우즈량은 1E16 atoms/㎠ 이하로, 이온주입 에너지는 10∼15KeV로 주입한다. Herein, the p + and n + impurity doses are 1E16 atoms / cm 2 or less, and the ion implantation energy is implanted at 10-15 KeV.                     

상기 버퍼막은 PECVD 또는 LPCVD 공정에 따라 700℃의 온도를 넘지 않는 범위에서 질화막으로 형성한다.The buffer film is formed of a nitride film in a range not exceeding a temperature of 700 ° C by PECVD or LPCVD process.

상기 열처리는 900∼950℃의 온도에서 10초 이상 수행한다.The heat treatment is performed for 10 seconds or more at a temperature of 900 ~ 950 ℃.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a에 도시된 바와 같이, NMOS 트랜지스터 영역(A)과 PMOS 트랜지스터 영역(B)을 구비한 반도체 기판을 제공한다. 그 다음, STI 공정을 적용하여 기판(11) 내에 소자분리막(12)을 형성한 후, 상기 기판(11) 상에 게이트 산화막(13)을 형성한다. 이어서, 상기 게이트 산화막(13) 상에 도핑된 폴리실리콘막(14)과 텅스텐 실리사이드막(15) 및 하드마스크막(16)을 차례로 형성한다.As shown in FIG. 1A, a semiconductor substrate having an NMOS transistor region A and a PMOS transistor region B is provided. Subsequently, the device isolation layer 12 is formed in the substrate 11 by applying an STI process, and then a gate oxide layer 13 is formed on the substrate 11. Subsequently, the doped polysilicon layer 14, the tungsten silicide layer 15, and the hard mask layer 16 are sequentially formed on the gate oxide layer 13.

도 1b에 도시된 바와 같이, 상기 하드마스크막(16)과 텅스텐 실리사이드막(15) 및 도핑된 폴리실리콘막(14)을 식각하여 게이트(17)를 형성한다. 그 다음, 상기 게이트(17)를 포함한 기판 결과물 상에 산화막(18)과 질화막(19)을 차례로 형성한다. 이어서, 상기 질화막(19)을 식각하여 게이트(17) 양측벽에 스페이서를 형성한다.As shown in FIG. 1B, the hard mask layer 16, the tungsten silicide layer 15, and the doped polysilicon layer 14 are etched to form a gate 17. Next, an oxide film 18 and a nitride film 19 are sequentially formed on the substrate product including the gate 17. Subsequently, the nitride layer 19 is etched to form spacers on both side walls of the gate 17.

도 1c에 도시된 바와 같이, 상기 게이트(17)를 포함한 기판 결과물 상에 층간절연막(20)을 형성한 후에 상기 층간절연막(20) 상에 소오스/드레인 영역을 한정 하는 제1감광막 패턴(21)을 형성한다. 이어서, 상기 제1감광막 패턴(21)을 식각 마스크로 사용하여 PMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막(20)을 식각한다. 그 다음, 상기 노출된 기판 내에 p+ 불순물 이온주입을 실시하여 PMOS 트랜지스터의 소오스/드레인 영역(22a, 22b)을 형성한다. 이때, p+ 불순물 도우즈량은 1E16 atoms/㎠ 이하로 주입하며, 이온주입 에너지는 10∼15KeV로 주입한다.As shown in FIG. 1C, after forming the interlayer dielectric layer 20 on the substrate including the gate 17, the first photoresist layer pattern 21 defining the source / drain regions on the interlayer dielectric layer 20 is formed. To form. Subsequently, the interlayer insulating layer 20 is etched using the first photoresist pattern 21 as an etching mask to expose the substrate of the PMOS transistor region. Then, p + impurity ion implantation is performed in the exposed substrate to form source / drain regions 22a and 22b of the PMOS transistor. At this time, the p + impurity dose is implanted at 1E16 atoms / cm 2 or less, and the ion implantation energy is implanted at 10-15 KeV.

도 1d에 도시된 바와 같이, 상기 제1감광막 패턴(21)을 제거한 후에 상기 PMOS 트랜지스터 영역의 노출된 기판 부분을 가리도록 제2감광막 패턴(23)을 형성한다. 이어서, 상기 NMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막(20)을 식각한다. 그 다음 상기 상기 노출된 기판 내에 n+ 불순물 이온주입을 실시하여 NMOS 트랜지스터의 소오스/드레인 영역(24a, 24b)을 형성한다. 이때, n+ 불순물 도우즈량은 1E16 atoms/㎠ 이하로 주입하며, 이온주입 에너지는 10∼15KeV로 주입한다.As shown in FIG. 1D, after removing the first photoresist pattern 21, a second photoresist pattern 23 is formed to cover an exposed substrate portion of the PMOS transistor region. Next, the interlayer insulating film 20 is etched to expose the substrate of the NMOS transistor region. Then, n + impurity ion implantation is performed in the exposed substrate to form source / drain regions 24a and 24b of the NMOS transistor. At this time, the amount of n + impurity dose is implanted at 1E16 atoms / cm 2 or less, and the ion implantation energy is implanted at 10-15 KeV.

도 1e에 도시된 바와 같이, 상기 제2감광막 패턴(23)을 제거한 후에 상기 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역의 노출된 기판 영역 및 층간절연막 상(20)에 버퍼막(25)을 형성한다. 이때, 상기 버퍼막(25)은 PECVD 또는 LPCVD 공정에 따라 700℃의 온도를 넘지 않는 범위에서 질화막으로 형성한다. 여기에서, 상기 버퍼막(25)을 실리콘질화막으로 형성할 경우에는 700℃ 이하의 온도에서 형성한다. 이어서, 상기 불순물이 주입된 소오스/드레인 영역의활성화를 위해 열처리 공정을 실시한다. 이때, 상기 열처리는 900∼950℃의 온도에서 10초동안 수행한다. As shown in FIG. 1E, after removing the second photoresist layer pattern 23, a buffer layer 25 is formed on the exposed substrate region and the interlayer dielectric layer 20 of the NMOS transistor region and the PMOS transistor region. At this time, the buffer film 25 is formed of a nitride film in a range not exceeding the temperature of 700 ℃ by PECVD or LPCVD process. In the case where the buffer film 25 is formed of a silicon nitride film, the buffer film 25 is formed at a temperature of 700 ° C. or less. Subsequently, a heat treatment process is performed to activate the source / drain regions into which the impurities are implanted. At this time, the heat treatment is performed for 10 seconds at a temperature of 900 ~ 950 ℃.

본 발명에서는 디램 공정에 대해서 설명하였으나, 로직 디바이스인 경우에도 NMOS 및 PMOS 트랜지스터의 소오소/드레인 영역을 형성한 후에 게이트를 포함한 기판 결과물 상에 버퍼막을 형성한 후에 열처리를 실시하는 것도 가능하다.In the present invention, the DRAM process has been described. However, even in the case of a logic device, after the source / drain regions of the NMOS and PMOS transistors are formed, a buffer film may be formed on the substrate product including the gate and then heat treated.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명은 NMOS 및 PMOS 트랜지스터의 소오소/드레인 영역을 형성한 후에 노출된 기판 영역 및 층간절연막 상에 버퍼막을 형성함으로써 소오스/드레인 영역을 활성화시키기기 위한 후속의 열처리 공정시 기판 표면으로부터 빠져나가는 불순물 이온들을 방지하여 불순물 확산 현상을 방지할 수 있다. 이로 인해, 불순물 확산 현상을 방지함으로써 접합 페일 현상을 방지하여 소자의 특성을 향상시킬 수 있다.As described above, the present invention provides a substrate in a subsequent heat treatment process for activating the source / drain regions by forming a buffer film on the exposed substrate region and the interlayer insulating film after forming the source / drain regions of the NMOS and PMOS transistors. Impurity ions may be prevented from escaping from the surface to prevent impurity diffusion. For this reason, by preventing the impurity diffusion phenomenon, it is possible to prevent the junction failure phenomenon and improve the characteristics of the device.

Claims (4)

NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 구비한 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having an NMOS transistor region and a PMOS transistor region; 상기 기판 내에 소자분리막을 형성하는 단계;Forming an isolation layer in the substrate; 상기 기판 상에 게이트를 형성하는 단계;Forming a gate on the substrate; 상기 게이트 양측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the gate; 상기 게이트를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on a substrate resultant including the gate; 상기 층간절연막 상에 제1감광막 패턴을 형성하는 단계;Forming a first photoresist film pattern on the interlayer insulating film; 상기 제1감광막 패턴을 사용하여 PMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막을 식각하는 단계;Etching the interlayer insulating film using the first photoresist pattern so that the substrate of the PMOS transistor region is exposed; 상기 노출된 기판 내에 p+ 불순물 이온주입을 실시하여 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계;Performing p + impurity ion implantation into the exposed substrate to form a source / drain region of a PMOS transistor; 상기 제1감광막 패턴을 제거한 후에 상기 PMOS 트랜지스터 영역의 노출된 기판 부분을 가리도록 제2감광막 패턴을 형성하는 단계;After removing the first photoresist pattern, forming a second photoresist pattern to cover an exposed substrate portion of the PMOS transistor region; 상기 제2감광막 패턴을 사용하여 NMOS 트랜지스터 영역의 기판이 노출되도록 층간절연막을 식각하는 단계;Etching the interlayer dielectric layer using the second photoresist pattern so that the substrate of the NMOS transistor region is exposed; 상기 노출된 기판 내에 n+ 불순물 이온주입을 실시하여 NMOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계;Performing n + impurity ion implantation into the exposed substrate to form a source / drain region of an NMOS transistor; 상기 제2감광막 패턴을 제거한 후에 상기 NMOS 트랜지스터 영역과 PMOS 트랜 지스터 영역의 노출된 기판 영역 및 층간절연막 상에 버퍼막을 형성하는 단계; 및Forming a buffer layer on the exposed substrate region and the interlayer dielectric layer of the NMOS transistor region and the PMOS transistor region after removing the second photoresist pattern; And 상기 기판 결과물에 대해 열처리 공정을 실시하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And performing a heat treatment process on the resultant of the substrate. 제 1 항에 있어서, 상기 p+ 및 n+ 불순물 도우즈량은 1E16 atoms/㎠ 이하로, 이온주입 에너지는 10∼15KeV로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.The method for manufacturing a semiconductor device according to claim 1, wherein the p + and n + impurity doses are 1E16 atoms / cm 2 or less, and ion implantation energy is implanted at 10-15 KeV. 제 1 항에 있어서, 상기 버퍼막은 PECVD 또는 LPCVD 공정에 따라 700℃의 온도를 넘지 않는 범위에서 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the buffer film is formed of a nitride film in a range not exceeding a temperature of 700 ° C. according to a PECVD or LPCVD process. 제 1 항에 있어서, 상기 열처리는 900∼950℃의 온도에서 10초 이상 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the heat treatment is performed at a temperature of 900 to 950 ° C. for at least 10 seconds.
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KR101124565B1 (en) * 2009-12-30 2012-03-16 주식회사 하이닉스반도체 Method for fabricating high speed semiconductor device

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