KR100577264B1 - 자동 이득 제어 장치를 포함한 수신 시스템 - Google Patents

자동 이득 제어 장치를 포함한 수신 시스템 Download PDF

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KR100577264B1
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Abstract

본 발명은 다수의 기준 전력값을 갖는 자동 이득 제어 장치를 포함한 수신 시스템에 관한 것이다. 본 발명에 따르면, 수신된 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와, 상기 디지털 변환된 신호 및 제 1 기준 전력값을 입력받아 아날로그 영역에서 이득을 제어하는 지연 자동 이득 제어기와, 상기 디지털 변환된 신호를 복조하여 기저 대역 신호로 변환하는 디지털 복조부와, 상기 변환된 기저대역 신호 및 제 2 기준 전력값을 입력받아 디지털 영역에서 이득을 제어하는 디지털 자동 이득 제어기와, 상기 지연 자동 이득 제어기용 제 1 기준 전력값 및 디지털 자동 이득 제어기용 제 2 기준 전력값을 송신 신호 모드에 따라 서로 같거나 다르게 생성하여 출력하는 기준 전력값 발생기와, 상기 이득 제어된 신호를 입력받아 전송 채널이나 수신기의 불완전한 소자로 인해 발생 가능한 고스트나 주파수 변형과 같은 선형 왜곡을 보상하기 위한 디지털 등화기를 포함하여 구성됨으로써, 아날로그 프론트-엔드 신호 처리 측면과 등화기의 디지털 신호 처리 측면에서 모두 최적화된 이득 제어를 수행하는 효과가 있다.
디지털 송수신 시스템, 등화기, 이득 제어, 디지털-아날로그 변환기

Description

자동 이득 제어 장치를 포함한 수신 시스템{Apparatus of automatic gain controller in receiving system}
도 1은 종래 기술에 따른 자동 이득 제어 장치를 포함한 디지털 수신 시스템의 일부를 나타낸 도면
도 2는 본 발명에 따른 송신 모드에 따라 서로 다른 기준값을 사용하는 자동 이득 제어 장치를 포함한 수신 시스템의 일부를 나타낸 도면
도 3a 내지 3e는 송신 신호 모드에 따른 등화기 입력 데이터 포맷을 나타낸 도면
도 4는 본 발명에 따른 지연 자동 이득 제어기의 내부 구성을 나타낸 블록도
도 5는 본 발명에 따른 디지털 자동 이득 제어기의 내부 구성을 나타낸 블록도
- 도면의 주요부분에 대한 부호의 설명 -
100 : 튜너 200 : SAW 필터
300 : IF GCA ＆ 다운 컨버터 400 : ADC
500 : 디지털 복조부 600 : 지연 자동이득제어기
700 : 디지털 자동이득제어기 800 : 디지털 등화기
900 : 기준 전력값 발생기
본 발명은 디지털 TV 수신용 자동 이득 제어 장치에 관한 것으로서, 보다 상세하게는 다수의 기준 전력 값 발생기를 갖는 자동이득 제어 장치에 관한 것이다.
일반적인 디지털 송수신 시스템에 있어서, 송신기에서 송신되는 신호의 이득(gain) 크기는 항상 일정하지만, 수신기까지의 거리로 인해 그리고, 수신기에 도달할때까지 여러 종류의 채널을 거치면서 신호의 이득 크기가 변하게 된다. 이렇게 이득의 크기가 변한 신호가 수신기에 입력되는데, 상기 수신기 중 대부분의 디지털 부분은 항상 일정한 이득의 크기를 가지고 신호가 입력된다고 가정하고 설계를 하게 된다. 따라서, 수신기로 입력되는 아날로그 신호의 이득을 조절하여 항상 일정한 크기의 이득을 갖도록 한 다음 디지털 신호로 변환시켜야 할 필요가 있다.
이러한 역활을 수행하는 것이 자동 이득 제어(Automatic Gain Control : AGC) 장치이다. 상기 AGC는 입력되는 신호의 평균 또는 전력(Power)을 보고 현재 입력 신호의 이득(gain)을 판단한다. 그리고 이때 판단된 이득에 따라 RF(고주파)와 IF(중간 주파수)단의 아날로그 회로에 있는 증폭기 등을 제어하여 신호가 원하는 크기를 갖도록 제어하게 된다.
도 1은 종래 기술에 따른 자동 이득 제어 장치를 포함한 디지털 수신 시스템의 일부를 나타낸 도면이다.
도 1과 같이, 자동 이득 제어 장치를 포함한 디지털 수신 시스템은, 튜너 (tuner)(10), SAW 필터(20), IF GCA(Gain Controlled Amplifier) 및 다운 컨버터(down converter)(30) 등의 아날로그 프론트-엔드(Front-End) 부분과, ADC(Analog Digital Converter)(40), 디지털 복조부(DTV Demod part)(50), 지연 자동 이득 제어기(Delayed AGC signal generator)(60), 디지털 자동 이득 제어기(Fully Digital AGC)(70), 디지털 등화기(DTV Equalizer part)(80) 등의 디지털 수신 칩으로 구성된다.
이러한 구성을 갖는 디지털 수신 시스템에서, 상기 지연 자동 이득 제어기(60)는 그 출력이 아날로그 프론트-엔드에 있는 제어 이득 증폭부(Controlled Gain Amplifier)의 입력으로 들어가 잡음 지수(Noise Figure) 관점에서 최적화된 수신 신호 증폭을 수행함과 동시에, 상기 ADC(40) 입력단에서의 신호 진폭을 일정 크기 이하로 제한하여 ADC(40) 입력 신호의 포화(saturation)를 방지하는 기능을 수행한다.
또한, 상기 디지털 등화기(80)의 입력단에 위치하는 디지털 자동 이득 제어기(70)는 그 구성 폐루프가 짧고, 디지털 영역에서 완전 디지털(Fully Digital)로 동작된다는 장점 때문에 그 동작 속도가 디지털 시스템의 동작 속도와 동일하여 상기 등화기(80) 입력단에 남아있는 신호의 요동(fluctuation)을 제거하는 기능을 수행한다.
이때, 종래 기술에 따르면, 전송 신호가 VSB(Vestigial Side Bands)인지, QAM(Quadrature Amplitude Modulation)인지 여부에 따라 소량의 DC 전력(Power)의 첨가 유무 차이가 있긴 하지만, 본질적으로 상기 지연 자동 이득 제어기(60)와 등 화기(80) 입력단에 위치한 디지털 자동 이득 제어기(70)의 기준 전력값을 동일하게 사용한다.
한편, 다양한 송신 모드에서 등화기(80) 슬라이서(slicer)의 효율적인 설계를 위해 등화기(80) 입력 데이터 포맷이 존재하며, 상기 등화기(80) 입력 데이터 포맷에 따라 디지털 자동 이득 제어기(70)의 기준 전력값이 결정된다.
이때, 기존의 VSB나 64QAM, 256QAM의 경우, 등화기의 입력 데이터 포맷이 ADC(40)의 입력 범위를 최대한 활용할 수 있게 설정되어 있기 때문에, 지연 자동 이득 제어기(60)와 디지털 자동 이득 제어기(70)에 동일한 기준 전력값을 사용해도 문제가 되지 않았다.
그러나, 디지털 TV의 송신 모드가 16QAM, 32QAM, 128QAM으로 확장됨에 따라 종래 방법과 같이 동일한 기준 전력값으로 지연 자동 이득 제어기(60)와 디지털 자동 이득 제어기(70)에 적용시켰을 경우, 상기 기준 전력값 계산의 기준이 되는 각 모드에 따른 등화기 입력 데이터 포맷이 ADC(40) 입력 범위를 최대한 활용할 수 없게 되어 있기 때문에, 아날로그 프론트-엔드에서 잡음 지수 관점에서의 신호 증폭과 ADC(40) 입력 범위를 전부 활용할 수 없게 되어 결국 낮은 SNR(Signal to Noise Ratio)을 갖는 신호를 가지고 복조 과정을 수행해야 하는 문제점이 발생하였다.
결국, 이처럼 낮은 SNR을 갖는 신호를 가지고 복조 및 등화기 신호처리를 하기 위해선 복잡한 구조의 슬라이서를 설계해야 했다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 간단하고 다중 모드를 사용할 수 있는 슬라이서를 이용하면서도 ADC의 입력 범위를 최대한 활용할 수 있도록 다수의 기준 전력값을 갖는 자동 이득 제어 장치를 제안하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 수신된 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기와, 상기 디지털 변환된 신호 및 제 1 기준 전력값을 입력받아 아날로그 영역에서 이득을 제어하는 지연 자동 이득 제어기와, 상기 디지털 변환된 신호를 복조하여 기저 대역 신호로 변환하는 디지털 복조부와, 상기 변환된 기저대역 신호 및 제 2 기준 전력값을 입력받아 디지털 영역에서 이득을 제어하는 디지털 자동 이득 제어기와, 상기 지연 자동 이득 제어기용 제 1 기준 전력값 및 디지털 자동 이득 제어기용 제 2 기준 전력값을 송신 신호 모드에 따라 서로 같거나 다르게 생성하여 출력하는 기준 전력값 발생기와, 상기 이득 제어된 신호를 입력받아 전송 채널이나 수신기의 불완전한 소자로 인해 발생 가능한 고스트나 주파수 변형과 같은 선형 왜곡을 보상하기 위한 디지털 등화기를 포함하여 구성되는 자동 이득 제어 장치를 포함한 수신시스템을 제공한다.
그리고, 상기 기준 전력값 발생기는, 상기 송신 신호 모드에 따른 등화기 입력 데이터 포맷이 상기 아날로그-디지털 변환기의 입력 범위를 충족시키지 못하는 경우 상기 제 1, 2 기준 전력값을 서로 다르게 출력하는 것이 바람직하다.
이때, 상기 제 1 기준 전력값은 상기 등화기 입력 데이터 포맷의 최대치를 충족시키는 값으로 설정하는 것이 바람직하다.
또한, 상기 기준 전력값 발생기는, 상기 송신 신호 모드에 따른 등화기 입력 데이터 포맷이 상기 아날로그-디지털 변환기의 입력 범위를 충족시키는 경우, 상기 제 1, 2 기준 전력값을 서로 같도록 출력하는 것이 바람직하다.
상기 아날로그-디지털 변환기의 입력 범위를 충족시키지 못하는 경우는, 상기 송신 신호 모드가 16QAM, 128QAM인 경우이며, 아날로그-디지털 변환기의 입력 범위를 충족시키는 경우는 송신 신호 모드가 VSB, 32QAM, 64QAM, 256QAM인 경우이다.
이하 상기의 목적으로 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 송신 모드에 따라 서로 다른 기준값을 사용하는 자동 이득 제어 장치를 포함한 수신 시스템의 일부를 나타낸 도면이다.
도 2와 같이, 본 발명에 따른 자동 이득 제어 장치를 포함한 수신 시스템은, 안테나를 통해 전송된 RF 신호(40MHz∼860MHz, 1st RF)를 입력받아 튜닝에 의해 원하는 채널의 주파수를 선택한 후 중간 주파수(IF)(44MHz, 1st IF) 신호로 변환하여 출력하는 튜너(Tuner)(100)와, 상기 변환된 중간 주파수(IF)의 신호 중 인접 채널 간섭 신호 및 잡음 신호를 제거하는 SAW(Surface Acoustic Wave) 필터(200)와, 상기 SAW 필터(200)의 출력을 입력받아 신호 크기를 증폭/감쇄하여 다운 컨버터(300)나 ADC(400)에서 요구하는 신호 크기가 되도록 이득을 제어하는 IF GCA(Gain Controlled Amplifier)(300)와, 1st IF(44MHz) 신호를 2nd IF(6MHz) 신호로 변환하여 후단의 ADC(400)에 전달하는 다운 컨버터(Down Converter)(300)와, 수신된 아날 로그 신호를 디지털 신호로 변환하는 ADC(Analog Digital Converter)(400)와, 상기 디지털 변환된 신호를 입력받아 기저대역 신호(Baseband signal)를 출력하는 복조부(Demod part)(500)와, 상기 ADC(400)의 출력 신호 및 기준 전력값 발생기(900)의 출력 신호를 입력받아 RF AGC 제어 신호와 IF AGC 제어 신호를 출력하는 지연 자동 이득 제어기(Delayed AGC)(600)와, 상기 복조부(500)의 출력 신호 및 기준 전력값 발생기(900)의 출력 신호를 입력받아 디지털 영역에서 AMHUM과 같은 높은 주파수의 왜곡 성분을 보상하는 디지털 자동 이득 제어기(Fully Digital AGC)(700)와, 전송 채널이나 수신기의 불완전한 소자로 인해 발생 가능한 고스트(ghost)나 주파수 변형과 같은 선형 왜곡을 보상하기 위한 디지털 등화기(Equalizer)(800)와, 송신 신호 모드에 따라 상기 지연 자동 이득 제어기(600) 및 디지털 자동 이득 제어기(700)로의 기준 전력값을 서로 같게 또는 다르게 생성하여 출력하는 기준 전력값 발생기(Reference Power Generator)(900)를 포함하여 구성된다.
이와 같이 구성되는 수신 시스템에 있어서, 상기 지연 자동 이득 제어기(600)는 앞서 언급한 바와 같이, 수신 신호의 전력과 기준 전력과의 차이를 이용해 자동적으로 상기 언급한 아날로그 프론트 엔드(100,200,300)에 위치한 두개의 CGA(Controlled Gain Amplifier)를 효과적으로 제어함으로써 매우 넓은 동작 범위는 물론 최적의 잡음 지수(Noise Figure)를 갖는 증폭, 감쇄기의 역할과 함께 등화기의 동작에 큰 영향을 미치는 ADC(400) 입력 신호의 포화(Saturation)를 방지하는 기능을 하게 된다.
이 과정에서 상기 지연 자동 이득 제어기(600)의 동작 속도가 아날로그 프론 트 엔드(100,200,300)의 사양에 제한을 받는 경우가 생기는데, 이를 보완하기 위해 상기 복조부(500)와 등화기(800) 사이에 완전히 디지털로만 동작하는 디지털 자동 이득 제어기(700)를 위치시키게 된다. 상기 디지털 자동 이득 제어기(700)는 디지털 시스템의 동작 속도와 동일한 동작 속도를 갖기 때문에 높은 주파수의 AMHUM과 같은 왜곡 성분을 보상하게 된다.
이와 같이 동작하는 상기 지연 자동 이득 제어기(600) 및 디지털 자동 이득 제어기(700)에 있어서 기준 전력값은 등화기의 입력 데이터 포맷으로부터 얻어지는 전력값을 기준 전력값으로 하여 동작하게 된다. 이는 등화기의 입력 데이터 포맷이 다양한 송신 모드에 대응하는 등화기 디지털 신호 처리부의 구조를 단순화 시키기 위해 설정되는데 기인하며, 이처럼 등화기 입력 데이터 포맷으로부터 얻어지는 기준 전력값을 지연 자동 이득 제어기(600)에 사용하기 때문에 기준 전력값이 아날로그 신호 관점에서도 최적화 되게 하기 위해 ADC(400) 입력 범위를 최대한 활용하는 쪽으로 등화기 입력 데이터 포맷을 결정하게 된다.
이때, 앞서 언급한바와 같이, 동일한 기준 전력값으로 지연 자동 이득 제어기(600)와 디지털 자동 이득 제어기(700)를 제어할 경우, 등화기 입력 포맷에는 최적화되지만 아날로그 프론트 엔드(100,200,300) 측면에선는 ADC(400)의 입력 범위를 최대한 활용하지 못하게 되는바, 본 발명에서는 이를 보상하기 위해 각 송신 신호 모드에 따라 지연 자동 이득 제어기(600)와 디지털 자동 이득 제어기(700)의 기준 전력값을 서로 다르게 혹은 같게 적용하는 방법을 사용한다. 이를 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 3e는 송신 신호 모드에 따른 등화기 입력 데이터 포맷을 나타낸 도면이다.
먼저, 도 3a의 경우는 송신 신호 모드가 16QAM인 경우를 예로 든것으로, 송신 신호 모드가 16QAM인 경우 성상(Constellation)은 4*4의 정사각형 형태가 되며, 그에 따른 심볼 맵핑 테이블(symbol mapping table)은 성상도 좌측의 표와 같이 표현된다. 상기 심볼 맵핑 테이블에서와 같이, 등화기의 데이터 포맷은 12비트로 표현되며, 맨 좌측의 "1","3"은 신호 레벨을, 다음의 "04", "12"등의 숫자는 상기 12비트로 표현된 데이터 포맷 중 상위 6비트를 10진수로 나타낸 것이다. 또한 맨 우측의 숫자는 상기 12비트로 표현되는 데이터 포맷을 10진수로 나타낸 것으로, 데이터 포맷값이 된다.
이러한 16QAM 모드에서 디지털 자동 이득 제어부에 적용되는 기준 전력은 다음의 수학식과 같이 표현된다.
{(256＾2+ 768＾2)/2}*2 = 655,360
상기 수학식 1에서 전력값으로 변환시키기 위해 각 레벨에 해당하는 포맷값을 제곱해 주었고, 나누기 2는 평균값을 구하기 위해, 곱하기 2는 I와 Q신호의 평균 전력값이 같기 때문에 I와 Q 신호 모두를 표현해주기 위해 한 것이다.
이와 같이 계산된 디지털 자동 이득 제어부에 적용되는 기준 전력값은 상기 레벨 "3"에 해당하는 값이 768로 데이터 포맷의 최대값인 960을 충족시키지 못하기 때문에, 상기 655,360의 기준 전력값을 지연 자동 이득 제어부에 함께 사용할 경우 ADC의 입력 범위가 남게 된다. 이는 잡음 지수 측면에서의 비효율과 함께 낮은 SNR을 갖는 데이터를 가지고 수신 신호 처리를 해야하기 때문에 아날로그 프론트 엔드와 디지털 수신 신호 처리에 좋은 영향을 주지 못한다.
따라서, 레벨 "3"에 해당하는 값을 960으로 설정하고, 상기 960값과 대응되도록(레벨 "3"에서 "1"사이와, 레벨 "1"과 "-1"(미도시) 사이가 갖도록) 레벨 "1"에 해당하는 값을 320으로 설정하여 지연 자동 이득 제어부 기준 전력값은 다음의 수학식과 같이 구해진다.
{(320＾2 + 960＾2)/2}*2 = 1,024,000
따라서, 16QAM의 경우, 디지털 자동 이득 제어기에 입력되는 기준 전력값은 655,360이 되며, 지연 자동 이득 제어기에 입력되는 기준 전력값은 1,024,000이 된다.
또한, 도 3b의 경우는 송신 신호 모드가 32QAM인 경우를 나타낸 도면으로, 도 3b와 같이, 32QAM의 경우는 성상이 정사각형이 아니기 때문에 이를 고려하여 기준 전력값을 구해야 한다. 따라서, 디지털 자동 이득 제어부에 적용되는 기준 전력값은 다음과 같은 수학식에 따라 구해진다.
(192＾2 *3 + 576＾2 *3 + 960＾2 *2)/8 = 368,640
상기 수학식 3의 경우는 32QAM의 성상이 정사각형이 아니기 때문에, 각 심볼에 해당하는 전력값을 모두 구한 후 평균 전력값을 구하기 위해 8로 나누어준 것이 다.
이러한 32QAM의 경우에 있어서는, 레벨 "5"에 해당하는 값이 데이터 포맷의 최대값인 960에 대응하므로, 지연 자동 이득 제어부와 디지털 자동 이득 제어부에 동일한 기준 전력값을 사용한다.
또한, 도 3d의 경우는 송신 신호 모드가 128QAM인 경우를 나타낸 도면으로(도 3c의 64QAM은 도 3e의 256QAM과 함께 설명한다), 도 3d와 같이, 128QAM의 경우는 32QAM과 같이 성상이 정사각형이 아니므로 이를 고려하여 기준 전력값을 구해야 한다. 따라서, 디지털 자동 이득 제어기의 기준 전력값은 다음의 수학식과 같이 구해진다.
(64＾2*6 + 192＾2*6 + 320＾2*6 + 576＾2*4 + 704＾2*4)/32 = 167,936
또한, 레벨 "11"에 해당하는 값이 데이터 포맷의 최대값인 960이 아니기 때문에 아날로그 측면에서의 이득 제어를 위해 다음의 수학식과 같이 지연 자동 이득 제어기의 기준 전력값을 계산한다.
(87＾2*6+261＾2*6+435＾2*6+609＾2*6+783＾2*4+957＾2*4)/32 = 310,329
상기 수학식 5와 같이, 레벨 "1"에 해당하는 값은 87로, 레벨 "3"에 해당하는 값은 261로, 레벨 "5"에 해당하는 값은 435로, 레벨 "7"에 해당하는 값은 609로, 레벨 "9"에 해당하는 값은 783으로, 레벨 "11"에 해당하는 값은 957로 대응시켜 계산하며, 상기의 값들은 실험적으로 최적화된 값들이 구해진 것이다.
또한, 도 3c 및 3e와 같이, 송신 신호 모드가 64QAM 및 256QAM 모드인 경우 성상도 8*8, 16*16 형태의 정사각형이고, 데이터 포맷도 최고 심볼값이 데이터 포맷의 최고값에 매핑되므로, 지연 이득 제어기와 디지털 이득 제어기에 동일한 기준 전력값을 적용시킨다. 이 경우 해당하는 기준 전력값은 다음의 수학식과 같이 구해진다.
64QAM : {(128＾2 + 384＾2 + 640＾2 + 896＾2)/4}*2 = 688,128
256QAM : {(64＾2 + 192＾2 + 320＾2 + 448＾2 + 576＾2 + 704＾2 + 832＾2 + 960＾2)/8}*2 = 696,320
따라서, 본 발명에 따르면, 각 송신 신호 모드에 따라 지연 자동 이득 제어기와 디지털 자동 이득 제어기의 기준 전력값을 서로 다르게 적용하거나 혹은 같게 적용하게 된다. 즉, VSB 모드나 32QAM, 64QAM, 256QAM의 경우엔 종래 방식과 같이 동일한 기준 전력값을 사용하고, 16QAM이나 128QAM의 경우엔 서로 다른 기준 전력값을 사용함으로써 아날로그 신호 처리 측면에서도 최적화되고, 등화기의 디지털 신호 처리 측면에서도 최적화된 시스템을 구현하게 된다.
이와 같이 송신 신호 모드에 따라 다르게 혹은 같게 생성되는 기준 전력값을 입력받아 이득 에러 값을 구하고, 상기 이득 에러 값을 이용하여 아날로그 영역에서 RF 이득과 IF 이득을 제어하는 지연 자동 이득 제어기의 구성을 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 지연 자동 이득 제어기의 내부 구성을 나타낸 블록도 이다.
도 4와 같이, 지연 자동 이득 제어기는 상기 도 2의 ADC(Analog-Digital Converter)(400)를 통해 디지털 변환된 통과/기저 대역(pass/base band) 신호는 AGC 에러 검출기(Error Detector)(601) 내부의 제곱기를 통해 전력값으로 바뀌고, 상기 전력값은 본 발명에 따른 기준 전력값 발생기(900)에서 송신 신호 모드에 따라 생성된 AGC 기준값(기준 신호 전력값)과의 차를 통해 이득 에러값으로 출력된다.
상기 출력된 이득 에러 값은 IF 루프 필터(603)에 누적되고, 상기 누적된 값이 IF 델타-시그마 DAC(Digital Analog Converter)(605)를 거쳐 아날로그 신호로 변환되어 IF 이득을 제어한다.
또한, 상기 누적된 값은 지연 이득 제어(Delayed AGC Control)기(607)에 입력되고, 기 설정되어 입력되는 RF AGC 기준값과의 차가 구해져 RF 루프 필터(609)에 누적된다. 상기 RF 루프 필터(609)에 누적된 값은 RF 델타-시그마 DAC(611)를 통해 아날로그 신호로 변환되어 RF 이득을 제어하게 된다.
또한, 각 송신 신호 모드에 따라 기준 전력값 발생기에서 생성되는 기준 전력값을 입력받아 이득 에러 값을 구하고, 상기 이득 에러값을 이용하여 디지털 영역에서 이득을 제어하는 디지털 자동 이득 제어기의 구성은 첨부한 도 5에 도시하였다.
도 5는 본 발명에 따른 디지털 자동 이득 제어기의 내부 구성을 나타낸 블록도이다.
도 5와 같이, 디지털 자동 이득 제어기는 도 2의 디지털 복조부(500)에서 출력되는 기저 대역 신호를 입력받아 먹스(MUX)(707)에서 디지털 자동 이득 제어가 적용된 신호와 바이패스(Bypass)된 신호중 선택되어 출력되도록 한다. 상기 입력 신호는 자동 이득 제어 루프를 통과한 이득 증감값과 곱해진 후 다시 자동 이득 제어 루프로 입력된다. 상기 자동 이득 제어 루프로의 입력 신호는 AGC 이득 에러 검출기(701)에서 제곱되어 전력값으로 변환되고, 상기 변환된 전력값과 본 발명에 따른 기준전력값 발생기에서 생성되어 입력된 기준 전력 값과의 차를 이득 에러값으로 출력한다. 상기 출력된 이득 에러 값은 루프 필터(703)에서 누적되고, 이 값이 이득 제어의 조절 출력 신호가 된다. 상기 이득 제어 조절 신호와 입력 신호가 곱셈기(703)에서 곱해져 이득 제어된 신호가 출력된다.
한편, 본 발명은 VSB, QAM, QPSK,OFDM Receivers 등의 유무선 통신 분야에 적용 가능하다.
또한, 본 발명은 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.
상기에서 설명한 본 발명에 따른 자동 이득 제어 장치를 포함한 수신 시스템의 효과를 설명하면 다음과 같다.
첫째, 지연 자동 이득 제어기 및 디지털 자동 이득 제어기에 동일한 기준 전력값을 사용하지 않고, 송신 모드에 따라 최적화된 기준 전력값을 인가함으로써 아 날로그 프론트-엔드 신호 처리 측면과 등화기의 디지털 신호 처리 측면에서 모두 최적화된 결과를 얻게 되는 효과가 있다.
둘째, 디지털로 구성되어 있기 때문에 서로 다른 두개 이상의 수신 시스템을 구현하는데 있어, 각각의 RF AGC 기준값을 송신 모드에 따라 선택할 수 있게 되어, AGC 공유가 가능해지므로 ONE-CHIP 솔루션(Solution)을 제공한다.
셋째, SNR이 좋은 신호를 이용하여 복조하게 되므로 등화기의 슬라이서를 간단하게 구현하는 효과가 있다.

Claims (6)

  1. 수신된 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기;
    상기 디지털 변환된 신호 및 제 1 기준 전력값을 입력받아 아날로그 영역에서 이득을 제어하는 지연 자동 이득 제어기;
    상기 디지털 변환된 신호를 복조하여 기저 대역 신호로 변환하는 디지털 복조부;
    상기 변환된 기저대역 신호 및 제 2 기준 전력값을 입력받아 디지털 영역에서 이득을 제어하는 디지털 자동 이득 제어기;
    상기 지연 자동 이득 제어기용 제 1 기준 전력값 및 디지털 자동 이득 제어기용 제 2 기준 전력값을 송신 신호 모드에 따라 서로 같거나 다르게 생성하여 출력하는 기준 전력값 발생기; 그리고,
    상기 이득 제어된 신호를 입력받아 전송 채널이나 수신기의 불완전한 소자로 인해 발생 가능한 고스트나 주파수 변형과 같은 선형 왜곡을 보상하기 위한 디지털 등화기를 포함하여 구성되는 것을 특징으로 하는 자동 이득 제어 장치를 포함한 수신 시스템
  2. 제 1 항에 있어서, 상기 기준 전력값 발생기는,
    상기 송신 신호 모드에 따른 등화기 입력 데이터 포맷이 상기 아날로그-디지털 변환기의 입력 범위를 충족시키지 못하는 경우, 상기 제 1, 2 기준 전력값을 서 로 다르게 출력하는 것을 특징으로 하는 자동 이득 제어 장치를 포함한 수신 시스템.
  3. 제 2 항에 있어서,
    상기 제 1 기준 전력값은 상기 등화기 입력 데이터 포맷의 최대치를 충족시키는 값으로 설정하는 것을 특징으로 하는 자동 이득 제어 장치를 포함한 수신 시스템.
  4. 제 2 항에 있어서,
    상기 아날로그-디지털 변환기의 입력 범위를 충족시키는 경우는, 상기 송신 신호 모드가 VSB, 32QAM, 64QAM, 256QAM인 경우인 것을 특징으로 하는 자동 이득 제어 장치를 포함한 수신 시스템.
  5. 제 1 항에 있어서, 상기 지연 자동 이득 제어기는,
    상기 아날로그-디지털 변환기를 통해 디지털 변환된 신호 및 제 1 기준 전력값을 입력받아 이득 에러값을 검출하는 AGC 에러 검출기와,
    상기 이득 에러값을 누적하는 IF 루프 필터와,
    상기 누적된 값을 아날로그 신호로 변환하여 IF 이득 제어 신호를 출력하는 디지털-아날로그 변환기와,
    상기 누적된 값과 기 설정되어 입력되는 RF AGC 값과의 차를 통해 RF 이득 에러값을 생성하는 지연 AGC 제어기와,
    상기 RF 이득 에러값을 누적하는 RF 루프 필터 및 상기 누적된 값을 아날로그 신호로 변환하여 RF 이득 제어 신호로 출력하는 디지털-아날로그 변환기를 포함하여 구성되는 것을 특징으로 하는 자동 이득 제어 장치를 포함한 수신 시스템
  6. 제 1 항에 있어서, 상기 디지털 자동 이득 제어기는,
    상기 제 2 기준 전력값 및 피드백되어 입력되는 이득 제어된 값을 입력받아 이득 에러값을 검출하는 AGC 에러 검출기와,
    상기 이득 에러값을 누적하여 이득 제어 조절 신호를 출력하는 루프 필터와,
    상기 이득 제어 조절 신호와 상기 복조된 기저대역 신호를 곱하여 이득 제어된 신호를 출력하는 곱셈기를 포함하여 구성되는 것을 특징으로 하는 자동 이득 제어 장치를 포함한 수신 시스템.
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