KR100574607B1 - 구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및장치 - Google Patents

구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및장치 Download PDF

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Abstract

본 발명은 구리막을 화학기계적으로 폴리싱한 후 반도체기판을 세정하는 세정용액, 세정방법 및 세정장치에 관한 것이다. 본 발명은 구리층을 폴리싱한 후 반도체기판의 표면을 세정하기 위해 산성의 pH환경하에 탈이온수, 유기화합물 및 암모늄화합물을 포함하는 세정액을 제공한다. 본 발명에 의해 구리를 화학기계적으로 폴리싱한 후 반도체기판을 세정함으로써 브러시로딩과 표면 및 표면밑 오염과 관련된 문제점이 완화된다.

Description

구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및 장치{Methods and Apparatus for Cleaning Semiconductor Substrates after Polishing of Copper Film}
본 발명은 1997년 10월 21일자에 출원한 미국특허출원 제08/955,393호 "구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및 장치"의 일부계속출원이다.
본 발명은 기판을 처리 및 세정하는 방법 및 장치에 관한 것으로, 보다 구체적으로는 구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및 장치에 관한 것이다.
개량된 반도체소자를 제조함에 있어서, 금속피복(metallization)용 재료로서 알루미늄(Al) 대신에 구리(Cu)를 사용하기 시작하였다. 구리는 알루미늄에 비하여 저항율이 낮고, 전기이동(electromigration) 기간이 상당히 향상되기 때문에 바람직하다.
구리피복 방법중의 하나는 이중 상감법(damascene)을 사용하는 것이다. 도 1a에 도시한 바와 같이, 기판(100)위에 유전층(110)이 피착된다. 유전층(110)은 이산화규소 등의 재료로 만들어질 수 있다. 도 1b에 도시한 바와 같이, 유전층(110)에는 바이어스 및/또는 홈(120)이 형성된다. 바이어스/홈(120)은, 예를 들어 건식 에칭법을 사용하여 형성할 수 있다. 다음에 도 1c에 도시한 바와 같이, 장벽재의 박층(장벽층: barrier layer)(130), 예를 들어 탈타늄(Ta), 티타늄(Ti) 또는 질화티타늄(TiN)이 피착된다. 장벽층(130)이 피착된 후 바이어스/홈(120)은 도 1에 도시한 바와 같이, 구리(Cu)층(140)으로 채워진다. 구리층(140)은 잘 알려진 증착법, 예를 들어 화학증착법(CVD), 물리적기상성장법(PVD) 또는 전기도금법을 사용하여 피착될 수 있다. 구리접속부를 격리하기 위해서는 도 1e에 도시한 바와 같이, 과량의 구리층(140) 및 장벽층(130)을 제거하여야 한다.
과량의 구리층(140) 및 장벽층(130)을 제거하기 위한 방법으로 기판 표면을 폴리싱하는 방법, 예를 들어 화학기계적 폴리싱(CMP)을 이용하여 폴리싱하는 방법이 있다. CMP방법에서, 반도체기판은 알루미나입자 등의 연마입자 및 과산화수소 등의 산화제를 함유하는 슬러리로 폴리싱한다. CMP방법에 있어서, 오염물에는 구리층(150), 유전표면(160) 및 유전표면밑(165)의 입자 및/또는 금속오염물이 있다.
CMP방법을 어떻게 실시하는가에 관계없이 반도체기판의 표면으로부터 오염물을 세정하여야 한다. 만일 이를 제거하지 않으면 오염물은 소자성능 특성에 영향을 주어 소자가 통상의 경우보다 빠르게 손상될 수 있다. 구리를 화학기계적으로 폴리싱한 후에 반도체기판을 세정함에 따라 이런 오염물을 구리층 및 유전층으로부터 제거할 필요가 있게 된다.
구리층을 폴리싱한 후에 반도체기판을 세정하는 방법으로 브러시스크러빙법이 있다. 일측면을 스크러빙하거나 또는 양측면을 스크러빙하는 브러시스크러빙법은 CMP에서 산화물 및 텅스텐을 세정하는데 업계의 표준이다. 그러나, 구리를 CMP 한 후의 세정에 브러시스크러빙법을 적용하는데에는 몇 가지 문제점이 있다.
이런 문제점중의 하나는 브러시로딩(brush loading)이다. CMP공정중, 구리층의 상면이 산화되어 산화구리, 예를 들어 산화구리(Cu2O 또는 CuO) 또는 수산화구리 (Cu(OH)2)가 형성될 수 있다. 염기성이나 중성의 pH세정 환경하에서는 산화구리나 수산화구리는 용해되지 않고 브러시로 이송되어 브러시를 로딩시킨다. 그 후 오염된(또는 로딩된) 브러시는 세정시에 산화구리나 수산화구리를 처리될 기판에 전송시킬 수 있다.
텅스텐 및 그 외의 산화물의 경우에, 브러시의 로딩은 묽은 수산화암모늄(NH 4OH)을 첨가함으로써 줄일 수 있다. NH4OH의 존재하에서는 산화구리의 일부가 Cu(NH3)2+ 착체를 형성하여 용해될 수 있지만, 높은 pH환경 때문에 묽은 수산화암모늄은 산화구리의 브러시로딩을 방지하는데 불충분한 것으로 알려졌다. 또한 묽은 수산화암모늄으로 스크러빙하면 구리층이 에칭되어 표면이 매우 거칠게 될 수 있다.
구리 CMP법에서 알루미나입자를 사용하는 경우도 브러시로딩이 발생될 수 있다. 중성이나 무기산(예를 들어, HCl) 세정환경하에서는 알루미나입자와 이산화규소 표면사이에 정전인력이 생겨 유전재의 표면으로부터 알루미나입자를 제거하기 어렵다. 이러한 정전인력 때문에 알루미나입자가 브러시에 달라붙어 전술한 것과 유사한 영향을 미치는 브러시로딩 문제를 야기할 수 있다.
CMP법에서 생기는 다른 문제점은 유전층의 표면 및 표면밑이 폴리싱시에 구리층 및 장벽층으로부터의 금속뿐만 아니라 슬러리로부터의 다른 오염물로 오염될 수 있다. CMP공정중에 오염물, 특히 금속오염물은 표면으로부터 대략 100Å까지 유전층속으로 침투할 수 있다. 이들 오염물도 소자의 성능특성에 영향을 주어 소자를 손상시킬 수 있다.
본 발명은 구리를 화학기계적으로 폴링싱한 후에 반도체기판을 세정하는 세정액, 세정방법 및 세정장치를 제공하는 것을 목적으로 한다. 본 발명의 실시예에 있어서, 산성의 pH환경을 만들기 위해 탈이온수, 유기화합물 및 암모늄화합물을 혼합하여 만든 세정액을 사용하여 구리층을 폴리싱한 후, 반도체기판의 표면을 세정한다.
본 발명은 이하의 상세한 설명 및 다양한 실시예의 첨부도면으로부터 명확히 이해될 수 있으나, 이에 한정되는 것은 아니며 단지 설명 및 이해하는데 불과하다.
도 1a는 유전층이 위에 피착된 반도체기판을 나타낸 도면.
도 1b는 유전층에 바이어스 및/또는 홈을 형성한 후의 도 1a의 반도체기판을 나타낸 도면.
도 1c는 장벽박층을 위에 피착한 후의 도 1b의 반도체기판을 나타낸 도면.
도 1d는 구리층을 위에 피착한 후의 도 1c의 반도체기판을 나타낸 도면.
도 1e는 과량의 구리층 및 장벽층을 화학기계적으로 폴리싱한 후의 도 1d의 반도체기판을 나타낸 도면.
도 2는 스크러버 시스템의 일 예를 나타낸 도면.
도 3은 본 발명의 공정의 일 예를 나타낸 플로우챠트.
구리막을 폴리싱한 후 반도체기판을 세정하는 방법 및 장치를 설명한다. 이후의 설명에서는 본 발명을 철저히 이해할 수 있도록 하기 위해 특정재료, 공정, 파라미터, 치수 등의 다수의 특정 항목을 제시한다. 그러나 당업자라면 본 발명을 실시하는데 이들 특정 항목을 이용할 필요가 없다는 것을 쉽게 알 수 있을 것이다. 그 외의 경우, 본 발명을 불필요하게 불명료하게 하는 것을 피하기 위해 잘 알려진 재료나 방법을 상세히 설명하지 않았다.
이하에 반도체기판을 세정하는 세정액, 세정방법 및 세정장치를 설명한다. 제1 실시예에 있어서, 구리접속부의 형성 및 화학기계적 폴리싱(CMP)/구리접속부의 평탄화 후에 반도체웨이퍼를 세정한다. 반도체소자의 제조에 있어서 구리접속부를 형성하는 방법은 이 기술분야에서 잘 알려져 있으므로 여기서는 상세히 설명하지 않는다.
또한 여기에서 사용되는 "반도체기판"이라는 용어는 소자층이 형성되었거나 형성될 갈륨아르세나이드 등의 규소반도체기판 또는 규소반도체부를 나타낸다. 또한 기판이라는 용어에는 상면에 반도체재료를 가지며 완전처리, 반처리, 또는 비처리된 기판을 포함하지만 이에 한정되지는 않는다.
게다가, 세정액, 세정방법 및 세정장치는 반도체기판이나 웨이퍼의 스크러빙(scrubbing)과 관련하여 설명하지만 어떤 유사형상, 즉 일반적으로 편평한 기판도 본 발명의 방법 및 장치로 처리할 수 있다. 또한 반도체기판이나 웨이퍼에는 도핑하거나 도핑하지 않은 노출 또는 순수 반도체기판, 에피텍셜층을 갖는 반도체기판, 어떤 처리단계에서 하나 이상의 소자층을 포함하는 반도체기판, 절연소자(SIO) 상에 반도체를 갖는 기판과 같이 하나 이상의 반도체층을 포함하는 다른 종류의 기판, 또는 평판디스플레이, 멀티칩모듈 등의 다른 장치 및 소자를 처리하기 위한 기판이 포함될 수 있다.
본 발명의 일 실시예에 있어서, 반도체기판을 세정하기 위해 탈이온수, 유기화합물 및 무기화합물로 만들어진 세정액을 사용하는데, 이들 재료는 반도체기판의 표면을 세정하기 위해 산성 pH환경을 만들면서 혼합된다. 또 이러한 세정은 구리층을 폴리싱한 후에 할 수도 있다. 산성의 pH환경을 이용하면 산화구리를 용해하는데 유용하며 본 발명의 배경기술에서 언급한 브러시로딩의 문제점을 일부 해소할 수 있다. 산성 pH환경은 대략 pH 1∼6으로 유지하는 것이 유리하다. 본 발명의 일 실시예에 있어서, 산성의 pH환경은 대략 pH 2∼4이다.
유기화합물(예를 들어, 유기산)을 사용하면 절연층 표면 및 브러시 표면으로부터 금속오염물을 제거하는데 유용하여 금속착제 화합물을 형성하는데 도움이 된다. 사용가능한 유기산의 예로는 구연산, 말산, 말론산, 숙신산 또는 이들 유기산의 조합을 들 수 있다.
본 실시예에 있어서, 유기화합물을 탈이온수(DIW)에 대략 100ppm∼2중량%의 농도로 용해시킨다. 다른 실시예에 있어서는 대략 200ppm∼0.1중량%가 보다 바람직 하다. 본 실시예에서 구연산이 유기화합물인 경우, 탈이온수에 용해된 구연산의 농도가 대략 0.2중량%이다.
무기화합물을 사용하면 브러시 및 기판의 표면과 입자들과의 사이의 정전기력을 변화시켜 서로 반발하게 한다. 따라서, 입자들은 브러시 및 기판을 반발하고, 기판 및 브러시는 입자들을 반발하여 입자제거에 바람직한 조건을 제공한다. 본 실시예에 있어서, 세정액 내의 무기화합물은 수산화암모늄(NH4OH), 무기산의 암모늄염 (예를 들어, NH4CL), 플루오르화 암모늄(NH4F), 또는 음이온계면활성제일 수 있다.
탈이온수(DIW)에 무기화합물을 대략 100ppm∼2중량%의 농도로 용해시키는 것이 바람직하다. 본 발명의 일 실시예에 있어서, 무기화합물이 암모늄화합물인 경우 대략 200ppm∼0.1중량%가 되도록 DIW에 용해한다. 또 DIW에 용해된 경우(세정액으로 사용되는 경우) 수산화암모늄의 농도는 대략 0.02중량%이다.
세정액을 정식화하는 여러 방법중의 일예로, DIW에 NH4OH 0.02중량%, 구연산 0.2중량%를 혼합한다. 본 실시예에서의 용액의 pH는 대략 4이다.
암모늄염, 예를 들어 염화암모늄 또는 플루오르화암모늄을 사용하는 경우 DIW에 용해된 농도는 대략 0.05%∼0.1중량%일 수 있다. 또한 음이온계면활성제를 사용하는 경우 DIW에 대략 50ppm∼0.2중량%를 용해한다.
본 발명의 일 실시예에서는 DIW, 암모늄염 및 염화물의 세정액을 사용하여 반도체기판을 세정한다. 상기 용액의 pH는 대략 2∼4 범위이다. 암모늄염은 상기한 것 중 어느 하나일 수 있다. 본 실시예에 있어서, 탈이온수(DIW)에 용해된 암모늄 염의 농도는 대략 200ppm∼0.2중량%가 바람직하고, DIW에 용해된 암모늄염은 대략 0.1중량%이다. 상기 염화물은 염산(HCl), 염화암모늄, 또는 이들 혼합물일 수 있다. 본 실시예에서는 염화물이 DIW에 대략 0.1중량%∼1중량%가 용해되는 것이 바람직하고, DIW에 용해된 염화물은 대략 0.1중량%이다.
본 발명의 세정액은 pH 산성환경하에서 유기산, 무기산의 암모늄염, 또는 음이온계면활성제를 함유하는 DIW에 화학약품을 혼합할 수 있다. 이 경우, 유기산은 상기와 같은 유기산 중 어느 하나일 수 있으며, DIW에 대략 0.2중량% 또는 0.1중량 %∼1중량%가 용해된다. 음이온계면활성제를 사용하는 경우 DIW에 대략 50ppm∼0.2중량%가 용해되는 것이 바람직하며, 본 실시예에서는 대략 0.2중량%가 바람직하다.
본 실시예에서는 브러시스크러버를 사용하는 구리 CMP후의 세정과 관련된 몇 가지 문제점을 동시에 해결하기 위해 본 발명의 화학약품을 동일 세정액에 미리 혼합할 수 있다. 따라서, 이러한 간단한 방법으로 기판마다 그리고 동일기판내의 오염물이 상당히 감소되거나 심지어는 방지된다. 또한 pH를 조정하고 구리산화물을 용해하기 위해 염산을 첨가할 수 있다.
본 발명은 다양한 종류의 세정액을 제조할 수 있으며, 상기 용액의 각 구성성분은 유사한 특성을 갖는 다른 화학약품으로 대체할 수 있다. 본 발명의 기술분야에서 설명한 바와 같이, CMP법을 사용하여 반도체기판상의 구리접속부를 평탄화처리한 후에는 반도체기판을 세정하고 반도체기판의 표면 및 표면밑으로부터 오염물을 제거할 필요가 있다. 반도체기판으로부터 오염물을 제거하기 위한 한 방법은 반도체기판(기판)을 스크러빙하는 것이다.
본 발명의 일예로서 스크러빙처리, 보다 구체적으로는 웨이퍼의 양측면을 동시에 스크러빙하는 스크러빙처리와 관련하여 설명하지만, 이에 한정되지 않는다. 스크러버에는 많은 스테이션(station)이 포함된다. 이들 스테이션은 각각 기판세정처리에서 하나 이상의 단계를 나타낸다. 오염된 기판을 시스템의 일단부에 실장하고 시스템의 타단부로부터 세정 및 건조된 기판을 떼어낸다. 이런 종류의 시스템의 예로는 미국, 캘리포니아주, 밀피타스의 온트랙 시스템 인코오포레이티드(OnTrak System, Inc.)에서 구입할 수 있는 DS-200TM스쿠루버 및 SynergyTM스크러버가 있다.
도 2는 SynergyTM(세정시스템)의 구조의 단면도를 나타낸다. 통상 오염된 기판은 화학기계적으로 평탄화처리(CMP)한 후에 습윤벤치로부터 또는 오염의 원인이 되는 그 외의 공정으로부터 세정시스템에 전달된다. 세정공정을 개시할 때 오염된 기판을 웨이퍼카세트(카세트: 280) 내에 실장한 후 그 카세트(28)를 습윤발송 색인작성스테이션(210) 내에 실장한다. 카세트(280)가 습윤발송 색인작성스테이션(210) 내에 실장된 후, 기판은 자동으로 카세트(280)로부터 제거되어 한번에 하나씩 외부의 브러시스테이션(220)에 실장된다.
외부의 브러시스테이션(220)에서 기판은 제1 스크러빙에 의해 처리된다. 제1 스크러빙시에 여러 가지 방식으로 세정액을 기판에 제공할 수 있다. 예를 들어, 일 실시예에 있어서 세정용액을 기판위에 분무한다. 다른 실시예에서는 세정액을 브러시(221)로 기판상에 바른다. 또다른 실시예에는 세정용액을 기판위에 적하시킴으로써 세정용액을 제공한다.
그 후 스크러빙된 기판은 자동으로 외부 브러시스테이션(220)으로부터 제거되고 내부 브러시스테이션(230)에 놓인다. 내부 브러시스테이션(230)에서 기판은 제2 스크러빙을 통해 처리된다. 내부 브러시스테이션(230)에서는 외부 브러시스테이션에서와 유사한 방식으로 기판에 세정액을 제공할 수 있다.
제2 스크러빙후에는 기판이 자동으로 내부 브러시스테이션(230)으로부터 제거되고 린스, 스핀 및 건조스테이션(240)에 놓인다. 린스, 스핀 및 건조스테이션(2 40)은 기판을 헹구고, 회전시키고 건조시킨다. 이 때 웨이퍼가 세정된다.
린스, 스핀 및 건조단계가 완료되면 기판은 린스, 스핀 및 건조스테이션(24 0)으로부터 출력스테이션(250)으로 이송되고, 여기에서 기판은 카세트(281) 내에 놓여질 것이다. 이러한 이송은 로보트아암에 의해 실행되는데, 통상 기판의 모서리를 이용하여 린스, 스핀 및 건조스테이션(240)으로부터 들어올려 카세트(281) 속에 놓는다. 그 후 카세트는 저장시스템이나 그 외의 세정 또는 처리시스템으로 이송된다.
당업자에게는 전술한 세정시스템에서의 일부단계를 다른 순서 및/또는 세정할 기판이나 기판층에 따라 다양한 용액으로 실시할 수 있다는 것은 자명할 것이다. 예를 들어, 브러시스테이션중의 어느 하나의 스테이션에서 물, 구연산, 수산화암모늄, 구연산암모늄 및 불화수소산용액 등의 여러 세정액(또는 세정액의 혼합물)을 사용할 수 있다. 또한 그 외의 시스템은 하나의 브러시스테이션이나 두 개 이상의 브러시스테이션을 구비할 수 있다. 또한 그 외의 시스템은 상기 스테이션/단계중 하나 이상을 생략할 수 있으며, CMP스테이션 등의 부가의 처리시스템을 구비할 수 있다.
이상의 설명은 기판의 양측면을 동시에 스크러빙하는 세정시스템을 예시하는 것이지만, 여기에 기재된 기술은 다른 세정시스템 및 세정방법에 사용될 수도 있다. 예를 들어, 세정시스템은 기판의 일측면만을 스크러빙하거나 기판을 화학적 분무로 세정한다.
도 3은 세정방법의 일 실시예를 나타낸 것이다. 단계 310에서 화학기계적 폴리싱을 사용하여 구리층을 평탄화시킨다. 구리층을 평탄화시키는 그 외의 방법도 사용할 수 있으며 기판면 및/또는 표면밑으로부터 오염물을 제거하기 위해 상기 평탄화후에 본 발명을 사용하여 반도체기판을 세정하는 것이 바람직할 것이다.
단계 320에서, 폴리싱된 반도체기판을 스크러버 내에 놓는다. 그 후 기판을 스크러빙하여 폴리싱처리에 의해 생긴 오염물을 제거한다. 스크러빙시에는 상기한 바와 같이, 오염물의 제거를 돕거나 유효하게 하기 위해 기판에 세정액을 도포한다 (단계 340). 상기 세정용액은 도 2의 스크러버의 외부 브러시스테이션(220)이나 내부 브러시스테이션(23)에서 사용하거나 또는 필요에 따라 양측 브러시스테이션에서 사용할 수도 있다.
따라서, 본 발명의 실시예는 구리 및 유전층의 품질에 영향을 주지 않고 브러시로딩 문제를 줄일 수 있는 예를 들어, 구리 CMP후의 기판을 세정하는 세정환경 및 세정방법 등을 포함할 수 있다. 또한 상기 실시예는 구리 CMP후의 기판을 세정하는데 이용되며, 구리 및 유전층으로부터 표면 및 표면밑의 오염물을 제거할 수 있다.
이상, 구리막을 폴리싱한 후, 반도체기판을 세정하는 방법 및 장치에 대해 기재하였으나, 이는 특정 장치, 파라미터, 방법 및 재질을 포함하는 특정 실시예에 대한 것이며 당업자는 본 기재에 의해 다양한 실시예가 가능할 것이다. 따라서, 이러한 실시예는 예시에 불과하고 본 발명을 한정하는 것은 아니며 기재된 실시예에 한정되는 것은 아니다.

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  9. 제1 량의 탈이온수, 제2 량 유기산의 암모늄염, 및 제3 량의 염화물을 포함하며, 이들을 혼합하여 산성의 pH환경으로 만드는 것을 특징으로 하는 반도체기판세정액.
  10. 제9항에 있어서, 상기 산성의 pH환경은 완충된 산성의 pH환경인 것을 특징으로 하는 반도체기판세정액.
  11. 제9항에 있어서, 상기 산성의 pH환경은 pH가 2∼4인 것을 특징으로 하는 반도체기판세정액.
  12. 제9항에 있어서, 상기 제2 량의 유기산의 암모늄염은 200ppm∼0.2중량%의 농 도로 상기 제1 량의 탈이온수에 용해되는 것을 특징으로 하는 반도체기판세정액.
  13. 제9항에 있어서, 상기 제3 량의 염화물은 0.1중량%∼1중량%의 농도로 상기 제1 량의 탈이온수에 용해되는 것을 특징으로 하는 반도체기판세정액.
  14. 제9항에 있어서, 상기 제3 량의 염화물은 염산, 염화암모늄 및 이들 조합으로 구성된 군으로부터 선택되는 것을 특징으로 하는 반도체기판세정액.
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  31. 폴리싱된 구리층을 갖는 반도체기판을 스크러빙장치에 실장하는 단계, 및
    탈이온수, 유기산의 암모늄염 및 염화물을 포함하는 산성 세정액에서 상기 반도체기판을 스크러빙처리하는 단계를 포함하는 것을 특징으로 하는 반도체기판에서 오염물을 제거하는 방법.
  32. 제31항에 있어서, 상기 산성 pH 환경은 완충된 산성 pH 환경인 것을 특징으로 하는 방법.
  33. 제31항에 있어서, 상기 산성 pH 환경은 pH가 2∼4인 것을 특징으로 하는 방법.
  34. 제31항에 있어서, 상기 유기산의 암모늄염은 200ppm∼0.2중량%의 농도로 상기 탈이온수에 용해되는 것을 특징으로 하는 방법.
  35. 제31항에 있어서, 상기 염화물은 0.1∼1중량%의 농도로 상기 탈이온수에 용해되는 것을 특징으로 하는 방법.
  36. 제31항에 있어서, 상기 염화물은 염산, 염화암모늄 및 이들 조합으로 구성된 군으로부터 선택된 것을 특징으로 하는 방법.
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  46. 탈이온수에 100ppm~2중량%의 구연산, 100ppm~0.1중량%의 수산화암모늄을 혼합하여 pH 2~4의 범위인 용액을 포함하는 반도체 기판 세정액
  47. 제 46항에 있어서, 탈이온수에 혼합되는 구연산의 함량은 200ppm~0.2중량%인 것을 특징으로 하는 반도체 기판 세정액
  48. 제 46항에 있어서, 탈이온수에 혼합되는 수산화암모늄의 함량은 200ppm~0.1중량%인 것을 특징으로 하는 반도체 기판 세정액
  49. 제 46항에 있어서, pH 조절을 위해 염산이 첨가되어진 것을 특징으로 하는 반도체 기판 세정액
  50. 제 46항에 있어서, 탈이온수에 구연산 0.2중량%, 수산화암모늄 0.02중량% 혼합되어진 것을 특징으로 하는 반도체 기판 세정액
  51. 제 46항에 있어서, 음이온성 계면활성제를 더 포함하는 것을 특징으로 하는 반도체 기판 세정액
  52. 제 46항에 있어서, 음이온성 계면활성제 50ppm~0.2중량%를 더 포함하는 것을 특징으로 하는 반도체 기판 세정액
  53. 탈이온수에 0.2중량%의 구연산, 0.02중량%의 수산화암모늄을 혼합하여 pH 4를 갖는 반도체 기판 세정액
  54. 제 53항에 있어서, pH 조절을 위해 염산이 첨가되어지는 것을 특징으로 하는 반도체 기판 세정액
  55. 제 53항에 있어서, 탈이온수에 음이온성 계면활성제가 더 혼합되어지는 것을 특징으로 하는 반도체 기판 세정액
  56. 제 53항에 있어서, 탈이온수에 음이온성 계면활성제 50ppm~0.2중량%가 더 포함되어지는 것을 특징으로 하는 반도체 기판 세정액
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