KR100567028B1 - Method for improving profole of shallow trench isolation by using oxidation - Google Patents

Method for improving profole of shallow trench isolation by using oxidation Download PDF

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Abstract

본 발명은 STI(shallow trench isolation) TCR(top corner rounding)을 국부적으로 개선하기 위하여 STI CMP(chemical mechanical polishing) 이후에 갭 충진된 산화막을 국부적으로 제거하고 노출되는 STI 상부 코너 부분의 반도체 기판 부분을 국부적으로 산화시킴으로써 STI TCR을 개선할 수 있는 산화를 이용한 STI의 프로파일을 개선하는 방법을 제공하는 것이다. In order to locally improve shallow trench isolation (STI) top corner rounding (TCR), the present invention locally removes a gap-filled oxide film after STI CMP (chemical mechanical polishing) and removes the semiconductor substrate portion of the upper corner portion of the STI. It is to provide a method of improving the profile of STI with oxidation that can improve STI TCR by local oxidation.

산화를 이용한 STI의 프로파일을 개선하는 방법은 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 실리콘 기판의 일부분을 소정 깊이로 식각하여 제 1 갭을 형성하고, 제 1 산화막으로 충진하고 평탄화한다. 제 1 산화막을 일부 식각하여 제 1 갭의 형성 시 식각되지 않게 설정된 실리콘 기판 부분을 일부 노출하는 제 2 갭을 형성하고, 제 2 갭에 의하여 노출된 실리콘 기판 부분을 국부적으로 산화시키고, 제 2 갭을 제 2 산화막으로 충진한 후 평탄화한다. The method for improving the profile of the STI using oxidation includes forming a pad nitride film on a substrate having a predetermined substructure and forming a photoresist having a predetermined shape, and etching a portion of the silicon substrate to a predetermined depth to form a first gap. Is formed, filled with the first oxide film, and planarized. Partially etching the first oxide film to form a second gap that partially exposes the silicon substrate portion that is not etched upon formation of the first gap, locally oxidizes the silicon substrate portion exposed by the second gap, and the second gap Is filled with a second oxide film and then planarized.

험프, STI, TCRHump, STI, TCR

Description

산화를 이용하여 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법{METHOD FOR IMPROVING PROFOLE OF SHALLOW TRENCH ISOLATION BY USING OXIDATION} How to improve the profile of shallow trench isolation using oxidation {METHOD FOR IMPROVING PROFOLE OF SHALLOW TRENCH ISOLATION BY USING OXIDATION}             

도 1a 내지 1e는 종래 기술에 의해 STI를 형성하는 공정을 도시한 단면도들이다. 1A to 1E are cross-sectional views illustrating a process of forming an STI by the prior art.

도 2는 종래 기술에 의해 형성된 STI 구조에서 험프(hump)가 발생하는 부분을 도시한 그림이다. FIG. 2 is a diagram illustrating a portion where a hump occurs in the STI structure formed by the prior art.

도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따라 산화를 이용하여 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법을 나타낸 단면도들이다.3A-3D are cross-sectional views illustrating a method of improving the profile of shallow trench isolation using oxidation in accordance with a preferred embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 실리콘 기판 102 : STI100 silicon substrate 102 STI

104 : 제 1 갭필 산화막 106 : 패드 질화막104: first gap fill oxide film 106: pad nitride film

108 : 제 2 갭필 산화막 110 : LV 영역108: second gap fill oxide film 110: LV region

120 : HV 영역120: HV area

본 발명은 듀얼 게이트 산화막(dual gate oxide)을 사용하는 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 게이트 산화막의 두께가 수백 Å 이상을 성장하는 STI(shallow trench isolation)를 적용하는 로직에 내장된 고전압 공정에 대하여 산화를 이용하여 STI의 프로파일을 개선하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device using a dual gate oxide. More particularly, the present invention relates to logic for applying shallow trench isolation (STI) in which the thickness of the gate oxide film grows to several hundreds or more. It relates to a method of improving the profile of an STI using oxidation for embedded high voltage processes.

현재의 반도체 소자 제조 공정 중에서 아이솔레이션 공정인 STI 공정을 진행하는 전형적인 방법을 도 1a 내지 1e에 도시하였다. Exemplary methods of performing the STI process, which is an isolation process, in the current semiconductor device manufacturing process are illustrated in FIGS. 1A to 1E.

먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 패드 산화막(12)을 증착한 후, 패드 산화막(12) 상에 질화막(14)을 증착한다. 이어서, 질화막(14) 상에 포토레지스트를 도포한 후, 패터닝 공정을 수행한다. 그리고 나서, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막(14)을 건식 식각한다. 전술한 조합 가스에는 CXFX등을 포함할 수 있다. 여기서, x는 양의 정수를 의미한다. First, as shown in FIG. 1A, after the pad oxide film 12 is deposited on the silicon substrate 10, the nitride film 14 is deposited on the pad oxide film 12. Subsequently, after the photoresist is applied onto the nitride film 14, a patterning process is performed. Then, the nitride film 14 is dry-etched with the plasma activated by the combination of CHF 3 / CF 4 / O 2 / Ar gas. The aforementioned combination gas may include C X F X and the like. Here, x means a positive integer.

도 1b에 도시한 바와 같이, 실리콘 기판(10)을 STI 식각을 진행하여, STI(16)을 형성한다. STI 건식 식각은 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마로 건식 식각을 진행한다. 물론, 이들 조합 가스에 HX등의 가스가 포함될 수도 있 다. 그런 다음, SAC(self-aligned contact) 산화 공정을 진행하며, 실리콘 기판(10)과 패드 산화막(12)의 경계면(17)의 실리콘이 산화가 되어 약간의 굴곡(rounding)이 형성되게 된다. As shown in FIG. 1B, the silicon substrate 10 is subjected to STI etching to form an STI 16. STI dry etching is performed by dry etching with a plasma activated by a combination of Cl 2 / O 2 / Ar gas. Of course, these combination gases may include a gas such as H X. Then, a self-aligned contact (SAC) oxidation process is performed, and silicon at the interface 17 of the silicon substrate 10 and the pad oxide layer 12 is oxidized to form some rounding.

이어서, 도 1c에 도시한 바와 같이, 평탄화를 수행하기 위한 산화막(18)을 STI(16)이 형성된 실리콘 기판(10) 상에 STI(16)을 채울수 있도록 충분하게 증착한다. Subsequently, as shown in FIG. 1C, an oxide film 18 for planarization is deposited sufficiently to fill the STI 16 on the silicon substrate 10 on which the STI 16 is formed.

도 1d에 도시한 바와 같이, 산화막(18)을 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 질화막(14)의 일부만을 남기고 평탄화를 진행한다. 따라서, STI(16) 내에 산화막(18)이 채워진 실리콘 기판(10)을 얻게 된다. As shown in FIG. 1D, the oxide film 18 is subjected to chemical mechanical polishing (CMP) process to planarize leaving only a part of the nitride film 14. Thus, the silicon substrate 10 in which the oxide film 18 is filled in the STI 16 is obtained.

다음 단계에서, 도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 사용하여 남겨진 질화막(14)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화를 위한 산화막(18)과 패드 산화막(12)는 약간만이 제거되게 된다. In the next step, as shown in FIG. 1E, the remaining nitride film 14 is removed using an etchant such as H 3 PO 4 . In this case, since H 3 PO 4 has excellent selectivity with respect to the oxide film, only a slight portion of the oxide film 18 and the pad oxide film 12 for planarization are removed.

도 2는 전술한 종래 기술에 STI 공정을 실행한 경우에 얻어진 반도체 소자의 단면도이다. 도시한 바와 같이, 기존의 STI 공정을 사용할 경우, 특히 수백 Å 이상의 게이트 산화막(20)을 성장시킬 경우 STI의 상부 코너에서 원으로 표시한 (A) 부분에서 게이트 산화막(20)이 얇아지는 문제가 발생하게 되어 게이트 산화막(20)의 BV를 떨어지게 되며, 또한 상부의 코너 부분(A)에 전계가 집중되어 STI 구조에 서 크게 대두되는 험프(hump) 특성이 나타나게 된다. 이를 해결하기 위하여 전체의 STI TCR을 개선하면 저전압(LV)의 소자의 특성을 근본적으로 바꾸어 버림으로써 내장된 고전압(HV) 공정에 사용하기가 어려운 문제점이 발생한다. 2 is a cross-sectional view of a semiconductor device obtained when the STI process is performed in the above-described prior art. As shown in the drawing, when using the existing STI process, especially when growing the gate oxide film 20 of several hundreds of microseconds or more, there is a problem in that the gate oxide film 20 becomes thin at the portion (A) indicated by a circle at the upper corner of the STI. As a result, the BV of the gate oxide film 20 is dropped, and the electric field is concentrated at the upper corner portion A, resulting in a hump characteristic that is largely raised in the STI structure. In order to solve this problem, improving the overall STI TCR fundamentally changes the characteristics of the low voltage device, which makes it difficult to use the embedded high voltage (HV) process.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 STI(shallow trench isolation) TCR(top corner rounding)을 국부적으로 개선하기 위하여 STI CMP(chemical mechanical polishing) 이후에 갭 충진된 산화막을 국부적으로 제거하고 국부적인 STI 상부 코너 부분을 산화시킴으로써 STI TCR을 개선할 수 있는 산화를 이용한 STI의 프로파일을 개선하는 방법을 제공하는 것이다.
The present invention was created to solve the above problems, and the main purpose of the present invention is to fill a gap after STI chemical mechanical polishing (CMP) to locally improve shallow trench isolation (STI) top corner rounding (TCR). It is to provide a method of improving the profile of the STI with oxidation that can improve the STI TCR by locally removing the oxide film and oxidizing the local STI upper corner portion.

상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 상기 소정 형상으로 상기 질화막을 패터닝하고 상기 실리콘 기판의 일부분을 소정 깊이로 식각하여 제 1 갭을 형성하는 단계와, 상기 제 1 갭에 제 1 산화막으로 충진하고 평탄화하는 단계와, 상기 제 1 산화막을 일부 식각하여 상기 제 1 갭의 형성 시 식각되지 않게 설정된 상기 실리콘 기판 부분을 일부 노출하는 제 2 갭을 형성하는 단계와, 상기 제 2 갭에 의하여 노출된 상기 실리콘 기판 부분을 국부적으로 산화시키는 단계와, 상기 제 2 갭을 제 2 산화막으로 충진하는 단계와, 상기 제 2 산화막을 평탄화하는 단계를 포함하는 산화를 이용한 얕은 트렌치 아이솔레이션(shallow trench isolation; STI)의 프로파일을 개선하는 방법을 제공한다. According to an aspect of the present invention, a pad nitride film is formed on a substrate on which a predetermined substructure is formed, and then a photoresist having a predetermined shape is formed, the nitride film is patterned into the predetermined shape, and the silicon substrate is formed. Etching a portion to a predetermined depth to form a first gap, filling and planarizing the first gap with a first oxide film, and etching the portion of the first oxide film so as not to be etched when the first gap is formed. Forming a second gap partially exposing the set silicon substrate portion, locally oxidizing the silicon substrate portion exposed by the second gap, and filling the second gap with a second oxide film And a planarization of shallow trench isolation (STI) using oxidation including planarizing the second oxide film. There is provided a method for improving the file.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.

도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따라 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법을 나타낸 단면도들이다.3A-3D are cross-sectional views illustrating a method of improving the profile of shallow trench isolation using oxidation in accordance with a preferred embodiment of the present invention.

먼저, 도 3a에 도시된 바와 같이, 소정의 하부구조가 형성된 실리콘 기판(100) 상에 패드 질화막(106)을 증착한 후, 패드 질화막(106)을 소정 형상으로 패터닝을 수행한다. 실리콘 기판(100)에 대하여 소정의 실리콘 기판 부분(102)을 설정하는 STI 식각을 수행하여 제 1 갭을 형성한 다음 제 1 갭을 충진하기 위하여 충분히 두껍게 산화막(104)을 형성한다. First, as shown in FIG. 3A, after the pad nitride film 106 is deposited on the silicon substrate 100 on which the predetermined substructure is formed, the pad nitride film 106 is patterned into a predetermined shape. The silicon substrate 100 is subjected to STI etching to set a predetermined silicon substrate portion 102 to form a first gap, and then the oxide film 104 is formed sufficiently thick to fill the first gap.

이어서, 갭-충진을 위한 산화막(104)과 패드 질화막(106)을 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 공정을 이용하여 평탄화 시킨다. Subsequently, the oxide film 104 and the pad nitride film 106 for gap-filling are planarized using a process such as chemical mechanical polishing (CMP).

그리고 나서, 도 3b에 도시된 바와 같이, 고전압(HV) 영역(120) 상의 제 1 갭을 충진한 산화막(104)을 STI에 의해서 설정되는 실리콘 기판 부분(102)의 일부가 노출될 때까지 식각함으로써 제 2의 갭을 형성한다. Then, as shown in FIG. 3B, the oxide film 104 filling the first gap on the high voltage (HV) region 120 is etched until a portion of the silicon substrate portion 102 set by STI is exposed. As a result, a second gap is formed.

이어서, 도 3c에 도시된 바와 같이, 식각으로 노출된 고전압(HV) 영역(120) 상의 STI에 의해서 설정되는 실리콘 기판 부분(102)을 국부적으로 산화시킴으로써 TCR(top corner rounding)을 확보한다. 본 발명의 바람직한 실시예에 따르면, 국부적 산화를 진행할 때 온도를 낮추는 것이 유리함으로써 습식 산화막보다 건식 산화막을 이용하는 것이 바람직하다. 이때, 만약 0.25 ㎛ 로직에 내장되는 HV 공정을 기준으로 한다면, 국부적 산화 공정은 대략 800~1000 ℃정도의 온도에서 진행하며 두께는 대략 100~1000 Å 정도로 증착한다. 특히, 상기 공정 조건은 HV 소자는 10V 부근에서 동작하는 소자를 대상으로 하였으며, 게이트 산화막의 두께는 약 200 Å정도의 건식 산화막으로 하는 조건이다. Then, as shown in FIG. 3C, top corner rounding (TCR) is secured by locally oxidizing the silicon substrate portion 102 set by the STI on the high voltage (HV) region 120 exposed by etching. According to a preferred embodiment of the present invention, it is preferable to use a dry oxide film rather than a wet oxide film because it is advantageous to lower the temperature when performing local oxidation. At this time, if based on the HV process embedded in the 0.25 ㎛ logic, the local oxidation process proceeds at a temperature of about 800 ~ 1000 ℃ and the thickness is deposited to about 100 ~ 1000 Å. In particular, the process conditions are for the HV device is a device that operates in the vicinity of 10V, the thickness of the gate oxide film is a dry oxide film of about 200 kHz.

다음 단계로, 도 3d에 도시된 바와 같이, 2차로 제 2의 갭을 산화막(108)으로 충진한 다음, 2차 CMP 공정을 수행하여 평탄화 작업을 진행한다. Next, as shown in FIG. 3D, the second gap is secondarily filled with the oxide film 108, and then a second CMP process is performed to perform planarization.

상기한 바와 같이 본 발명은 고전압(HV) 소자를 위한 STI 구조와 저전압(LV)을 위한 STI 구조를 이중적으로 사용함으로써 HV 및 LV 소자를 개별적으로 조절할 수 있는 마진을 확보할 수 있는 효과가 있다. As described above, the present invention has an effect of securing a margin for individually controlling the HV and LV devices by using the STI structure for the high voltage (HV) device and the STI structure for the low voltage (LV).

또한, 본 발명은 HV 소자인 경우 그 산화량(게이트 산화막의 두께)에 의해 전술한 바와 같이 STI 상부 코너의 라운딩은 상부 코너의 게이트 산화막의 얇아지는 것과 관련된 문제를 유발하며, 게이트 산화막이 얇아지는 문제는 STI TCR을 개선하면서 발생하지 않게 되는 이점이 있다. In addition, in the case of the HV device, the present invention causes a problem associated with the thinning of the gate oxide film at the upper corner, as described above, by the amount of oxidation (thickness of the gate oxide film). The problem is that the problem does not occur with the improvement of the STI TCR.

더욱이, 본 발명은 HV 지역에만 국부적으로 사용하는 이중 아이솔레이션 공정을 사용함으로써 LV 로직을 내장하게 되는 HV 공정에서 특히 유리한 장점이 있 다. Moreover, the present invention is particularly advantageous in HV processes that incorporate LV logic by using a dual isolation process that is used locally only in the HV region.

Claims (5)

소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와,Forming a pad nitride film on the substrate on which the predetermined substructure is formed, and then forming a photoresist having a predetermined shape; 상기 소정 형상으로 상기 질화막을 패터닝하고 상기 실리콘 기판의 일부분을 소정 깊이로 식각하여 제 1 갭을 형성하는 단계와, Patterning the nitride film to the predetermined shape and etching a portion of the silicon substrate to a predetermined depth to form a first gap; 상기 제 1 갭에 제 1 산화막으로 충진하고 평탄화하는 단계와,Filling and planarizing the first gap with a first oxide film; 상기 제 1 산화막을 일부 식각하여 상기 제 1 갭의 형성 시 식각되지 않게 설정된 상기 실리콘 기판 부분을 일부 노출하는 제 2 갭을 형성하는 단계와,Partially etching the first oxide film to form a second gap partially exposing the portion of the silicon substrate which is not etched when the first gap is formed; 상기 제 2 갭에 의하여 노출된 상기 실리콘 기판 부분을 국부적으로 산화시키는 단계와, Locally oxidizing the silicon substrate portion exposed by the second gap; 상기 제 2 갭을 제 2 산화막으로 충진하는 단계와, Filling the second gap with a second oxide film; 상기 제 2 산화막을 평탄화하는 단계를Planarizing the second oxide layer 포함하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법. And a method for improving the profile of shallow trench isolation using oxidation. 제 1항에 있어서, 상기 소정 깊이로 식각된 실리콘 기판의 일부분은 고전압 소자가 형성될 영역인 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.The method of claim 1, wherein the portion of the silicon substrate etched to a predetermined depth is a region where a high voltage device is to be formed. 제 1항에 있어서, 상기 국부적 산화를 수행함으로써 상부 코너 라운딩을 확보할 수 있는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법.2. The method of claim 1 wherein top corner rounding can be ensured by performing the local oxidation. 제 1항에 있어서, 상기 국부적 산화를 대략 800~1000 ℃ 정도의 온도에서 수행하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법. The method of claim 1, wherein the local oxidation is performed at a temperature of about 800-1000 ° C. 3. 제 1항에 있어서, 상기 국부적 산화를 수행하여 대략 100~1000 Å 정도의 두께로 국부적 산화막을 형성하는 것을 특징으로 하는 산화를 이용한 얕은 트렌치 아이솔레이션의 프로파일을 개선하는 방법. 2. The method of claim 1, wherein said local oxidation is performed to form a local oxide film with a thickness of approximately 100 to 1000 microseconds.
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KR100657133B1 (en) * 2005-11-30 2006-12-13 동부일렉트로닉스 주식회사 Manufacturing method of semiconductor device

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