KR100657133B1 - Manufacturing method of semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to improve a field concentration effect and enhance reliability and characteristics of the semiconductor device by rounding edges of isolation trenches of a high-voltage region. A plurality of isolation trenches(300,400) are formed on a semiconductor substrate(100). One or more isolation regions(320) are formed by burying insulating materials into the trenches. A high-voltage region(HV) and a low-voltage region(LV) is defined by one of the isolation regions. A nitride layer and a photoresist layer pattern are formed on the semiconductor substrate including the isolation regions. The nitride layer of the high-voltage region is etched by using the photoresist layer pattern as an etch mask. A high-temperature heat treatment process is performed to round edges of the isolation trenches. The nitride layer is removed.

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE

도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도이다.1 through 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device.

반도체 소자가 다양화되면서 저전압 영역과 고전압 영역이 하나의 반도체 기판 위에 형성된다. 일반적으로 소자 분리 영역을 형성할 때 저전압 영역은 STI(shallow trench isolation)방식으로 형성하고, 고전압 영역은 LOCOS(local oxidation of silicon)방식으로 형성한다. As semiconductor devices are diversified, a low voltage region and a high voltage region are formed on a single semiconductor substrate. In general, when forming the device isolation region, the low voltage region is formed by a shallow trench isolation (STI) method, and the high voltage region is formed by a local oxidation of silicon (LOCOS) method.

STI 방식은 반도체 기판의 소정 영역에 소자 분리 트렌치를 형성한 후 소자 분리 트렌치의 내부를 절연물질로 채워 소자 분리 영역을 형성하는 것이고, LOCOS 방식은 반도체 기판의 소정 영역을 산화시켜 소자 분리 영역을 형성하는 것으로 각각의 방식을 동시에 진행할 수 없다. In the STI method, the device isolation trench is formed in a predetermined region of the semiconductor substrate, and the device isolation region is formed by filling the inside of the device isolation trench with an insulating material. In the LOCOS method, the device isolation region is formed by oxidizing a predetermined region of the semiconductor substrate. It is not possible to proceed with each method simultaneously.

그러나, 저전압 영역과 고전압 영역을 하나의 반도체 기판에 포함하는 반도 체 소자를 형성함에 있어 고전압 영역의 소자 분리 영역은 STI방식으로 형성할 수 밖에 없다. 하지만, 고전압 영역의 소자 분리 영역을 STI 방식으로 형성하면 소자 분리 트렌치의 모서리 부분에 전계(electric field)가 집중되어 소자의 특성이 떨어지는 문제점이 있다. However, in forming the semiconductor device including the low voltage region and the high voltage region in one semiconductor substrate, the element isolation region of the high voltage region is inevitably formed by the STI method. However, when the device isolation region of the high voltage region is formed by the STI method, an electric field is concentrated in the corner portion of the device isolation trench, thereby degrading characteristics of the device.

따라서, 본 발명이 이루고자 하는 기술적 과제는 고전압 영역을 가지는 반도체 소자에서 STI방식으로 소자 분리 영역을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.Accordingly, the present invention is directed to a method of manufacturing a semiconductor device capable of forming a device isolation region in an STI method in a semiconductor device having a high voltage region.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판에 소자 분리 트렌치를 형성하고 절연물질을 매립하여 하나 이상의 소자 분리 영역을 형성하는 단계, 상기 소자 분리 영역 중의 어느 하나의 소자 분리 영역에 의하여 고전압 영역 및 저전압 영역을 분리하는 단계, 상기 소자 분리 영역이 형성된 상기 반도체 기판 위에 질화막 및 감광막 패턴을 차례대로 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 하여 상기 고전압 영역의 상기 질화막을 식각하는 단계, 상기 반도체 기판을 고온 열산화 처리하여 상기 고전압 영역에 형성된 상기 소자 분리 트렌치의 모서리를 라운드 형태로 형성하는 단계, 상기 질화막을 제거하는 단계를 포함할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, comprising: forming an isolation trench in a semiconductor substrate and embedding an insulating material to form at least one device isolation region, wherein the device isolation region is a high voltage Separating a region and a low voltage region, sequentially forming a nitride film and a photoresist pattern on the semiconductor substrate on which the device isolation region is formed, and etching the nitride film of the high voltage region using the photoresist pattern as an etch mask; The method may include forming a corner of the isolation trench formed in the high voltage region in a round shape by performing high temperature thermal oxidation on the semiconductor substrate, and removing the nitride layer.

그리고, 상기 질화막은 저압-화학기상 증착법 또는 플라스마-화학기상 증착법으로 형성할 수 있다. The nitride film may be formed by a low pressure chemical vapor deposition method or a plasma chemical vapor deposition method.

또한, 상기 질화막은 100∼2000Å의 두께로 증착하는 것이 바람직하다.In addition, the nitride film is preferably deposited at a thickness of 100 to 2000 kPa.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도이다.1 through 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1에 도시한 바와 같이, 반도체 기판(100) 위에 제1 산화막(110) 및 제1 질화막(120)을 차례대로 증착한다. 그리고, 제1 질화막(120) 위에 감광물질을 도포하여 제1 감광막을 증착한다. 다음, 제1 감광막을 노광 및 현상하여 제1 질화막(120)의 일부(125)를 노출하는 제1 감광막 패턴(130a)을 형성한다. As illustrated in FIG. 1, the first oxide film 110 and the first nitride film 120 are sequentially deposited on the semiconductor substrate 100. Then, a photosensitive material is coated on the first nitride film 120 to deposit a first photosensitive film. Next, the first photoresist layer is exposed and developed to form a first photoresist layer pattern 130a exposing a portion 125 of the first nitride layer 120.

이 때, 고전압이 인가되는 고전압 영역(HV)에 형성된 제1 감광막 패턴(130a)의 크기가 저전압이 인가되는 저전압 영역(LV)에 형성된 제1 감광막 패턴(130a)의 크기보다 더 크다. 또한, 제1 감광막 패턴(130a) 사이의 간격도 고전압 영역(HV) 측이 저전압 영역(LV) 측보다 더 넓다. In this case, the size of the first photoresist pattern 130a formed in the high voltage region HV to which the high voltage is applied is larger than the size of the first photoresist pattern 130a formed in the low voltage region LV to which the low voltage is applied. In addition, the interval between the first photoresist pattern 130a is also wider in the high voltage region HV than in the low voltage region LV side.

다음으로, 제1 감광막 패턴(130a)을 식각 마스크로 하여 제1 질화막(120), 제1 산화막(110) 및 반도체 기판(100)을 차례대로 식각한다. 그러면, 도 2에 도시한 바와 같이, 제1 질화막 패턴(120a), 제1 산화막 패턴(110a) 및 소자 분리 트렌치(300, 400)가 순차적으로 형성된다. 이 때, 소자 분리 트렌치(300, 400)의 모서리는 뾰족하게 각을 이룬다. 다음, 제1 감광막 패턴(130a)을 제거한다. Next, the first nitride film 120, the first oxide film 110, and the semiconductor substrate 100 are sequentially etched using the first photosensitive film pattern 130a as an etching mask. Then, as illustrated in FIG. 2, the first nitride film pattern 120a, the first oxide film pattern 110a, and the device isolation trenches 300 and 400 are sequentially formed. At this time, the corners of the device isolation trenches 300 and 400 are sharply angled. Next, the first photoresist layer pattern 130a is removed.

이후에, 도 3에 도시한 바와 같이, 반도체 기판(100)에 형성된 소자 분리 트렌치(300, 400)를 매립하기 위해 절연물질로 제2 산화막(140)을 화학기상 증착법으로 증착하여 적층한다. Subsequently, as shown in FIG. 3, the second oxide layer 140 is deposited by chemical vapor deposition using an insulating material in order to fill the device isolation trenches 300 and 400 formed in the semiconductor substrate 100.

그리고, 도 4에 도시한 바와 같이, 제2 산화막(140)은 CMP(chemical mechanical polishing) 공정을 이용하여 제1 질화막 패턴(120a)이 노출될 때까지 평탄화 시킨다. 그러면, 고전압 영역(HV)과 저전압 영역(LV)에 각각 형성된 활성영역(340)은 소자 분리 영역(320)에 의해 전기적으로 분리된다.As shown in FIG. 4, the second oxide film 140 is planarized until the first nitride film pattern 120a is exposed using a chemical mechanical polishing (CMP) process. Then, the active regions 340 respectively formed in the high voltage region HV and the low voltage region LV are electrically separated by the device isolation region 320.

다음으로, 도 4에 도시한 소자 분리 영역(320)이 형성된 반도체 기판(100) 위에 제2 질화막(150)을 증착한다. 제2 질화막(150)은 저압-화학기상 증착법 또는 플라스마-화학기상 증착법으로 형성하는 것이 바람직하다. 또한, 제2 질화막(150)은 100∼2000Å의 두께로 증착하는 것이 바람직하다. 그리고, 제2 질화막(150) 위에 감광물질을 도포하여 제2 감광막을 증착한다. 다음, 제2 감광막을 노광 및 현상하여 고전압 영역(HV)에 있는 제2 질화막(150)의 일부(155)를 노출하는 제2 감광막 패턴(160a)을 형성한다. Next, a second nitride film 150 is deposited on the semiconductor substrate 100 on which the device isolation region 320 shown in FIG. 4 is formed. The second nitride film 150 may be formed by a low pressure chemical vapor deposition method or a plasma chemical vapor deposition method. In addition, it is preferable to deposit the 2nd nitride film 150 to thickness of 100-2000 micrometers. Then, a photosensitive material is coated on the second nitride film 150 to deposit a second photosensitive film. Next, the second photoresist film is exposed and developed to form a second photoresist pattern 160a exposing a portion 155 of the second nitride film 150 in the high voltage region HV.

다음으로, 도 6에 도시한 바와 같이, 제2 감광막 패턴(160a)을 식각 마스크 로 하여 제2 질화막(150)을 식각한다. 그러면, 저전압 영역(LV)에만 제2 질화막 패턴(150a)이 형성된다. 다음, 제2 감광막 패턴(160a)를 제거한다. Next, as shown in FIG. 6, the second nitride film 150 is etched using the second photosensitive film pattern 160a as an etching mask. Then, the second nitride film pattern 150a is formed only in the low voltage region LV. Next, the second photosensitive film pattern 160a is removed.

다음으로, 도 7에 도시한 바와 같이, 제2 질화막 패턴(150a)이 형성된 반도체 기판(100)을 고온 열산화 처리한다. 이 때, 고전압 영역(HV)에 형성된 소자 분리 트렌치(300)의 모서리에는 박막의 형상을 갖는 버즈 비크(bird's beak)(310)이 발생한다. 그리고, 버즈 비크는 소자 분리 트렌치(300)의 모서리 부분을 라운드 형태로 둥글게 변형시킨다. Next, as shown in FIG. 7, the high temperature thermal oxidation process of the semiconductor substrate 100 in which the 2nd nitride film pattern 150a was formed is performed. At this time, a bird's beak 310 having a shape of a thin film is formed at the edge of the device isolation trench 300 formed in the high voltage region HV. The buzz beak roundly deforms a corner portion of the device isolation trench 300 in a round shape.

그 결과, 고전압 영역(HV)에 형성된 소자 분리 트렌치(300)는 완만한 프로파일(profile)을 갖게 되며, 이 부분에 전계가 집중되지 않아 고전압이 인가 되더라고 반도체 소자의 특성이 변하지 않는다. 또한, 고온 열산화 처리에 의해 점선으로 표시한 부분(145)과 같이 소자 분리 영역(320)과 제1 질화막 패턴(120a)의 경계면이 변형되어 약간 돌출된다. As a result, the device isolation trench 300 formed in the high voltage region HV has a gentle profile, and the characteristics of the semiconductor device do not change even when a high voltage is applied because the electric field is not concentrated in this portion. In addition, the interface between the device isolation region 320 and the first nitride film pattern 120a is deformed and slightly protruded by the high temperature thermal oxidation process as shown by the dotted line 145.

그러나, 저전압 영역(LV) 측은 제2 질화막 패턴이 고온 열산화 처리를 차단한다. 그 결과, 저전압 영역(LV)에 형성된 소자 분리 트렌치(400)에는 변화가 없다. 또한, 점섬으로 표시한 부분(147)과 같이 소자 분리 영역(320)과 제1 질화막 패턴(120a)의 경계면에는 변화가 없다. However, in the low voltage region LV side, the second nitride film pattern blocks the high temperature thermal oxidation process. As a result, there is no change in the device isolation trench 400 formed in the low voltage region LV. In addition, there is no change in the interface between the device isolation region 320 and the first nitride film pattern 120a as shown by the point 147.

다음으로, 도 8에 도시한 바와 같이, 저전압 영역(LV)에 형성된 제2 질화막 패턴(150a)을 제거한다. 그리고, 제1 질화막 패턴(120a)을 제거한다. 그러면, 고전압 영역(HV)과 저전압 영역(LV)에 각각 다른 형상을 갖는 산화막이 남게 된다.Next, as shown in FIG. 8, the second nitride film pattern 150a formed in the low voltage region LV is removed. Then, the first nitride film pattern 120a is removed. As a result, an oxide film having a different shape remains in the high voltage region HV and the low voltage region LV.

이후에, 고전압 영역(HV)과 저전압 영역(LV)에 남게 되는 산화막을 식각액으 로 과도 식각하여 제거하면 도 9에 도시한 바와 같은 단면을 갖게 된다.Subsequently, when the oxide film remaining in the high voltage region HV and the low voltage region LV is excessively etched and removed with an etchant, it has a cross section as shown in FIG. 9.

다음으로, 도 10에 도시한 바와 같이, 각 영역(HV, LV)의 활성영역에 게이트 산화막 패턴(170a, 180a)을 형성한다. 이 때, 고전압 영역(HV)에 형성된 게이트 산화막 패턴(170a)이 저전압 영역(LV)에 형성된 것(180a)보다 더 두껍도록 한다. 그리고, 각 영역(HV, LV)에 형성된 소자 분리 트렌치(300, 400)의 모서리는 고전압 영역(HV) 측이 둥글게 형성되어 있고, 저전압 영역(LV) 측은 각이 진 형태로 형성되어 있다.Next, as shown in FIG. 10, gate oxide layer patterns 170a and 180a are formed in the active regions of the respective regions HV and LV. In this case, the gate oxide pattern 170a formed in the high voltage region HV is thicker than that formed in the low voltage region LV 180a. The corners of the device isolation trenches 300 and 400 formed in the regions HV and LV are rounded at the high voltage region HV, and the sides of the low voltage region LV are angled.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 STI 방식으로 형성한 고전압 영역의 소자 분리 트렌치의 모서리를 둥글게 변형할 수 있다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, the corners of the device isolation trenches of the high voltage region formed by the STI method may be rounded.

그 결과, 고전압 영역에 형성되는 전계의 집중 현상이 완화되어 반도체 소자의 특성 및 신뢰성을 향상할 수 있다.As a result, the concentration phenomenon of the electric field formed in the high voltage region is alleviated, so that the characteristics and the reliability of the semiconductor device can be improved.

이상에서 본 발명의 바람직한 실시예에 대하여는 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiment of the present invention has been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

Claims (3)

반도체 기판에 소자 분리 트렌치를 형성하고 절연물질을 매립하여 하나 이상의 소자 분리 영역을 형성하는 단계,Forming a device isolation trench in the semiconductor substrate and filling the insulating material to form one or more device isolation regions, 상기 소자 분리 영역 중의 어느 하나의 소자 분리 영역에 의하여 고전압 영역 및 저전압 영역을 분리하는 단계,Separating the high voltage region and the low voltage region by any one of the device isolation regions; 상기 소자 분리 영역이 형성된 상기 반도체 기판 위에 질화막 및 감광막 패턴을 차례대로 형성하는 단계,Sequentially forming a nitride film and a photoresist pattern on the semiconductor substrate on which the device isolation region is formed; 상기 감광막 패턴을 식각 마스크로 하여 상기 고전압 영역의 상기 질화막을 식각하는 단계,Etching the nitride film in the high voltage region using the photoresist pattern as an etching mask; 상기 반도체 기판을 고온 열산화 처리하여 상기 고전압 영역에 형성된 상기 소자 분리 트렌치의 모서리를 라운드 형태로 형성하는 단계,Thermally oxidizing the semiconductor substrate to form corners of the device isolation trench formed in the high voltage region in a round shape; 상기 질화막을 제거하는 단계Removing the nitride film 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에서, In claim 1, 상기 질화막은 저압-화학기상 증착법 또는 플라스마-화학기상 증착법으로 형성하는 반도체 소자의 제조 방법. The nitride film is a method of manufacturing a semiconductor device formed by a low-pressure chemical vapor deposition method or a plasma-chemical vapor deposition method. 제1항에서, In claim 1, 상기 질화막은 100∼2000Å의 두께로 증착하는 반도체 소자의 제조 방법.The nitride film is a manufacturing method of a semiconductor device which is deposited to a thickness of 100 ~ 2000Å.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010112738A (en) * 2000-06-12 2001-12-21 윤종용 Trench isolation method of semiconductor integrated circuit
KR20020050664A (en) * 2000-12-21 2002-06-27 박종섭 Method for isolating semiconductor devices
KR20040001619A (en) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 method for manufacturing semiconductor device and the same
KR100567028B1 (en) * 2002-12-24 2006-04-04 매그나칩 반도체 유한회사 Method for improving profole of shallow trench isolation by using oxidation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010112738A (en) * 2000-06-12 2001-12-21 윤종용 Trench isolation method of semiconductor integrated circuit
KR20020050664A (en) * 2000-12-21 2002-06-27 박종섭 Method for isolating semiconductor devices
KR20040001619A (en) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 method for manufacturing semiconductor device and the same
KR100567028B1 (en) * 2002-12-24 2006-04-04 매그나칩 반도체 유한회사 Method for improving profole of shallow trench isolation by using oxidation

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