KR100564433B1 - Method for forming capacitor of the semiconductor device - Google Patents

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KR100564433B1
KR100564433B1 KR1020040100517A KR20040100517A KR100564433B1 KR 100564433 B1 KR100564433 B1 KR 100564433B1 KR 1020040100517 A KR1020040100517 A KR 1020040100517A KR 20040100517 A KR20040100517 A KR 20040100517A KR 100564433 B1 KR100564433 B1 KR 100564433B1
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capacitor
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장준수
조호진
이금범
채수진
김영대
김해원
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주식회사 하이닉스반도체
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    • H01—ELECTRIC ELEMENTS
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히 하부 구조물을 갖는 반도체 기판 상부에 하부 전극 및 실리콘 산화막을 순차 형성하는 단계와, 실리콘 산화막이 있는 하부 전극에 P 도핑 공정을 실시하는 단계와, P 도핑 공정을 계속 진행하면서 동시에 실리콘 산화막 상부에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막 상부에 유전막을 형성하는 단계와, 유전막 상부에 상부 전극을 형성하는 단계를 포함한다. 그러므로 본 발명은 실리콘 산화막 상부에 실리콘 질화막을 형성하는 과정에서도 P 도핑 공정을 추가 진행함으로써 하부 전극 계면에 도펀트 P 농도를 증가시켜 이후 유전막 증착 및 열처리 공정시 하부 전극의 도프트 폴리실리콘의 도펀트 P가 유전막으로 확산되어 하부 전극의 도펀트가 감소되는 것을 보상하여 커패시턴스 저하를 막을 수 있다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in particular, forming a lower electrode and a silicon oxide film sequentially on a semiconductor substrate having a lower structure, performing a P doping process on the lower electrode having a silicon oxide film, Forming a silicon nitride film over the silicon oxide film, forming a dielectric film over the silicon nitride film, and forming an upper electrode over the dielectric film while continuing the P doping process. Therefore, according to the present invention, the dopant P of the lower electrode is increased during the deposition and heat treatment of the lower electrode by increasing the dopant P concentration at the lower electrode interface by further adding a P doping process in the process of forming the silicon nitride film on the silicon oxide layer. Diffusion into the dielectric layer compensates for the reduction of the dopant of the lower electrode, thereby preventing capacitance reduction.

커패시터, 하부 전극, 도펀트, P 도핑 Capacitor, Bottom Electrode, Dopant, P Doped

Description

반도체 소자의 커패시터 제조 방법{Method for forming capacitor of the semiconductor device} Method for forming capacitor of semiconductor device             

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 공정 순서도이다.1A to 1F are flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 2는 본 발명에 따른 PH3 도핑에 의해 커패시터 하부 전극 내 도핑 깊이와 그 농도 관계를 나타낸 그래프이다.Figure 2 is a graph showing the relationship between the doping depth and its concentration in the capacitor lower electrode by PH 3 doping according to the present invention.

도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 공정 순서도이다.3A to 3G are flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to another embodiment of the present invention.

-- 도면의 주요 부분에 대한 부호의 설명 --  -Explanation of symbols for the main parts of the drawing-

10 : 하부 전극 12 : 실리콘 산화막10 lower electrode 12 silicon oxide film

14 : 실리콘 질화막 16 : Al2O3막14 silicon nitride film 16 Al 2 O 3 film

18 : 상부 전극18: upper electrode

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 커패시터의 하부 전극 및 유전막 사이의 전자 농도를 높여서 커패시턴스 저하를 막을 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of preventing a decrease in capacitance by increasing an electron concentration between a lower electrode of a capacitor and a dielectric film.

현재, 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다. At present, in order to achieve high integration of semiconductor devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, as the integration of semiconductor devices increases, the area of the capacitor decreases drastically, but the charge required for the operation of the memory device, that is, the capacitance secured in the unit area must be increased.

커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조라든지 Ta2O5, BST(BaSrTiO3), 또는 Al2O3 등으로 대체하려는 재료적인 연구가 진행되고 있다.In order to secure a sufficient dielectric capacity of the capacitor, structural studies such as thinning of the dielectric film and increasing the effective surface area, and the dielectric film used as a conventional silicon oxide film, such as NO (Nitride-Oxide) structure or ONO (Oxide-Nitride-Oxide) structure or Ta 2 O 5, there is a material research is underway to replace the BST (BaSrTiO 3), or Al 2 O 3 or the like.

그 중에서 Al2O3막 등의 고유전막을 채택한 종래 반도체 소자의 커패시터 제조 공정은 예를 들어, 하부 전극으로서 언도프트 또는 도프트 폴리실리콘을 형성하고 그 위에 실리콘 산화막을 형성한다. 그리고 주로 HF 세정 용액을 사용하여 하부 전극의 자연 산화막을 제거하고 P 도핑(AsH3, PH3) 공정을 실시하고 인시튜(in-situ) 또는 노타임 딜레이(no time delay)로 실리콘 산화막 상부에 실리콘 질화막을 형성한 후에, 그 위에 Al2O3 등의 유전막을 증착 및 열처리한다. 그 다음 Al2 O3의 유전막막 상부에 상부 전극으로서 도프트 폴리실리콘을 형성한다.The capacitor manufacturing process of the conventional semiconductor element employing a high dielectric film such as an Al 2 O 3 film among them, for example, forms an undoped or doped polysilicon as a lower electrode and forms a silicon oxide film thereon. The HF cleaning solution is used to remove the native oxide layer of the lower electrode, and the P doping (AsH 3 , PH 3 ) process is performed, and the silicon is deposited on top of the silicon oxide layer in-situ or no time delay. After the nitride film is formed, a dielectric film such as Al 2 O 3 is deposited and heat treated thereon. Then, doped polysilicon is formed as an upper electrode on the dielectric film of Al 2 O 3 .

또는 HF 세정 용액으로 하부 전극의 자연 산화막을 제거하고 NH4OH와 H2O2를 혼합한 용액으로 습식 산화 공정을 진행하여 실리콘 산화막을 형성하고 그 위에 P 도핑 공정을 실시하고 P 도핑 공정을 실시하고 인시튜 또는 노타임 딜레이로 실리콘 산화막 상부에 실리콘 질화막을 형성한 후에, 그 위에 Al2O3 등의 유전막을 증착 및 열처리한다. 그 다음 Al2O3 등의 유전막 상부에 상부 전극으로서 도프트 폴리실리콘 또는 금속막을 형성한다.Alternatively, the native oxide film of the lower electrode is removed with a HF cleaning solution, and a wet oxide process is performed using a solution of NH 4 OH and H 2 O 2 to form a silicon oxide film, and a P doping process and a P doping process are performed thereon. After the silicon nitride film is formed on the silicon oxide film by an in-situ or no-time delay, a dielectric film such as Al 2 O 3 is deposited and heat treated thereon. Then, a doped polysilicon or metal film is formed as an upper electrode on the dielectric film of Al 2 O 3 or the like.

하지만 첫 번째 방법에 비해 두 번째 습식 산화를 이용한 커패시터의 경우 커패시턴스가 감소하게 된다. 그 이유는 Al2O3 등의 유전막을 증착 및 열처리한 후에 바로 도프트 폴리실리콘을 형성할 경우 후속 열 공정에 의해 하부 전극의 도프트 폴리실리콘과 유전막(Al2O3) 사이에서 산소 교환이 일어남과 동시에 도펀트 P가 유전막으로 확산되면서 계면에 P 농도가 하부 전극의 벌크(bulk)에 비해 줄어들게 된다. 이로 인해 하부 전극의 계면에서 P 농도가 감소하게 되므로 하부 전극과 Al2O3 등의 유전막 사이의 전자 농도가 낮아져 에너지 장벽이 낮아지게 되고, 결국 커패시턴스가 줄어들게 된다. However, the capacitance is reduced for the capacitor using the second wet oxidation compared to the first method. The reason is that the oxygen exchange between Al 2 O 3, such as dielectric deposition and heat-treated immediately doping agent poly case of forming a silicon subsequent thermal processes doping agent polysilicon and dielectric layer of the lower electrode by a (Al 2 O 3) after the At the same time as the dopant P diffuses into the dielectric layer, the P concentration at the interface is reduced compared to the bulk of the lower electrode. As a result, since the P concentration is reduced at the interface of the lower electrode, the electron concentration between the lower electrode and the dielectric film such as Al 2 O 3 is lowered, thereby lowering the energy barrier and eventually reducing the capacitance.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 P 도 핑 공정을 실시하고 실리콘 산화막 상부에 실리콘 질화막을 형성하는 과정에서도 P 도핑 공정을 함께 진행함으로써 하부 전극의 도펀트 P 농도를 증가시켜 이후 유전막 증착 및 열처리 공정시 하부 전극의 도프트 폴리실리콘의 도펀트 P가 확산되어 감소되는 것을 보상할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 있다.
An object of the present invention is to increase the concentration of the dopant P of the lower electrode by performing the P doping process and also the P doping process in the process of forming a silicon nitride film on the silicon oxide film to solve the problems of the prior art as described above Thereafter, the present invention provides a method of manufacturing a capacitor of a semiconductor device capable of compensating for the diffusion and reduction of the dopant P of the doped polysilicon of the lower electrode during the dielectric film deposition and heat treatment processes.

상기 목적을 달성하기 위하여 본 발명은 커패시터의 제조 방법에 있어서, 하부 구조물을 갖는 반도체 기판 상부에 하부 전극 및 실리콘 산화막을 순차 형성하는 단계와, 실리콘 산화막이 있는 하부 전극에 P 도핑 공정을 실시하는 단계와, P 도핑 공정을 계속 진행하면서 동시에 실리콘 산화막 상부에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막 상부에 유전막을 형성하는 단계와, 유전막 상부에 상부 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a capacitor, comprising sequentially forming a lower electrode and a silicon oxide film on a semiconductor substrate having a lower structure, and performing a P doping process on a lower electrode having a silicon oxide film. And forming a silicon nitride film over the silicon oxide film while continuing the P doping process, forming a dielectric film over the silicon nitride film, and forming an upper electrode over the dielectric film.

상기 목적을 달성하기 위하여 본 발명의 다른 방법은 커패시터의 제조 방법에 있어서, 하부 구조물을 갖는 반도체 기판 상부에 하부 전극 및 실리콘 산화막을 순차 형성하는 단계와, 실리콘 산화막이 있는 하부 전극에 제 1P 도핑 공정을 실시하는 단계와, 실리콘 산화막 상부에 실리콘 질화막을 형성한 후에 인시튜로 제 2P 도핑 공정을 실시하는 단계와, 실리콘 질화막 상부에 유전막을 형성하는 단계와, 유전막 상부에 상부 전극을 형성하는 단계를 포함한다.In order to achieve the above object, another method of the present invention provides a method of manufacturing a capacitor, including sequentially forming a lower electrode and a silicon oxide film on a semiconductor substrate having a lower structure, and a first P doping process on a lower electrode having a silicon oxide film. Performing a second P doping process in situ after forming a silicon nitride film on the silicon oxide film, forming a dielectric film on the silicon nitride film, and forming an upper electrode on the dielectric film. Include.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 발명의 일 실시예에 따른 커패시터 제조 방법은 다음과 같다.1A to 1F are flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention. Referring to these drawings, a method of manufacturing a capacitor according to an embodiment of the present invention is as follows.

우선, 반도체기판으로서 실리콘기판의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체 소자(도시하지 않음)를 형성하고, 그 반도체 기판 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 층간 절연물질을 증착하고 화학적기계적연마(chemical mechanical polishing) 공정을 실시하여 층간 절연막(도시하지 않음)을 형성한다. First, as a semiconductor substrate, a semiconductor device (not shown) having a gate electrode and a source / drain is formed on the upper surface of an active region of a silicon substrate, and USG (Undoped Silicate Glass) and BPSG (Boro Phospho Silicate Glass) are formed on the entire surface of the semiconductor substrate. And an interlayer insulating material selected from SiON) and a chemical mechanical polishing process to form an interlayer insulating film (not shown).

그리고, 상기 층간 절연막을 식각하여 반도체 기판의 활성영역 즉, 드레인 영역이 드러나는 콘택홀(도시하지 않음)을 형성한 후에 콘택홀에 도전막, 예를 들어 도프트 폴리실리콘 등을 갭필하여 콘택 전극을 형성한다.Then, the interlayer insulating layer is etched to form a contact hole (not shown) in which an active region, that is, a drain region, of the semiconductor substrate is exposed, and then a contact electrode is formed by gap-filling a conductive film such as doped polysilicon in the contact hole. Form.

그 다음, 상기 콘택 전극과 전기적으로 연결되는 커패시터를 형성하기 위하여 다음과 같은 제조 공정을 진행한다.Next, the following manufacturing process is performed to form a capacitor electrically connected to the contact electrode.

층간 절연막 상부에 콘택 전극(도시하지 않음)과 수직으로 연결되도록 도 1a 에 도시한 바와 같이, 하부 전극(10)을 형성하는데, 이때 하부 전극(10)은 도프트 폴리실리콘, 언도프트 폴리실리콘 또는 도프트 폴리실리콘과 언도프트 폴리실리콘이 적층된 막으로 이루어진다. 이때, 도프트 폴리실리콘의 경우 도펀트는 P 또는 As이며 그 도핑 농도는 1E20㎝-3∼5E21㎝-3이다.As shown in FIG. 1A, a lower electrode 10 is formed on the interlayer insulating layer so as to be vertically connected to a contact electrode (not shown), wherein the lower electrode 10 is formed of dope polysilicon, undoped polysilicon, or the like. It consists of a film | membrane in which doped polysilicon and undoped polysilicon were laminated | stacked. In this case, in the case of the doped polysilicon, the dopant is P or As and its doping concentration is 1E20 cm -3 to 5E21 cm -3 .

본 실시예에서 커패시터의 하부 전극 면적을 증가시키기 위하여 MPS(Metastable PolySilicon) 공정을 이용할 경우 비정질의 도프트 실리콘을 증착하고 결정화 온도 이하 상태에서 표면에 비정질 상태의 시드(seed)를 반구형 요철형태로 성장시켜서 MPS 구조를 갖는 하부 전극(10)의 도프트 폴리실리콘 또는 언도프트 폴리실리콘을 형성할 수도 있다.In this embodiment, when using a metastable polysilicon (MPS) process to increase the area of the lower electrode of the capacitor, amorphous doped silicon is deposited and amorphous seeds are grown on the surface in the form of hemispherical irregularities below the crystallization temperature. It is also possible to form doped polysilicon or undoped polysilicon of the lower electrode 10 having the MPS structure.

HF 세정 용액으로 하부 전극(10)의 자연 산화막을 제거하고, 도 1b에 도시한 바와 같이, 하부 전극(10) 상부면에 실리콘 산화막(12)을 예를 들어 3Å∼20Å두께로 형성한다. 이때 실리콘 산화막(12)은 400℃∼800℃ 온도와 O2를 포함한 기체 분위기(O2, N2O, O3, H2O 등, 비휘발성 기체 첨가 가능)에서 0.05Torr∼760Torr 압력으로 3분∼120분 동안 열처리하여 형성된다. 또는 상온∼80℃의 온도에서 NH4OH와 H2O2를 혼합한 용액에 1분∼30분간 산화 공정을 진행하여 형성할 수도 있다.The native oxide film of the lower electrode 10 is removed with the HF cleaning solution, and as shown in FIG. 1B, the silicon oxide film 12 is formed on the upper surface of the lower electrode 10 to have a thickness of, for example, 3 kPa to 20 kPa. At this time, the silicon oxide film 12 is 3 minutes at a pressure of 0.05 Torr to 760 Torr in a gas atmosphere including 400 ° C. to 800 ° C. and O 2 (non-volatile gas can be added to O 2 , N 2 O, O 3 , H 2 O, etc.) It is formed by heat treatment for ˜120 minutes. Alternatively, the solution may be formed by performing an oxidation step for 1 to 30 minutes in a solution in which NH 4 OH and H 2 O 2 are mixed at a temperature of room temperature to 80 ° C.

계속해서, 도 1c에 도시한 바와 같이, 하부 전극(10)에 P(phosphorus)를 공급하기 위하여 P 도핑 공정을 실시하는데, PH3 또는 AsH3를 단독으로 하거나 혼합한 기체 분위기에서 열처리한다. 이때 P 도핑 공정은 예를 들어 400℃∼800℃ 온도와 0.05Torr∼760Torr에서 3분∼180분동안 진행한다.Subsequently, as illustrated in FIG. 1C, a P doping process is performed to supply P (phosphorus) to the lower electrode 10, and the heat treatment is performed in a gas atmosphere in which PH 3 or AsH 3 is alone or mixed. At this time, the P doping process is performed for 3 minutes to 180 minutes at 400 ° C. to 800 ° C. temperature and 0.05 Torr to 760 Torr, for example.

그 다음 도 1d에 도시한 바와 같이, 인시튜 또는 노타임 딜레이로 챔버 내의 온도를 올리는 동안 P 도핑 공정을 계속 진행하면서 실리콘 산화막(12) 상부에 실리콘 질화막(14)을 형성한다. 이때 NH3 단독 또는 NH3와 비휘발성 기체(Ar, N2 등)를 혼합한 기체 분위기에 PH3 또는 AsH3를 첨가하여 열처리한다. 열처리는 550℃∼800℃ 온도와 0.1Torr∼760Torr에서 진행한다. 이에 따라 본 발명에서는 실리콘 질화막(14)을 위한 열처리 공정시 P 도핑 공정을 계속 진행하기 때문에 하부 전극(10)의 도펀트 P 농도가 증가된다. Then, as shown in FIG. 1D, the silicon nitride film 14 is formed on the silicon oxide film 12 while the P doping process is continued while raising the temperature in the chamber with an in-situ or no-time delay. At this time, PH 3 or AsH 3 is added to the gas atmosphere in which NH 3 alone or NH 3 and a nonvolatile gas (Ar, N 2, etc.) are mixed and heat-treated. The heat treatment proceeds at a temperature of 550 ° C. to 800 ° C. and 0.1 Torr to 760 Torr. Accordingly, in the present invention, since the P doping process is continued during the heat treatment process for the silicon nitride film 14, the dopant P concentration of the lower electrode 10 is increased.

이어서 도 1e에 도시한 바와 같이, 실리콘 질화막(14) 상부에 Al2O3 등의 유전막(16)을 증착 및 열처리한다. 예를 들어, 유전막(16)을 Al2O3로 할 경우 증착 공정은 TMA 등 Al을 포함하는 소스와 O2, O3, H2O 등의 산화 가스를 사용하여 300℃∼800℃ 온도와 0.05Torr∼50Torr 압력하에서 원자막 증착 공정(atomic layer deposition)으로 이루어진다. 그리고 열처리 공정은 퍼니스, 급속 열처리(RTP), 또는 플라즈마 열처리 공정으로서, N2, NH3 등을 함유하는 기체를 사용하여 500℃∼900℃온도와 0.01Torr∼760Torr 압력하에서 진행한다.Subsequently, as shown in FIG. 1E, a dielectric film 16 such as Al 2 O 3 is deposited and heat-treated on the silicon nitride film 14. For example, when the dielectric film 16 is made of Al 2 O 3 , the deposition process may be performed using a source containing Al such as TMA and an oxidizing gas such as O 2 , O 3 , H 2 O and a temperature of 300 ° C. to 800 ° C. Atomic layer deposition under a pressure of 0.05 Torr to 50 Torr. The heat treatment process is a furnace, rapid heat treatment (RTP), or plasma heat treatment process, which is carried out at 500 ° C. to 900 ° C. and 0.01 Torr to 760 Torr pressure using a gas containing N 2 , NH 3, or the like.

이에 따라 본 발명에서는 유전막 증착 및 열처리 공정시 하부 전극(10)의 증가된 도프트 폴리실리콘의 도펀트에 의해 상기 도펀트 P가 유전막(16)으로 확산되더라도 하부 전극(10) 계면에 도펀트가 감소되는 것을 보상하여 커패시턴스 저하를 막을 수 있다.Accordingly, in the present invention, even when the dopant P is diffused into the dielectric layer 16 by the doped polysilicon dopant of the lower electrode 10 during the dielectric film deposition and heat treatment process, the dopant is reduced at the interface of the lower electrode 10. Compensation can be prevented to reduce capacitance.

그리고나서 도 1f에 도시된 바와 같이, Al2O3 등의 유전막(16) 상부에 상부 전극(18)으로서 도프트 폴리실리콘 또는 금속막을 형성하여 본 발명의 다른 실시예에 따른 커패시터를 완성한다. Then, as illustrated in FIG. 1F, a doped polysilicon or metal film is formed as an upper electrode 18 on the dielectric film 16 such as Al 2 O 3 to complete a capacitor according to another embodiment of the present invention.

도 2는 본 발명에 따른 PH3 도핑에 의해 커패시터 하부 전극 내 도핑 깊이와 그 농도 관계를 나타낸 그래프이다. Figure 2 is a graph showing the relationship between the doping depth and its concentration in the capacitor lower electrode by PH 3 doping according to the present invention.

도 2를 참조하면, 본 발명에 따른 커패시터 제조 공정(A)에서 실리콘 질화막 제조 공정시 P 도핑 공정을 함께 진행함으로써 종래 공정(B)보다 동일한 하부 전극의 깊이에서 P 농도가 증가됨을 알 수 있다. Referring to FIG. 2, it can be seen that the P concentration is increased at the same depth of the lower electrode than the conventional process (B) by performing the P doping process in the silicon nitride film manufacturing process in the capacitor manufacturing process (A) according to the present invention.

도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면 본 발명의 다른 실시예에 따른 커패시터 제조 방법은 다음과 같다.3A to 3G are flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to another embodiment of the present invention. Referring to these drawings, a capacitor manufacturing method according to another embodiment of the present invention is as follows.

우선, 도 3a에 도시한 바와 같이, 하부 구조물이 있는 반도체 기판 상부에 하부 전극(100)을 형성하는데, 이때 하부 전극(100)은 도프트 폴리실리콘, 언도프트 폴리실리콘 또는 도프트 폴리실리콘과 언도프트 폴리실리콘이 적층된 막으로 이루어진다. 이때, 도프트 폴리실리콘의 경우 도펀트는 P 또는 As이며 그 도핑 농도는 1E20㎝-3∼5E21㎝-3이다.First, as shown in FIG. 3A, a lower electrode 100 is formed on a semiconductor substrate having a lower structure, wherein the lower electrode 100 is undoped with doped polysilicon, undoped polysilicon, or doped polysilicon. It is made of a laminated film of loft polysilicon. In this case, in the case of the doped polysilicon, the dopant is P or As and its doping concentration is 1E20 cm -3 to 5E21 cm -3 .

HF 세정 용액으로 하부 전극(100)의 자연 산화막을 제거하고, 도 3b에 도시한 바와 같이, 하부 전극(100) 상부면에 실리콘 산화막(102)을 예를 들어 3Å∼20 Å 두께로 형성한다. 이때 실리콘 산화막(102)은 400℃∼800℃ 온도와 O2를 포함한 기체 분위기(O2, N2O, O3, H2O 등, 비휘발성 기체 첨가 가능)에서 0.05Torr∼760Torr 압력으로 3분∼120분동안 열처리하여 형성된다. 또는 상온∼80℃의 온도에서 NH4OH와 H2O2를 혼합한 용액에 1분∼30분간 산화 공정을 진행하여 형성할 수도 있다.The native oxide film of the lower electrode 100 is removed with an HF cleaning solution, and as shown in FIG. 3B, the silicon oxide film 102 is formed on the upper surface of the lower electrode 100 to have a thickness of, for example, 3 to 20 GPa. At this time, the silicon oxide film 102 may be heated at a pressure of 0.05 Torr to 760 Torr in a gas atmosphere including 400 ° C. to 800 ° C. and O 2 (non-volatile gas may be added to O 2 , N 2 O, O 3 , H 2 O, etc.) It is formed by heat treatment for minutes to 120 minutes. Alternatively, it may be formed by performing an oxidation process for 1 to 30 minutes in a solution in which NH 4 OH and H 2 O 2 are mixed at a temperature of room temperature to 80 ° C.

계속해서 도 3c에 도시된 바와 같이, 하부 전극(100)에 P 도펀트(104)를 추가 공급하기 위하여 제 1P 도핑 공정을 실시하는데, PH3 또는 AsH3를 단독으로 하거나 혼합한 기체 분위기에서 열처리한다. 이때 제 1P 도핑 공정은 예를 들어 550℃∼650℃ 온도와 5Torr∼760Torr에서 3분∼180분 동안 진행하고, 도핑 농도를 8E20㎝-3 이상으로 한다.Subsequently, as illustrated in FIG. 3C, a first P doping process is performed to further supply the P dopant 104 to the lower electrode 100, and heat treatment is performed in a gas atmosphere alone or in a mixture of PH 3 or AsH 3 . . At this time, the first P doping process is performed for 3 minutes to 180 minutes at 550 ° C. to 650 ° C. and 5 Torr to 760 Torr, for example, and the doping concentration is 8E20 cm −3 or more.

그 다음 도 3d에 도시된 바와 같이, 인시튜 또는 노타임 딜레이로 실리콘 산화막(102) 상부에 실리콘 질화막(106)을 6Å 이상 두께로 형성한다. 이때 실리콘 질화막(106)은 NH3 단독 또는 NH3와 비휘발성 기체(Ar, N2 등)를 혼합한 기체 분위기에 승압 온도를 순차적으로 증가시켜 진행한 후에 설정된 온도(예컨대 750℃)에서 NH3 열처리를 한다. 여기서 승압 온도는 분당 10??이상이며 NH3 열처리는 550℃∼800℃ 온도와 0.1Torr∼760Torr에서 진행한다.3D, the silicon nitride film 106 is formed on the silicon oxide film 102 to have a thickness of 6 Å or more in situ or no time delay. At this time, the silicon nitride film 106 proceeds by sequentially increasing the boosting temperature in a gas atmosphere in which NH 3 alone or NH 3 and a nonvolatile gas (Ar, N 2, etc.) are mixed, and then NH 3 at a set temperature (for example, 750 ° C.). Heat treatment The elevated temperature is above 10 ° per minute and the NH 3 heat treatment proceeds at 550 ° C to 800 ° C and at 0.1 Torr to 760 Torr.

이어서 도 3e에 도시된 바와 같이, 인시튜로 제 2P 도핑 공정을 실시하여 하부 전극(100) 계면에 도펀트 P(104) 농도를 증가시킨다. 이때 제 2P 도핑 공정은 예를 들어 PH3 또는 AsH3를 단독으로 하거나 혼합한 기체 분위기와 10Torr∼760Torr 압력에서 하강 온도를 급격히 감소시켜 진행하는데, 하강 온도는 분당 40℃이상으로 하고 도핑 농도를 2E20㎝-3 이상으로 한다. 본 실시예에서 전체 P 도핑 공정이 임의의 시간으로 설정될 경우 제 1P 도핑 공정을 설정된 시간의 60%∼80%로 진행하고 제 2P 도핑 공정을 설정된 시간의 나머지 40%∼20%로 진행한다. 그리고 제 1P 도핑 공정의 도펀트 소오스량을 내부압이 높은 제 2P도핑 공정보다 적게 하는데, 예를 들어 제 1P 도핑 공정시 도펀트 소오스를 700sccm 이상 유지하고 제 2P도핑 공정의 경우 1000sccm 이상으로 유지한다.As shown in FIG. 3E, a second P doping process is performed in situ to increase the concentration of dopant P 104 at the interface of the lower electrode 100. In this case, the second P doping process is performed by rapidly decreasing the falling temperature in a gas atmosphere mixed with or mixed with PH 3 or AsH 3 , and a pressure of 10 Torr to 760 Torr. For example, the falling temperature is 40 ° C. or more per minute and the doping concentration is 2E20. It should be cm- 3 or more. In the present embodiment, when the entire P doping process is set to any time, the first P doping process proceeds to 60% to 80% of the set time and the second P doping process proceeds to the remaining 40% to 20% of the set time. In addition, the amount of dopant source of the 1P doping process is less than that of the high internal pressure 2P doping process, for example, the dopant source is maintained at 700 sccm or more during the 1P doping process and 1000 sccm or more in the case of the 2P doping process.

계속해서 도 3f에 도시된 바와 같이, 실리콘 질화막(106) 상부에 Al2O3 등의 유전막(108)을 증착 및 열처리한다. 예를 들어, 유전막(108)을 Al2O3로 할 경우 증착 공정은 TMA 등 Al을 포함하는 소스와 O2, O3, H2O 등의 산화 가스를 사용하여 300℃∼800℃ 온도와 0.05Torr∼50Torr 압력하에서 원자막 증착 공정(atomic layer deposition)으로 이루어진다. 그리고 열처리 공정은 퍼니스, 급속 열처리(RTP), 또는 플라즈마 열처리 공정으로서, 예를 들어 N2, NH3 등을 함유하는 기체를 사용하여 500℃∼900℃ 온도와 0.01Torr∼760Torr 압력하에서 진행한다.Subsequently, as shown in FIG. 3F, a dielectric film 108 such as Al 2 O 3 is deposited and heat treated on the silicon nitride film 106. For example, when the dielectric film 108 is Al 2 O 3 , the deposition process is performed using a source containing Al, such as TMA, and an oxidizing gas such as O 2 , O 3 , H 2 O, and the like. Atomic layer deposition under a pressure of 0.05 Torr to 50 Torr. The heat treatment step is a furnace, rapid heat treatment (RTP), or plasma heat treatment step. For example, a gas containing N 2 , NH 3, or the like is used at a temperature of 500 ° C. to 900 ° C. and a pressure of 0.01 Torr to 760 Torr.

이에 따라 유전막 증착 및 열처리 공정시 하부 전극(100) 계면에 증가된 도프트 폴리실리콘의 도펀트 P(104)에 의해 상기 도펀트 P(104)가 유전막(108)으로 확산되더라도 하부 전극(100) 계면에 도펀트 P가 충분히 많기 때문에 커패시터의 공핍 현상을 없애 커패시턴스 저하를 막을 수 있다.Accordingly, even when the dopant P 104 is diffused into the dielectric layer 108 by the dopant P 104 of the doped polysilicon increased at the interface of the lower electrode 100 during the dielectric deposition and heat treatment processes, Since the dopant P is large enough, the capacitor depletion can be eliminated to prevent capacitance deterioration.

그리고나서 도 3g에 도시된 바와 같이, Al2O3 등의 유전막(108) 상부에 상부 전극(110)으로서 도프트 폴리실리콘 또는 금속막을 형성하여 본 발명의 다른 실시예에 따른 커패시터를 완성한다.3G, a doped polysilicon or metal film is formed as an upper electrode 110 on the dielectric film 108 such as Al 2 O 3 to complete the capacitor according to another embodiment of the present invention.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상술한 바와 같이, 본 발명은 실리콘 산화막 상부에 실리콘 질화막을 형성하는 과정에서도 P 도핑 공정을 추가 진행하거나 실리콘 질화막을 형성한 후에 추가 P 도핑 공정을 진행함으로써 하부 전극 계면에 도펀트 P 농도를 증가시켜 이후 유전막 증착 및 열처리 공정시 하부 전극의 도프트 폴리실리콘의 도펀트 P가 유전막으로 확산되어 하부 전극의 도펀트가 감소되는 것을 보상하여 커패시턴스 저하를 막을 수 있어 커패시터의 수율 및 신뢰성을 향상시킬 수 있다.As described above, the present invention further increases the dopant P concentration at the lower electrode interface by additionally performing a P doping process or performing an additional P doping process after forming a silicon nitride film in the process of forming a silicon nitride film on the silicon oxide film. The dopant P of the doped polysilicon of the lower electrode diffuses into the dielectric layer during the dielectric film deposition and the heat treatment process, thereby compensating for the reduction of the dopant of the lower electrode, thereby preventing capacitance reduction, thereby improving the yield and reliability of the capacitor.

Claims (12)

커패시터의 제조 방법에 있어서,In the manufacturing method of the capacitor, 하부 구조물을 갖는 반도체 기판 상부에 하부 전극 및 실리콘 산화막을 순차 형성하는 단계와,Sequentially forming a lower electrode and a silicon oxide film on the semiconductor substrate having the lower structure; 상기 실리콘 산화막이 있는 하부 전극에 P 도핑 공정을 실시하는 단계와,Performing a P doping process on the lower electrode having the silicon oxide film; 상기 P 도핑 공정을 계속 진행하면서 동시에 상기 실리콘 산화막 상부에 실리콘 질화막을 형성하는 단계와,Continuing the P doping process and simultaneously forming a silicon nitride film on the silicon oxide film; 상기 실리콘 질화막 상부에 유전막을 형성하는 단계 및Forming a dielectric film on the silicon nitride film; and 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.And forming an upper electrode on the dielectric layer. 제1항에 있어서,The method of claim 1, 상기 P 도핑 공정은 PH3 또는 AsH3를 단독으로 하거나 혼합한 기체 분위기에서 열처리하는 반도체 소자의 커패시터 제조 방법.The P doping process is a capacitor manufacturing method of a semiconductor device which is heat-treated in a gas atmosphere of PH3 or AsH3 alone or mixed. 제1항에 있어서, The method of claim 1, 상기 P 도핑 공정은 400℃∼800℃ 온도와 0.05Torr∼760Torr에서 3분∼180분동안 진행하는 반도체 소자의 커패시터 제조 방법.The P doping process is a capacitor manufacturing method of the semiconductor device is performed for 3 minutes to 180 minutes at 400 ℃ to 800 ℃ temperature and 0.05 Torr to 760 Torr. 제1항에 있어서, The method of claim 1, 상기 실리콘 질화막은 NH3 단독 또는 NH3와 비휘발성 기체를 혼합한 기체 분위기에 PH3 또는 AsH3를 첨가하여 열처리하여 형성하는 반도체 소자의 커패시터 제조 방법.The silicon nitride film is a capacitor manufacturing method of a semiconductor device is formed by adding a heat treatment by adding PH3 or AsH3 to the gas atmosphere mixed with NH3 alone or NH3 and non-volatile gas. 제4항에 있어서,The method of claim 4, wherein 상기 열처리는 550℃∼800℃ 온도와 0.1Torr∼760Torr에서 진행하는 반도체 소자의 커패시터 제조 방법.The heat treatment is a capacitor manufacturing method of a semiconductor device proceeds at a temperature of 550 ℃ to 800 ℃ and 0.1 Torr to 760 Torr. 커패시터의 제조 방법에 있어서,In the manufacturing method of the capacitor, 하부 구조물을 갖는 반도체 기판 상부에 하부 전극 및 실리콘 산화막을 순차 형성하는 단계와,Sequentially forming a lower electrode and a silicon oxide film on the semiconductor substrate having the lower structure; 상기 실리콘 산화막이 있는 하부 전극에 제 1P 도핑 공정을 실시하는 단계와,Performing a first P doping process on the lower electrode having the silicon oxide film; 상기 실리콘 산화막 상부에 실리콘 질화막을 형성한 후에 인시튜로 제 2P 도핑 공정을 실시하는 단계와,Performing a second P doping process in situ after forming a silicon nitride film on the silicon oxide film; 상기 실리콘 질화막 상부에 유전막을 형성하는 단계 및Forming a dielectric film on the silicon nitride film; and 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.And forming an upper electrode on the dielectric layer. 제6항에 있어서,The method of claim 6, 상기 제 1P 도핑 공정은 PH3 또는 AsH3를 단독으로 하거나 혼합한 기체 분위기에서 열처리하는 반도체 소자의 커패시터 제조 방법.The first P doping process is a capacitor manufacturing method of a semiconductor device which is heat-treated in a gas atmosphere of PH 3 or AsH 3 alone or mixed. 제6항에 있어서, The method of claim 6, 상기 제 1P 도핑 공정은 550℃∼650℃ 온도와 5Torr∼760Torr에서 3분∼180분동안 진행하는 반도체 소자의 커패시터 제조 방법.The first P doping process is a semiconductor device capacitor manufacturing method of 3 to 180 minutes at a temperature of 550 ℃ to 650 ℃ and 5 Torr to 760 Torr. 제6항에 있어서,The method of claim 6, 상기 실리콘 질화막은 NH3 단독 또는 NH3와 비휘발성 기체를 혼합한 기체 분위기에서 승압 온도를 순차적으로 증가시켜 진행하고 설정된 온도에서 NH3 열처리하는 반도체 소자의 커패시터 제조 방법.The silicon nitride film proceeds by sequentially increasing the boosted temperature in a gas atmosphere of NH 3 alone or a mixture of NH 3 and a nonvolatile gas, and NH 3 heat treatment at a set temperature. 제9항에 있어서, The method of claim 9, 상기 승압 온도는 분당 10℃ 이상이며 상기 NH3 열처리는 550℃∼800℃ 온도와 0.1Torr∼760Torr에서 진행하는 반도체 소자의 커패시터 제조 방법.The step-up temperature is at least 10 ℃ per minute and the NH 3 heat treatment is performed at a temperature of 550 ℃ to 800 ℃ and 0.1 Torr to 760 Torr capacitor of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 제 2P 도핑 공정은 PH3 또는 AsH3를 단독으로 하거나 혼합한 기체 분위 기와 10Torr∼760Torr에서 하강 온도를 급격히 감소시켜 진행하는 반도체 소자의 커패시터 제조 방법.The second P doping process is a semiconductor device capacitor manufacturing method that proceeds by rapidly reducing the falling temperature at 10 Torr to 760 Torr with a gas atmosphere alone or mixed with PH 3 or AsH 3 . 제11항에 있어서, 상기 하강 온도는 분당 40℃이상인 반도체 소자의 커패시터 제조 방법.The method of claim 11, wherein the falling temperature is 40 ° C. or more per minute.
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