KR100559228B1 - Apparatus for controlling an output data of a image display device - Google Patents

Apparatus for controlling an output data of a image display device Download PDF

Info

Publication number
KR100559228B1
KR100559228B1 KR1020020013200A KR20020013200A KR100559228B1 KR 100559228 B1 KR100559228 B1 KR 100559228B1 KR 1020020013200 A KR1020020013200 A KR 1020020013200A KR 20020013200 A KR20020013200 A KR 20020013200A KR 100559228 B1 KR100559228 B1 KR 100559228B1
Authority
KR
South Korea
Prior art keywords
signal
data
rgb data
vertical
digital
Prior art date
Application number
KR1020020013200A
Other languages
Korean (ko)
Other versions
KR20030073570A (en
Inventor
문준일
제갈승원
성낙현
배영민
Original Assignee
비오이 하이디스 테크놀로지 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비오이 하이디스 테크놀로지 주식회사 filed Critical 비오이 하이디스 테크놀로지 주식회사
Priority to KR1020020013200A priority Critical patent/KR100559228B1/en
Publication of KR20030073570A publication Critical patent/KR20030073570A/en
Application granted granted Critical
Publication of KR100559228B1 publication Critical patent/KR100559228B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0414—Vertical resolution change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0421—Horizontal resolution change

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

구비된 표시패널에 디스플레이할 수 없는 미지원(未支援) 신호가 수신되는 경우에도 메모리를 사용하지 않고도 표시패널이 수신 신호를 정상적으로 디스플레이할 수 있도록 하는 영상 표시 장치의 출력 데이터 제어 장치가 개시된다. 본 발명에 의한 출력 데이터 제어 장치는 수직 동기 신호와 수평 동기 신호를 수신하여 입력 모드를 판별하고, 판별된 입력 모드를 표시하는 입력 모드 신호를 생성하는 표시 제어기와, 수평 동기 신호를 수신하고, 입력 모드 신호에 따라 1/N 계수를 조정하여 클록 신호를 생성하는 클록 생성기와, 클록 신호에 따라 외부로부터 수신되는 아날로그 RGB 데이터를 디지털 RGB 데이터로 변환하는 아날로그-디지털 변환기와, 디지털 RGB 데이터를 수신하며, 디지털 RGB 데이터가 영상 표시 장치에 디스플레이될 수 있는 경우에는 RGB 데이터를 그대로 출력하고, 디스플레이될 수 없는 경우에는 디지털 RGB 데이터에 대한 수직 스케일 인자를 계산하여 더 출력하는 데이터 변환기와, 디지털 RGB 데이터와 수직 스케일 인자를 수신하여 디지털 RGB 데이터를 수평/수직 방향으로 스케일링하는 데이터 스케일러를 구비하고 있다.Disclosed is an output data control apparatus of an image display apparatus in which a display panel can display a received signal normally without using a memory even when an unsupported signal that cannot be displayed on an provided display panel is received. An output data control apparatus according to the present invention receives a vertical synchronizing signal and a horizontal synchronizing signal, determines an input mode, generates a input mode signal for displaying the determined input mode, receives a horizontal synchronizing signal, and inputs A clock generator for generating a clock signal by adjusting a 1 / N coefficient according to a mode signal, an analog-to-digital converter for converting analog RGB data received from the outside into digital RGB data according to the clock signal, and receiving digital RGB data If the digital RGB data can be displayed on the video display device, the RGB data is output as it is. If the digital RGB data cannot be displayed, the data converter calculates and outputs a vertical scale factor for the digital RGB data. Receives the vertical scale factor and shifts the digital RGB data in the horizontal and vertical directions. It is provided with a data scaler to scale.

표시, 스케일, 미지원, RGB, 영상Display, Scale, Not Supported, RGB, Video

Description

영상 표시 장치의 출력 데이터를 제어하는 장치{APPARATUS FOR CONTROLLING AN OUTPUT DATA OF A IMAGE DISPLAY DEVICE}A device for controlling output data of an image display device {APPARATUS FOR CONTROLLING AN OUTPUT DATA OF A IMAGE DISPLAY DEVICE}

도 1은 종래의 영상 표시 장치의 출력 데이터를 제어하는 장치의 블록도. 1 is a block diagram of a device for controlling output data of a conventional video display device.

도 2는 본 발명의 일 실시예에 의한 출력 데이터 제어 장치의 블록도.2 is a block diagram of an output data control apparatus according to an embodiment of the present invention.

도 3은 도 2의 출력 데이터 제어 장치를 구성하는 데이터 변환 장치의 일 예의 블록도.3 is a block diagram of an example of a data conversion device constituting the output data control device of FIG.

도 4는 본 발명의 원리를 설명하는 도면.4 illustrates the principle of the present invention.

도 5는 도 3의 데이터 변환 장치를 구성하는 입력 판별기의 일 예의 블록도.5 is a block diagram of an example of an input discriminator constituting the data conversion device of FIG.

본 발명은 영상 표시 장치에 관한 것으로서, 특히 영상 표시 장치의 출력 데이터를 제어하는 장치에 관한 것이다. The present invention relates to an image display apparatus, and more particularly, to an apparatus for controlling output data of an image display apparatus.

기존의 음극선관을 대체하는 출력 인터페이스로서 액정표시패널, 플라즈마 디스플레이 패널 등의 여러 평판 표시패널(flat panel displayer)가 서로 경쟁하면서 개발되고 있으며, 이 중 액정 표시 장치가 여러 장점으로 인해 오늘날 널리 이용되고 있는 상황이다. 액정 표시 장치는 물론이고 다른 평판 표시패널는 제품에 따라 수평 주사선과 수직 데이터선이 다를 수 있으며, 또한 영상원(image source)에 따라 다른 크기의 영상 신호를 출력할 수 있으므로 수신되는 영상 신호를 자신에 맞도록 조정하기 위한 기능이 영상 표시 장치의 출력 데이터를 제어하는 장치에 포함되고 있다. As an output interface that replaces the existing cathode ray tube, various flat panel displayers such as liquid crystal display panels and plasma display panels are being developed to compete with each other. Among them, liquid crystal display devices are widely used today due to various advantages. It is a situation. In addition to the liquid crystal display device, other flat panel display panels may have different horizontal scan lines and vertical data lines, and different sizes of image signals may be output depending on the image source. A function for adjusting to fit is included in the device for controlling the output data of the video display device.

도 1은 종래의 영상 표시 장치의 출력 데이터를 제어하는 장치의 블록도이다. 도 1에 도시되어 있는 바와 같이, 출력 데이터 제어 장치(100)는 위상 고정 루프(102)와 마이크로 컴퓨터(104)와 아날로그-디지털 변환기(108)와 메모리(112)와 데이터 스케일부(114)와 타이밍 제어부(118)를 주로 구비하고 있다. 1 is a block diagram of a device for controlling output data of a conventional video display device. As shown in FIG. 1, the output data control device 100 includes a phase locked loop 102, a microcomputer 104, an analog-to-digital converter 108, a memory 112, and a data scale 114. The timing control part 118 is mainly provided.

도 1에서, 마이크로 컴퓨터(104)는 수직 동기 신호(V-sync)와 수평 동기 신호(H-sync)를 수신하고, 수정 발진기(106)에서 생성된 주기 신호의 주파수를 기준으로 하여 수직 동기 신호(V-sync)와 수평 동기 신호(H-sync)를 카운트하므로써 입력 모드를 판별한다. 다음에 위상 고정 루프(102)는 수평 동기 신호(H-sync)를 입력하고, 판별된 입력 모드에 따라 1/N 계수를 조정하여 클록 신호를 만들어낸다. 아날로그-디지털 변환기(108)는 이 클록 신호를 이용하여, 외부에서 입력된 아날로그 RGB 데이터를 디지털 RGB 데이터로 변환하여 출력한다. 이 디지털 RGB 데이터는 메모리(112)로 출력되며, 메모리(112)에서 프레임 속도 변환(frame rate conversion)이 이루어져서 수평/수직 데이터 스케일부(114)로 출력된다. 입력 프레임 속도와 출력 프레임 속도가 동일한 경우에는 수평 및 수직 방향으로 원하는 해상도로 맞추어져 출력된다. 물론 이 때 수평 동기 신호(H-sync)와 수직 동기 신호(V-sync)는 수평/수직 데이터 스케일부(114)에서 출력되는 데이터에 맞추어 만 들어져 출력된다. 메모리(112)가 없는 경우에는 입력 프레임 속도가 출력 프레임 속도보다 조금 높으면 수평/수직 타이밍 제어부(118)에서 수평 동기 신호(H-sync)와 수직 동기 신호(V-sync)의 블랭크 구간을 조정하여 디스플레이가 가능하게 하였다. 그리고 프레임 속도의 차이가 많이 날 경우에는 디스플레이가 불가능하다는 신호를 출력하였다. 이에 비해 메모리(112)가 있는 경우에는 메모리(112)에 데이터를 저장했다가 출력하므로 프레임 속도 변환(frame rate conversion)이 가능해 정상적인 디스플레이가 가능하지만, 이 때는 메모리를 추가로 사용해야 하는 부담이 있다. In FIG. 1, the microcomputer 104 receives the vertical synchronizing signal V-sync and the horizontal synchronizing signal H-sync, and based on the frequency of the periodic signal generated by the crystal oscillator 106, the vertical synchronizing signal. The input mode is determined by counting (V-sync) and horizontal sync signal (H-sync). The phase locked loop 102 then inputs a horizontal sync signal (H-sync) and adjusts the 1 / N coefficient according to the determined input mode to produce a clock signal. The analog-to-digital converter 108 uses this clock signal to convert externally input analog RGB data into digital RGB data and output the digital RGB data. The digital RGB data is output to the memory 112, and a frame rate conversion is performed in the memory 112 and output to the horizontal / vertical data scale 114. If the input frame rate and the output frame rate are the same, they are output at the desired resolution in the horizontal and vertical directions. Of course, at this time, the horizontal synchronizing signal H-sync and the vertical synchronizing signal V-sync are made and output according to the data output from the horizontal / vertical data scale unit 114. If there is no memory 112, if the input frame rate is slightly higher than the output frame rate, the horizontal / vertical timing controller 118 adjusts the blank period of the horizontal sync signal (H-sync) and the vertical sync signal (V-sync). The display was made possible. And when there is a big difference in frame rate, it outputs a signal that display is impossible. On the other hand, if there is a memory 112, since data is stored in the memory 112 and outputted, frame rate conversion is possible, so that normal display is possible, but there is a burden of additional memory.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 구비된 표시패널에 디스플레이할 수 없는 미지원(未支援) 신호가 수신되는 경우에도 메모리를 사용하지 않고도 표시패널이 수신 신호를 정상적으로 디스플레이할 수 있도록 하는 영상 표시 장치의 출력 데이터를 제어하는 장치를 제공하는 것을 목적으로 한다. The present invention has been proposed to solve such a conventional problem, and the display panel can display the received signal normally without using a memory even when an unsupported signal that cannot be displayed on the provided display panel is received. An object of the present invention is to provide an apparatus for controlling output data of an image display apparatus.

이러한 목적을 달성하기 위한 본 발명은 영상 표시 장치의 출력 데이터를 제어하는 장치에 있어서, 수직 동기 신호와 수평 동기 신호를 수신하여 입력 모드를 판별하고, 상기 판별된 입력 모드를 표시하는 입력 모드 신호를 생성하는 표시 제어기와, 상기 수평 동기 신호를 수신하고, 상기 입력 모드 신호에 따라 1/N 계수를 조정하여 클록 신호를 생성하는 클록 생성기와, 상기 클록 신호에 따라 외부로부터 수신되는 아날로그 RGB 데이터를 디지털 RGB 데이터로 변환하는 아날로그-디지털 변환기와, 상기 디지털 RGB 데이터를 수신하며, 상기 디지털 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는 경우에는 상기 RGB 데이터를 그대로 출력하고, 디스플레이될 수 없는 경우에는 상기 디지털 RGB 데이터에 대한 수직 스케일 인자를 계산하여 더 출력하는 데이터 변환기와, 상기 디지털 RGB 데이터와 상기 수직 스케일 인자를 수신하여 상기 디지털 RGB 데이터를 수평/수직 방향으로 스케일링하는 데이터 스케일러와, 상기 클록 신호를 수신하여 상기 데이터 스케일러의 출력 신호에 대한 수평/수직 동기를 제어하는 타이밍 제어기를 구비하는 것을 일 특징으로 한다. According to an aspect of the present invention, there is provided an apparatus for controlling output data of an image display apparatus, the apparatus comprising: receiving an vertical sync signal and a horizontal sync signal to determine an input mode, and inputting an input mode signal to display the determined input mode. A display controller for generating the clock signal, a clock generator for receiving the horizontal synchronization signal, adjusting a 1 / N coefficient according to the input mode signal, and generating a clock signal; and digitally receiving analog RGB data received from the outside according to the clock signal. An analog-to-digital converter for converting to RGB data; and receiving the digital RGB data; if the digital RGB data can be displayed on the image display device, output the RGB data as it is; Calculate vertical scale factor for digital RGB data A data converter, a data scaler for receiving the digital RGB data and the vertical scale factor to scale the digital RGB data in a horizontal / vertical direction, and a horizontal / vertical synchronization for the output signal of the data scaler by receiving the clock signal It is characterized in that it comprises a timing controller for controlling the.

이와 같은 구성에 의하면, 기존의 방법으로는 수신된 입력 신호를 구비된 표시패널에 디스플레이할 수 없는 경우에도 별도의 메모리를 구비하지 않고서도 디스플레이하는 것이 가능해진다. According to such a configuration, even if it is not possible to display the received input signal on the display panel provided by the conventional method, it is possible to display without a separate memory.

소정 주파수의 주기 신호를 생성하는 수정 발진기를 더 구비하고, 상기 표시 제어기는 상기 수정 발진기의 주기 신호의 주파수를 기준으로 상기 수직 동기 신호 및 수평 동기 신호를 카운트하여 입력 모드를 판별하는 것이 바람직하다. The crystal oscillator may further include a crystal oscillator for generating a periodic signal having a predetermined frequency, and the display controller may determine the input mode by counting the vertical synchronizing signal and the horizontal synchronizing signal based on the frequency of the periodic signal of the crystal oscillator.

상기 데이터 변환 장치는 상기 영상 표시 장치의 최대 클록 주파수, 최소 수평 총수, 최소 수직 총수를 저장하고 있으며, 이를 상기 수신되는 디지털 RGB 데이터의 클록 주파수, 수평 총수, 수직 총수와 비교하여 상기 디지털 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는지 여부를 판정할 수 있다. 그리고 상기 데이터 변환 장치는 상기 영상 표시 장치의 최대 클록 주파수, 최소 수평 총수, 최 소 수직 총수를 저장하고 있으며, 이를 상기 수신되는 디지털 RGB 데이터의 클록 주파수, 수평 총수, 수직 총수와 비교하여 상기 디지털 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는지 여부를 판정하고, 이 판정 결과를 표시하는 스위칭 제어신호를 생성하는 입력 판별부와, 상기 스위칭 제어신호에 의해 상기 디지털 RGB 데이터가 디스플레이될 수 있는 것으로 표시되면 상기 디지털 RGB 데이터를 그대로 출력시키는 스위칭부와, 상기 스위칭 제어신호에 의해 상기 디지털 RGB 데이터가 디스플레이될 수 없는 것으로 표시되면 상기 디지털 RGB 데이터 신호의 클록 주파수(CLKIN)와 상기 영상 표시 장치의 최대 클록 주파수(CLKMAX)로부터 수직 스케일 인자를 계산하여 출력하는 스케일 인자 계산부를 구비하여 구성될 수 있다. The data conversion apparatus stores the maximum clock frequency, the minimum horizontal total number, and the minimum vertical total number of the image display device, and compares the digital clock data with the clock frequency, the horizontal total number, and the vertical total number of the received digital RGB data. It may be determined whether the video display device can be displayed. The data conversion apparatus stores the maximum clock frequency, the minimum horizontal total number, and the minimum vertical total number of the image display device, and compares the digital clock with the clock frequency, the horizontal total number, and the vertical total number of the received digital RGB data. An input determination unit that determines whether data can be displayed on the video display device and generates a switching control signal for displaying the determination result, and indicates that the digital RGB data can be displayed by the switching control signal. And a switching unit for outputting the digital RGB data as it is, and if the digital RGB data cannot be displayed by the switching control signal, the clock frequency CLKIN of the digital RGB data signal and the maximum clock of the video display device. Vertical scale factor from frequency (CLKMAX) It may be configured by comprising a scale factor calculated to calculate the output.

상기 입력 판별부는 상기 디지털 RGB 데이터의 클록 주파수와 상기 영상 표시 장치의 최대 클록 주파수의 상위 N 비트를 마스킹하는 상위 비트 마스킹 수단과, 상기 상위 비트 마스크로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환 수단과, 상기 디지털-아날로그 변환기의 출력 신호를 수신하여, 상기 디지털 RGB 데이터의 클록 주파수와 상기 영상 표시 장치의 최대 클록 주파수의 크기를 비교하고, 비교 결과를 표시하는 상기 스위칭 제어신호를 생성하는 비교 수단을 구비하여 구성될 수 있다. 상기 스케일 인자 계산부에서 상기 수직 스케일 인자는 CLKMAX/CLKIN으로 계산될 수 있다. The input discriminating unit comprises: upper bit masking means for masking the upper N bits of the clock frequency of the digital RGB data and the maximum clock frequency of the video display device; and a digital signal for converting the digital signal output from the upper bit mask into an analog signal. Receives an analog conversion means and an output signal of the digital-to-analog converter, compares the clock frequency of the digital RGB data with the magnitude of the maximum clock frequency of the video display device and generates the switching control signal for displaying the comparison result. It can be configured with a comparison means. In the scale factor calculator, the vertical scale factor may be calculated as CLKMAX / CLKIN.

또한 본 발명은 영상 표시 장치의 출력 데이터를 제어하는 장치에 있어서, 수직 동기 신호와 수평 동기 신호를 수신하여 입력 모드를 판별하고, 상기 판별된 입력 모드를 표시하는 입력 모드 신호를 생성하는 표시 제어기와, 상기 수평 동기 신호를 수신하고, 상기 입력 모드 신호에 따라 1/N 계수를 조정하여 클록 신호를 생성하는 클록 생성기와, 상기 RGB 데이터를 수신하며, 상기 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는 경우에는 상기 RGB 데이터를 그대로 출력하고, 디스플레이될 수 없는 경우에는 상기 RGB 데이터에 대한 수직 스케일 인자를 계산하여 더 출력하는 데이터 변환기와, 상기 수직 스케일 인자에 따라 상기 RGB 데이터를 스케일링하는 데이터 스케일러를 구비하는 것을 다른 특징으로 한다. In addition, the present invention provides a device for controlling output data of a video display device, comprising: a display controller for receiving a vertical synchronization signal and a horizontal synchronization signal to determine an input mode and generating an input mode signal for displaying the determined input mode; A clock generator for receiving the horizontal synchronization signal and adjusting a 1 / N coefficient according to the input mode signal to generate a clock signal, and receiving the RGB data and displaying the RGB data on the image display device. If present, the RGB data is output as it is, and if it cannot be displayed, a data converter for calculating and further outputting a vertical scale factor for the RGB data, and a data scaler for scaling the RGB data according to the vertical scale factor. It is another feature to provide.

또한 본 발명은 영상 표시 장치에 있어서, 수직 동기 신호와 수평 동기 신호를 수신하여 입력 모드를 판별하고, 상기 판별된 입력 모드를 표시하는 입력 모드 신호를 생성하는 표시 제어기와, 상기 수평 동기 신호를 수신하고, 상기 입력 모드 신호에 따라 1/N 계수를 조정하여 클록 신호를 생성하는 클록 생성기와, 상기 RGB 데이터를 수신하며, 상기 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는 경우에는 상기 RGB 데이터를 그대로 출력하고, 디스플레이될 수 없는 경우에는 상기 RGB 데이터에 대한 수직 스케일 인자를 계산하여 더 출력하는 데이터 변환기와, 상기 수직 스케일 인자에 따라 상기 RGB 데이터를 스케일링하여 영상 신호를 생성하는 데이터 스케일러와, 상기 클록 신호를 수신하여 상기 영상 신호의 수직 및 수평 타이밍을 제어하는 타이밍 신호를 생성하는 타이밍 제어기와, 상기 타이밍 신호에 따라 상기 영상 신호를 디스플레이하는 표시기를 구비하는 것을 또 다른 특징으로 한다. The present invention also provides a video display device, comprising: a display controller for receiving a vertical synchronizing signal and a horizontal synchronizing signal to determine an input mode, generating an input mode signal for displaying the determined input mode, and receiving the horizontal synchronizing signal; And a clock generator for generating a clock signal by adjusting a 1 / N coefficient according to the input mode signal, and receiving the RGB data, and when the RGB data can be displayed on the image display device. A data converter which calculates and outputs a vertical scale factor for the RGB data if it cannot be displayed as it is and cannot be displayed; a data scaler for generating an image signal by scaling the RGB data according to the vertical scale factor; Receiving a clock signal to control the vertical and horizontal timing of the video signal And a timing controller for generating a timing signal in accordance with said timing signals to another characterized in that it comprises an indicator for displaying the video signal.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In the drawings, the same reference numerals are used to refer to the same or similar components and signals for the sake of consistency of description.

도 2는 본 발명의 일 실시예에 의한 출력 데이터 제어 장치의 블록도이다. 도 2에 도시되어 있는 바와 같이, 출력 데이터 제어 장치(200)는 도 1에 도시된 종래의 출력 데이터 제어 장치(100)와 비교할 때 메모리(도 1의 112) 대신 데이터 변환 장치(212)를 구비하고 있는 점에서 주로 구별된다. 다른 구성요소들은 종래의 출력 데이터 제어 장치(도 1의 100)의 경우와 거의 동일하다. 2 is a block diagram of an output data control apparatus according to an embodiment of the present invention. As shown in FIG. 2, the output data control device 200 has a data conversion device 212 instead of the memory 112 of FIG. 1 when compared to the conventional output data control device 100 shown in FIG. 1. It is mainly distinguished in that point. The other components are almost the same as in the case of the conventional output data control device (100 in FIG. 1).

도 2에서 표시 제어기인 마이크로 컴퓨터(204)는 수직 동기 신호(V-sync)와 수평 동기 신호(H-sync)를 수신하고, 수정 발진기(206)에서 생성된 주기 신호의 주파수를 기준으로 하여 수직 동기 신호(V-sync)와 수평 동기 신호(H-sync)를 카운트하므로써 입력 모드를 판별한다. 다음에 클록 생성기인 위상 고정 루프(202)는 수평 동기 신호(H-sync)를 수신하고, 판별된 입력 모드에 따라 1/N 계수를 조정하여 클록 신호를 만들어낸다. 아날로그-디지털 변환기(208)는 이 클록 신호를 이용하여, 외부에서 입력된 아날로그 RGB 데이터를 디지털 RGB 데이터로 변환하여 출력한다. 이 디지털 RGB 데이터는 데이터 변환 장치(212)로 출력된다. 데이터 변환 장치(212)는 아날로그-디지털 변환기(208)로부터 출력되는 디지털 RGB 데이터(AA)를 수신하며, 디지털 RGB 데이터가 표시패널(201)에 디스플레이될 수 있는 경우에는 디지털 RGB 데이터(BB)를 그대로 출력하고, 디스플레이될 수 없는 경우에는 디지털 RGB 데이터에 대한 수직 스케일 인자(vertical scale factor)를 계산하여 더 출력한다. 데이터 변환 장치(22)는 영상 표시 장치(201)의 최대 클록 주파수(maximum clock frequency), 최소 수평 총수(minimum horizontal total), 최 소 수직 총수(minimum vertical total)를 저장하고 있으며, 이를 아날로그-디지털 변환기(208)로부터 수신되는 디지털 RGB 데이터의 클록 주파수, 수평 총수, 수직 총수와 비교하여 디지털 RGB 데이터가 영상 표시 장치(201)에 디스플레이될 수 있는지 여부를 판정한다. 수평/수직 데이터 스케일러(214)는 디지털 RGB 데이터(BB)와 수직 스케일 인자를 수신하고, 디지털 RGB 데이터(BB)를 수평/수직 방향으로 스케일링하여 최종적으로 데이터 신호(DATA)를 표시패널(201)로 제공한다. 수평/수직 타이밍 제어부(218)는 마이크로 컴퓨터(204)에서 출력되는 클록 신호를 수신하여 데이터 스케일러(214)의 데이터 신호(DATA)에 대한 수평/수직 동기를 제어하는 역할을 하는 타이밍 신호(H/V_SYNC_DE)를 생성하여 표시패널(201)로 제공한다. In FIG. 2, the microcomputer 204, which is a display controller, receives the vertical synchronizing signal V-sync and the horizontal synchronizing signal H-sync, and is vertical based on the frequency of the periodic signal generated by the crystal oscillator 206. The input mode is determined by counting the synchronization signal V-sync and the horizontal synchronization signal H-sync. The phase lock loop 202, which is a clock generator, then receives the horizontal sync signal H-sync and adjusts the 1 / N coefficient according to the determined input mode to produce a clock signal. The analog-to-digital converter 208 uses this clock signal to convert externally input analog RGB data into digital RGB data and output the digital RGB data. This digital RGB data is output to the data conversion device 212. The data conversion device 212 receives the digital RGB data AA output from the analog-to-digital converter 208. When the digital RGB data can be displayed on the display panel 201, the digital RGB data BB is received. If it cannot be displayed as it is, and it cannot be displayed, it calculates a vertical scale factor for digital RGB data and further outputs it. The data conversion device 22 stores the maximum clock frequency, the minimum horizontal total, and the minimum vertical total of the image display device 201, which are analog-digital. It is determined whether the digital RGB data can be displayed on the image display device 201 by comparing with the clock frequency, the horizontal total number, and the vertical total number of the digital RGB data received from the converter 208. The horizontal / vertical data scaler 214 receives the digital RGB data BB and the vertical scale factor, scales the digital RGB data BB in the horizontal / vertical direction, and finally displays the data signal DATA in the display panel 201. To provide. The horizontal / vertical timing controller 218 receives a clock signal output from the microcomputer 204 and controls the horizontal / vertical synchronization with respect to the data signal DATA of the data scaler 214 (H / H). V_SYNC_DE) is generated and provided to the display panel 201.

도 3은 도 2의 출력 데이터 제어 장치를 구성하는 데이터 변환 장치의 일 예의 블록도이다. 도 3에 도시되어 있는 바와 같이, 데이터 변환 장치(212)는 스위칭부(302)와 입력 판별부(304)와 스케일 인자 계산부(306)를 구비하여 구성될 수 있다. 3 is a block diagram of an example of a data conversion device constituting the output data control device of FIG. 2. As shown in FIG. 3, the data conversion device 212 may include a switching unit 302, an input determination unit 304, and a scale factor calculator 306.

입력 판별부(304)는 표시패널(도 2의 201)의 최대 클록 주파수, 최소 수평 총수, 최소 수직 총수를 저장하고 있으며, 이를 수신되는 디지털 RGB 데이터(AA)의 클록 주파수, 수평 총수, 수직 총수와 비교하여 디지털 RGB 데이터(AA)가 표시패널(도 2의 201)에 디스플레이될 수 있는지 여부를 판정하고, 이 판정 결과를 표시하는 스위칭 제어신호(DD)를 생성하여 스위칭부(302)로 제공한다. 스위칭부(302)는 스위칭 제어신호(DD)에 의해 수신된 디지털 RGB 데이터(AA)가 디스플레이될 수 있는 것으로 표시되면 디지털 RGB 데이터를 출력 신호(BB)로서 그대 로 출력시킨다. 스케일 인자 계산부(306)는 수신된 디지털 RGB 데이터(AA)가 디스플레이될 수 없는 것이면 디지털 RGB 데이터(AA) 신호의 클록 주파수(CLKIN)와 표시패널(도 2의 201)의 최대 클록 주파수(CLKMAX)로부터 수직 스케일 인자(CC)를 계산하여 출력한다. 스케일 인자 계산부(306)에서 수직 스케일 인자(CC)는 CLKMAX/CLKIN으로 계산될 수 있다. 이러한 원리가 도 4에 도시되어 있다. 도 4a에 도시되어 있는 바와 같이, 정상적인 수직 동기 신호가 85 Hz 인 경우, 도 4b에 도시되어 있는 바와 같이, 수직 스케일 인자(CC)에 의해 조정된 새로운 수직 동기 신호는 85 ×(CLKMAX/CLKIN) Hz 로 된다. The input determination unit 304 stores the maximum clock frequency, the minimum horizontal total number, and the minimum vertical total number of the display panel 201 of FIG. 2, and the clock frequency, horizontal total number, and vertical total number of the digital RGB data AA received therefrom. It is determined whether or not the digital RGB data AA can be displayed on the display panel (201 of FIG. 2), and the switching control signal DD indicating the determination result is generated and provided to the switching unit 302. do. The switching unit 302 outputs the digital RGB data as the output signal BB when it is displayed that the digital RGB data AA received by the switching control signal DD can be displayed. The scale factor calculation unit 306 may determine the clock frequency CLKIN of the digital RGB data AA signal and the maximum clock frequency CLKMAX of the display panel 201 of FIG. 2 if the received digital RGB data AA cannot be displayed. Calculate the vertical scale factor (CC) from In the scale factor calculator 306, the vertical scale factor CC may be calculated as CLKMAX / CLKIN. This principle is shown in FIG. As shown in FIG. 4A, when the normal vertical sync signal is 85 Hz, as shown in FIG. 4B, the new vertical sync signal adjusted by the vertical scale factor CC is 85 × (CLKMAX / CLKIN). Hz.

도 5는 도 3의 데이터 변환 장치를 구성하는 입력 판별부의 일 예의 블록도이다. 도 5에 도시되어 있는 바와 같이, 입력 판별부(304)는 상위 비트 마스킹 수단(502)과 디지털-아날로그 변환기(504)와 비교기(506)를 구비하여 구성될 수 있다. 본 실시예의 경우 상위 비트 마스킹 수단(502)은 상위 3 비트를 마스킹하는 것으로 되어 있다. FIG. 5 is a block diagram of an example of an input discriminating unit configuring the data conversion device of FIG. 3. As shown in FIG. 5, the input determination unit 304 may be configured with a higher bit masking means 502, a digital-to-analog converter 504, and a comparator 506. In the present embodiment, the upper bit masking means 502 masks the upper three bits.

도 5에서 상위 비트 마스킹 수단(502)은 디지털 RGB 데이터의 클록 주파수(inclk)와 표시패널(도 2의 201)의 최대 클록 주파수(maxpnclk)의 상위 3 비트를 마스킹하여, 디지털-아날로그 변환기(504)로 제공한다. 디지털-아날로그 변환기(504)는 상위 비트 마스킹 수단(502)로부터 출력되는 디지털 신호를 아날로그 신호로 변환하여 비교기(506)로 제공한다. 비교기(506)는 디지털-아날로그 변환기(504)의 출력 신호를 수신하여, 디지털 RGB 데이터의 클록 주파수(inclk)와 표시패널의 최대 클록 주파수(maxpnclk)의 크기를 비교하고, 비교 결과를 표시하는 스위칭 제어신호(도 3의 DD)를 생성하여 스위칭부(도 3의 302)로 제공한다. In FIG. 5, the upper bit masking means 502 masks the upper three bits of the clock frequency inclk of the digital RGB data and the maximum clock frequency maxpnclk of the display panel 201 in FIG. To provide. The digital-to-analog converter 504 converts the digital signal output from the upper bit masking means 502 into an analog signal and provides it to the comparator 506. The comparator 506 receives the output signal of the digital-analog converter 504, compares the magnitude of the clock frequency inclk of the digital RGB data with the maximum clock frequency maxpnclk of the display panel, and displays a comparison result. The control signal DD of FIG. 3 is generated and provided to the switching unit 302 of FIG. 3.

XGA에 입력되는 경우, 클록의 범위는 25 MHz에서 95 MHz가 된다. 이것은 상위 3 비트만을 비교해도 어느 것이 큰지 판별이 가능하다는 것을 의미한다. 따라서 도 5에 도시된 입력 판별부(304)는 상위 3 비트만을 아날로그-디지털 변환하여 비교기(506)에 입력한 후, 스위칭부(도 3의 302)에 대한 스위칭 신호(DD)로 사용한다. When input to XGA, the clock ranges from 25 MHz to 95 MHz. This means that only the upper 3 bits can be compared to determine which one is large. Therefore, the input determination unit 304 shown in FIG. 5 uses only the upper 3 bits as analog-to-digital converters and inputs them to the comparator 506, and then uses them as the switching signal DD for the switching unit 302 of FIG.

다음에는 도 2 내지 도 5를 참조하여 본 실시예에 의한 장치의 동작에 대해 설명한다. 먼저 도 2를 참조한다. 종래와 마찬가지로 수평 동기 신호(H-sync)와 수직 동기 신호(V-sync)를 마이크로 컴퓨터(204)에 입력하고 수정 발진기(206)의 클록을 사용하여 모드를 판별한 후, 위상 고정 루프(202)의 입력 신호로서 수평 동기 신호(H-sync)를 수신하여 1/N 계수를 조정하므로써 원하는 클록을 만들어 내는 것은 동일하다. 이 때 판별된 신호가 표시 패널(201)에 문제 없이 디스플레이되는 경우라면 데이터 변환 장치(212)를 그냥 통과한 뒤, 기존과 같이 수평/수직 스케일되어 디스플레이 되게 된다. 이 경우 계산되어야 하는 것이 스케일 인자(scale factor)이다. 스케일 인자는 수평 스케일 인자, 수직 스케일 인자의 2 가지가 있다. 예를 들어, 입력이 800 ×600인데, 패널(201)이 1024 ×768이 된다면 수평 스케일 인자는 1024/800을 계산하여 1.28이 되고, 수직 스케일 인자는 768/600을 계산하여 1.28이 된다. 이 경우는 두 값이 동일하지만 다른 경우도 존재한다. 이렇게 2 가지의 경우가 있는 것은 보통 수평 방향으로 스케일한 후, 수직 방향으로 스케일하기 때문이다. 만약 입력되는 영상 신호의 프레임 속도(frame rate)가 디스플레 이 시킬 수 없는 경우라면 데이터 변환 장치(212)에서 처리되어 정상적으로 디스플레이 되게 된다. 일반적으로 패널(201)에 디스플레이할 때 고려해야 하는 것이 패널(201)의 최대 디스플레이 클록 주파수, 최소 수평 총수, 최소 수직 총수이다. 이 3 가지 중 어느 한가지라도 만족시키지 못하면 정상적으로 화면이 디스플레이되지 않는다. Next, the operation of the apparatus according to the present embodiment will be described with reference to FIGS. 2 to 5. First, reference is made to FIG. 2. As in the prior art, after the horizontal sync signal H-sync and the vertical sync signal V-sync are input to the microcomputer 204 and the mode is determined using the clock of the crystal oscillator 206, the phase locked loop 202 It is the same to generate a desired clock by receiving a horizontal sync signal (H-sync) as an input signal and adjusting the 1 / N coefficient. In this case, if the determined signal is displayed on the display panel 201 without any problem, the signal is simply passed through the data conversion device 212, and then horizontally / vertically scaled as before. In this case, what should be calculated is the scale factor. There are two scale factors, a horizontal scale factor and a vertical scale factor. For example, if the input is 800 × 600, and the panel 201 is 1024 × 768, the horizontal scale factor is 1.28 by calculating 1024/800, and the vertical scale factor is 1.28 by calculating 768/600. In this case, the two values are the same, but there are other cases. There are two cases in this way because it usually scales in the horizontal direction and then scales in the vertical direction. If the frame rate of the input video signal cannot be displayed, the data conversion device 212 is processed and displayed normally. Generally, considerations when displaying on panel 201 are the maximum display clock frequency, minimum horizontal total, and minimum vertical total of panel 201. If any of these three are not satisfied, the screen will not be displayed normally.

다음 도 3을 참조한다. 입력 판별부(304)에서는 패널(도 2의 201)의 최대 디스플레이 클록 주파수, 최소 수평 총수, 최소 수직 총수의 데이터를 가지고 있다가 입력되는 영상 신호들의 정보들과 비교된다. 다시 말해, 입력되는 신호의 클록 주파수, 수평 총수(horizontal total), 수직 총수(vertical total)의 정보들과 패널의 최대 디스플레이 클록 주파수, 최소 수평 총수, 최소 수직 총수와 비교한다. 이렇게 비교하여 입력되는 3 가지 정보가 모두 디스플레이 가능한 값이라면, 스위치(302)를 바이패스(by-pass) 모드로 세팅하여 입력되는 영상 신호를 그냥 출력한다. 만약 3가지 정보 중 어느 하나라도 디스플레이가 불가능한 경우라면 스위치(302)를 세팅하여 영상 신호가 스케일 인자 계산부(306)를 통과하도록 하여 출력한다. See FIG. 3 below. The input determination unit 304 has data of the maximum display clock frequency, the minimum horizontal total number, and the minimum vertical total number of the panel (201 of FIG. 2), and compares the information with the input image signals. In other words, the information of the clock frequency, the horizontal total, and the vertical total of the input signal is compared with the maximum display clock frequency, the minimum horizontal total, and the minimum vertical total of the panel. In this way, if all three pieces of information inputted are values that can be displayed, the switch 302 is set to the bypass mode to output the input image signal. If any of the three pieces of information is impossible to display, the switch 302 is set so that the image signal passes through the scale factor calculator 306 and is output.

다음은 도 4를 참조하면서 스케일 인자 계산부(306)의 동작 원리를 설명한다. 만약 출력되는 신호의 해상도가 같다면 입력되는 신호와 출력되는 신호의 프레임 속도비는 결국 두 신호의 클록비와 동일하다. 이것은 출력되는 수직 스케일 인자를 입력되는 신호의 클록 주파수(CLKIN)와 패널의 최대 클록 주파수(CLKMAX)로 조정하면 된다는 것을 의미한다. 다시 설명하면, 예를 들어 입력되는 신호의 클록 이 100 MHz인데 패널의 최대 클록이 50 MHz라면 수직 스케일 인자가 0.5로 되어 수직 방향으로 절반만 디스플레이 되게 된다. 이것은 다시 말해 수직 블랭크(디스플레이 하지 않는 구간)를 늘려서 디스플레이되는 수직 리프레쉬 속도(vertical refresh rate)로 변화시킨 것이 된다. 이 경우 사용되는 클록은 패널의 최대 클록이다. 이렇게 한 후 사용자에게 디스플레이할 수 있는 모드에 대한 설명을 같이 띄우면 된다. Next, an operation principle of the scale factor calculator 306 will be described with reference to FIG. 4. If the resolution of the output signal is the same, the frame rate ratio of the input signal and the output signal is the same as the clock ratio of the two signals. This means that the output vertical scale factor may be adjusted by the clock frequency CLKIN of the input signal and the maximum clock frequency CLKMAX of the panel. In other words, for example, if the clock of the input signal is 100 MHz and the maximum clock of the panel is 50 MHz, the vertical scale factor is 0.5 and only half of the vertical direction is displayed. In other words, the vertical blank (the non-display section) is increased to change the displayed vertical refresh rate. The clock used in this case is the panel's maximum clock. After doing this, you can display a description of the modes you can display to the user.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The embodiments described herein are merely intended to enable those skilled in the art to easily understand and practice the present invention, and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

이와 같은 본 발명의 구성에 의하면, 기존의 방법으로는 수신된 입력 신호를 구비된 표시패널에 디스플레이할 수 없는 경우에도 별도의 메모리를 구비하지 않고서도 디스플레이하는 것이 가능해진다. According to the configuration of the present invention as described above, even if it is not possible to display the received input signal on the display panel provided by the existing method, it is possible to display without a separate memory.

Claims (8)

영상 표시 장치의 출력 데이터를 제어하는 장치에 있어서,An apparatus for controlling output data of a video display device, 수직 동기 신호와 수평 동기 신호를 수신하여 입력 모드를 판별하고, 상기 판별된 입력 모드를 표시하는 입력 모드 신호를 생성하는 표시 제어기와,A display controller for receiving a vertical synchronizing signal and a horizontal synchronizing signal to determine an input mode and generating an input mode signal indicative of the determined input mode; 상기 수평 동기 신호를 수신하고, 상기 입력 모드 신호에 따라 1/N 계수를 조정하여 클록 신호를 생성하는 클록 생성기와,A clock generator which receives the horizontal synchronization signal and generates a clock signal by adjusting a 1 / N coefficient according to the input mode signal; 상기 클록 신호에 따라 외부로부터 수신되는 아날로그 RGB 데이터를 디지털 RGB 데이터로 변환하는 아날로그-디지털 변환기와,An analog-digital converter for converting analog RGB data received from the outside into digital RGB data according to the clock signal; 상기 디지털 RGB 데이터를 수신하며, 상기 디지털 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는 경우에는 상기 RGB 데이터를 그대로 출력하고, 디스플레이될 수 없는 경우에는 상기 디지털 RGB 데이터에 대한 수직 스케일 인자를 계산하여 더 출력하는 데이터 변환기와,The digital RGB data is received, and if the digital RGB data can be displayed on the image display device, the RGB data is output as it is, and if it cannot be displayed, a vertical scale factor for the digital RGB data is calculated. A data converter that outputs more, 상기 디지털 RGB 데이터와 상기 수직 스케일 인자를 수신하여 상기 디지털 RGB 데이터를 수평/수직 방향으로 스케일링하는 데이터 스케일러와,A data scaler for receiving the digital RGB data and the vertical scale factor and scaling the digital RGB data in a horizontal / vertical direction; 상기 클록 신호를 수신하여 상기 데이터 스케일러의 출력 신호에 대한 수평/수직 동기를 제어하는 타이밍 제어기를A timing controller configured to receive the clock signal and control horizontal / vertical synchronization with respect to an output signal of the data scaler; 구비하는 것을 특징으로 하는 출력 데이터 제어 장치. Output data control device characterized in that it comprises. 제 1 항에 있어서,The method of claim 1, 소정 주파수의 주기 신호를 생성하는 수정 발진기를 더 구비하고, 상기 표시 제어기는 상기 수정 발진기의 주기 신호의 주파수를 기준으로 상기 수직 동기 신호 및 수평 동기 신호를 카운트하여 입력 모드를 판별하는 것을 특징으로 하는 출력 데이터 제어 장치.And a crystal oscillator for generating a periodic signal having a predetermined frequency, wherein the display controller determines the input mode by counting the vertical synchronization signal and the horizontal synchronization signal based on the frequency of the periodic signal of the crystal oscillator. Output data control device. 제 1 항에 있어서,The method of claim 1, 상기 데이터 변환 장치는 상기 영상 표시 장치의 최대 클록 주파수, 최소 수평 총수, 최소 수직 총수를 저장하고 있으며, 이를 상기 수신되는 디지털 RGB 데이터의 클록 주파수, 수평 총수, 수직 총수와 비교하여 상기 디지털 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는지 여부를 판정하는 것을 특징으로 하는 출력 데이터 제어 장치.The data conversion apparatus stores the maximum clock frequency, the minimum horizontal total number, and the minimum vertical total number of the image display device, and compares the digital clock data with the clock frequency, the horizontal total number, and the vertical total number of the received digital RGB data. And determining whether or not it can be displayed on the video display device. 제 1 항에 있어서,The method of claim 1, 상기 데이터 변환 장치는 The data conversion device 상기 영상 표시 장치의 최대 클록 주파수, 최소 수평 총수, 최소 수직 총수를 저장하고 있으며, 이를 상기 수신되는 디지털 RGB 데이터의 클록 주파수, 수평 총수, 수직 총수와 비교하여 상기 디지털 RGB 데이터가 상기 영상 표시 장치에 디스플레이될 수 있는지 여부를 판정하고, 이 판정 결과를 표시하는 스위칭 제어신호를 생성하는 입력 판별부와,The maximum clock frequency, the minimum horizontal total number, and the minimum vertical total number of the image display apparatus are stored, and the digital RGB data is stored in the image display apparatus by comparing the clock frequency, the horizontal total number, and the vertical total number of the received digital RGB data. An input discriminating unit for determining whether or not it can be displayed and for generating a switching control signal for displaying the determination result; 상기 스위칭 제어신호에 의해 상기 디지털 RGB 데이터가 디스플레이될 수 있 는 것으로 표시되면 상기 디지털 RGB 데이터를 그대로 출력시키는 스위칭부와,A switching unit for outputting the digital RGB data as it is displayed by the switching control signal that the digital RGB data can be displayed; 상기 스위칭 제어신호에 의해 상기 디지털 RGB 데이터가 디스플레이될 수 없는 것으로 표시되면 상기 디지털 RGB 데이터 신호의 클록 주파수(CLKIN)와 상기 영상 표시 장치의 최대 클록 주파수(CLKMAX)로부터 수직 스케일 인자를 계산하여 출력하는 스케일 인자 계산부를If the digital RGB data cannot be displayed by the switching control signal, a vertical scale factor is calculated and output from the clock frequency CLKIN of the digital RGB data signal and the maximum clock frequency CLKMAX of the image display device. Scale factor calculation unit 구비하는 것을 특징으로 하는 출력 데이터 제어 장치.Output data control device characterized in that it comprises. 제 4 항에 있어서, 상기 입력 판별부는The method of claim 4, wherein the input determination unit 상기 디지털 RGB 데이터의 클록 주파수와 상기 영상 표시 장치의 최대 클록 주파수의 상위 N 비트를 마스킹하는 상위 비트 마스킹 수단과,Upper bit masking means for masking upper N bits of the clock frequency of the digital RGB data and the maximum clock frequency of the video display device; 상기 상위 비트 마스크로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환 수단과,Digital-to-analog conversion means for converting a digital signal output from the upper bit mask into an analog signal; 상기 디지털-아날로그 변환기의 출력 신호를 수신하여, 상기 디지털 RGB 데이터의 클록 주파수와 상기 영상 표시 장치의 최대 클록 주파수의 크기를 비교하고, 비교 결과를 표시하는 상기 스위칭 제어신호를 생성하는 비교 수단을Comparison means for receiving an output signal of the digital-to-analog converter, comparing the clock frequency of the digital RGB data with the maximum clock frequency of the video display device, and generating the switching control signal displaying the comparison result; 구비하는 것을 특징으로 하는 출력 데이터 제어 장치. Output data control device characterized in that it comprises. 제 4 항에 있어서,The method of claim 4, wherein 상기 스케일 인자 계산부에서 상기 수직 스케일 인자는 CLKMAX/CLKIN으로 계산되는 것을 특징으로 하는 출력 데이터 제어 장치. And the vertical scale factor is calculated by CLKMAX / CLKIN in the scale factor calculator. 삭제delete 삭제delete
KR1020020013200A 2002-03-12 2002-03-12 Apparatus for controlling an output data of a image display device KR100559228B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020013200A KR100559228B1 (en) 2002-03-12 2002-03-12 Apparatus for controlling an output data of a image display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020013200A KR100559228B1 (en) 2002-03-12 2002-03-12 Apparatus for controlling an output data of a image display device

Publications (2)

Publication Number Publication Date
KR20030073570A KR20030073570A (en) 2003-09-19
KR100559228B1 true KR100559228B1 (en) 2006-03-15

Family

ID=32224391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020013200A KR100559228B1 (en) 2002-03-12 2002-03-12 Apparatus for controlling an output data of a image display device

Country Status (1)

Country Link
KR (1) KR100559228B1 (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0502600A2 (en) * 1991-03-05 1992-09-09 nVIEW CORPORATION Method and apparatus for displaying RGB and sync video without auxiliary frame storage memory
JPH10153989A (en) * 1996-11-22 1998-06-09 Nec Home Electron Ltd Dot clock circuit
KR19990069420A (en) * 1998-02-09 1999-09-06 윤종용 Flat panel display with automatic coarse adjustment
KR100265710B1 (en) * 1998-02-06 2000-09-15 윤종용 Flat panel display apparatus having auto tracking control function
JP2000338923A (en) * 1999-05-31 2000-12-08 Hitachi Ltd Image display device
JP2000338924A (en) * 1999-05-27 2000-12-08 Sharp Corp Picture signal processor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0502600A2 (en) * 1991-03-05 1992-09-09 nVIEW CORPORATION Method and apparatus for displaying RGB and sync video without auxiliary frame storage memory
JPH10153989A (en) * 1996-11-22 1998-06-09 Nec Home Electron Ltd Dot clock circuit
KR100265710B1 (en) * 1998-02-06 2000-09-15 윤종용 Flat panel display apparatus having auto tracking control function
KR19990069420A (en) * 1998-02-09 1999-09-06 윤종용 Flat panel display with automatic coarse adjustment
JP2000338924A (en) * 1999-05-27 2000-12-08 Sharp Corp Picture signal processor
JP2000338923A (en) * 1999-05-31 2000-12-08 Hitachi Ltd Image display device

Also Published As

Publication number Publication date
KR20030073570A (en) 2003-09-19

Similar Documents

Publication Publication Date Title
US7286126B2 (en) Apparatus for and method of processing display signal
JP3647338B2 (en) Image signal resolution conversion method and apparatus
US5917461A (en) Video adapter and digital image display apparatus
US7191402B2 (en) Method and apparatus for adjusting contrast and sharpness for regions in a display device
EP0865019A2 (en) A method and apparatus for clock recovery in a digital display unit
KR100596586B1 (en) Apparatus and method for automatically controlling screen status of Liquid Crystal Display
KR100433520B1 (en) A apparatus and method for displaying out-of range mode
US6232952B1 (en) Method and apparatus for comparing frequently the phase of a target clock signal with the phase of a reference clock signal enabling quick synchronization
US7460113B2 (en) Digital pixel clock generation circuit and method employing independent clock
KR100559228B1 (en) Apparatus for controlling an output data of a image display device
JP3214820B2 (en) Digital image display
JP2004046086A (en) Method and apparatus for adjusting contrast of background area of display device
KR100237422B1 (en) Lcd monitor display device and its display method
KR100299591B1 (en) Flat panel display device that can automatically adjust image size and its adjustment method
KR100266167B1 (en) Adjusting apparatus of sampling freqeuncy and sampling position and adjusting methods thereof
KR20080032828A (en) Image display device and control method of resolution using it
JP3409844B2 (en) Clock phase automatic adjustment system and method
JP3427298B2 (en) Video signal conversion device and LCD device
KR100299845B1 (en) How to set auto course for automatic fine adjustment of LCD monitor
KR100404394B1 (en) Apparatus and method for automatic regulation of display screen size of multi-converter output
KR200221598Y1 (en) Input mode selector of projection television
KR980004293A (en) Flat panel display device
JP2000013635A (en) Clock control circuit
JP2000305506A (en) Display device
KR19980024557U (en) LCD monitor resolution converter

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130305

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140218

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150216

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160222

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180222

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190226

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 15