KR100557969B1 - I / O control circuit of semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리의 입출력 제어회로에 관한 것으로, 종래 반도체 메모리의 입출력 제어회로는 스위칭부에 접속되는 입출력라인에는 그 상보적인 입출력라인간에 전압을 균등화하는 수단이 없어, 메인앰프의 입력단측 입출력라인에서 균등화된 프리차지전압을 사용하기 때문에 동작속도가 상대적으로 느린 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 입출력라인 및 상보적인 입출력라인을 프리차지 및 균등화하는 프리차지 수단과; 비트라인을 통해 출력되는 센스앰프에서 센싱된 데이터를 상기 입출력라인 및 상보적인 입출력라인에 인가제어하는 스위칭 수단과; 상기 프리차지 수단에 의해 프리차지 및 균등화된 프리차지전압을 상기 스위칭 수단측 입출력라인과 상보적인 입출력라인에 전송제어하며, 상기 스위칭수단을 통해 인하된 반도체 메모리의 데이터를 메인앰프로 전송제어하는 전송 수단을 포함하는 반도체 메모리의 입출력 제어회로에 있어서, 제어신호에 따라 상기 스위칭 수단과 전송 수단을 연결하는 입출력라인과 상보적인 입출력라인을 균등화하는 균등화 수단을 더 포함하여 빠른 시간 내에 입출력라인과 상보적인 입출력라인 사이에 균등화가 이루어지도록 하여 반도체 메모리의 동작속도를 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output control circuit of a semiconductor memory. In the input / output control circuit of a conventional semiconductor memory, there is no means for equalizing voltages between complementary input / output lines in an input / output line connected to a switching unit. Because of the use of equalized precharge voltage at, there was a problem that the operation speed is relatively slow. In view of the above problems, the present invention includes: precharge means for precharging and equalizing input / output lines and complementary input / output lines; Switching means for applying and controlling the data sensed by the sense amplifier output through the bit line to the input / output line and the complementary input / output line; Transfer control of the precharge voltage equalized and precharged by the precharge means to an input / output line complementary to the input / output line of the switching means, and transfer control of the data of the semiconductor memory lowered through the switching means to the main amplifier An input / output control circuit of a semiconductor memory including means, comprising: equalizing means for equalizing an input / output line complementary to an input / output line connecting said switching means and a transfer means in accordance with a control signal and complementary to said input / output line in a short time. The equalization is performed between the input and output lines, thereby improving the operation speed of the semiconductor memory.
Description
본 발명은 반도체 메모리의 입출력 제어회로에 관한 것으로, 특히 데이터가 입출력되는 입출력선의 균등화가 빠르게 진행되어 반도체 메모리의 동작속도를 향상시키는데 적당하도록 한 반도체 메모리의 입출력 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output control circuit of a semiconductor memory, and more particularly, to an input / output control circuit of a semiconductor memory, which is suitable for improving the operation speed of a semiconductor memory by speeding up the input / output line to which data is input and output.
일반적으로, 반도체 메모리는 메모리셀의 데이터를 읽기위해 상보적인 두 개의 라인의 전압차를 증폭하여 그 데이터를 읽어게 된다. 이를 위해서 상기 두 개의 라인은 데이터가 인가되지 않을 때 동일한 전압값으로 프리차지(Precharge)되어 있어야 하며, 만일 프리차지 되지 않은 상태에서 데이터가 그 라인에 인가될 경우 데이터오류가 발생하게 된다. 이와 같은 라인은 메모리셀과 센스앰프에 접속된 비트라인과 센스앰프와 메인앰프사이의 로칼 입출력선(local I/O line)에 동일하게 적용되며, 이를 위해 프리차지전압을 로칼 입출력선에 인가하는 회로를 따로 두고 있다.In general, a semiconductor memory reads data by amplifying a voltage difference between two complementary lines to read data of a memory cell. To do this, the two lines must be precharged to the same voltage value when no data is applied, and if data is applied to the line without being precharged, a data error occurs. This line is equally applied to the local I / O line between the bit line connected to the memory cell and the sense amplifier, and between the sense amplifier and the main amplifier. For this purpose, a precharge voltage is applied to the local I / O line. The circuit is set aside.
이하, 상기와 같은 종래 반도체 메모리의 입출력 제어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the input / output control circuit of the conventional semiconductor memory as described above will be described in detail with reference to the accompanying drawings.
도1은 일반적인 반도체 메모리의 개략적인 블록도로서, 이에 도시한 바와 같이 워드라인구동부(1)에 의해 선택된 메모리셀부(2)의 특정 메모리셀의 데이터가 비트라인을 통해 센스앰프(3)에서 증폭되어 출력되며, 그 센스앰프(3)에서 증폭된 데이터는 입출력선(IO)을 통해 메인앰프(4)에서 증폭되어 출력된다. 또한 입출력 제어회로부(5)는 제어신호에 따라 상기 상보적인 입출력선을 균등화하며, 균등화가 끝난 상태에서 상기 센스앰프(3)의 데이터를 입출력선(IO)으로 인가제어하여 메인앰프(4)가 그 데이터를 증폭할 수 있도록 구성된다.FIG. 1 is a schematic block diagram of a general semiconductor memory in which data of a specific memory cell of a memory cell unit 2 selected by a word line driver 1 is amplified in the sense amplifier 3 through a bit line. The data amplified by the sense amplifier 3 is amplified and output from the main amplifier 4 through the input / output line IO. In addition, the input / output control circuit unit 5 equalizes the complementary input / output lines according to a control signal, and in the state where the equalization is completed, the main amplifier 4 applies and controls the data of the sense amplifier 3 to the input / output line IO. It is configured to amplify the data.
도2는 상기 도1에서 입출력 제어회로부, 즉 종래 반도체 메모리의 입출력 제어회로도로서, 이에 도시한 바와 같이 균등화신호(EQIOB)에 따라 상보적인 입출력선(IO1,IO1B),(IO2,IO2B)을 프리차지전압(VDL)값으로 프리차지하는 프리차지부(6)와; 비트라인선택신호(YSEL)에 따라 센스앰프(3)에서 증폭된 데이터를 입출력선(IO1,IO1B),(IO2,IO2B)으로 인가제어하는 스위칭부(7)와; 전송제어신호(BLEQ)와 반전전송제어신호(BLEQB)에 따라 상기 입출력선(IO1,IO1B),(IO2,IO2B)에 인가된 데이터를 메인앰프(4)로 전송제어하는 전송제어부(8)로 구성된다.FIG. 2 is an input / output control circuit part of the semiconductor memory of FIG. 1, that is, an input / output control circuit diagram of a conventional semiconductor memory. As shown in FIG. A precharge unit 6 for precharging to a charge voltage VDL value; A switching unit 7 applying and controlling the data amplified by the sense amplifier 3 according to the bit line selection signal YSEL to the input / output lines IO1, IO1B, and IO2, IO2B; In accordance with the transmission control signal BLEQ and the inversion transmission control signal BLEQB, the data applied to the input / output lines IO1, IO1B, and IO2, IO2B is transferred to the main amplifier 4 for transmission control. It is composed.
상기 프리차지부(6)는 입출력라인(IO1,IO2)와 그 입출력라인과 상보적인 입출력라인(IO1B,IO2B) 사이에 직렬접속되며, 게이트에 인가되는 균등화신호(EQIOB)에 따라 도통제어되어 그 접점에 인가되는 프리차지전압(VDL)을 상기 입출력선(IO1,IO1B),(IO2,IO2B)에 인가하는 피모스 트랜지스터(PM1,PM2),(PM3,PM4)와; 입출력라인(IO1,IO2)과 상보적인 입출력라인(IO1B,IO2B)에 소스와 드레인이 각각 접속되고, 각각의 게이트에 상기 균등화신호(EQIOB)에 인가받아 도통제어되어 상기 입출력라인(IO1,IO1B),(IO2,IO2B)의 전압을 동일하게 하는 피모스 트랜지스터(PM5),(PM6)로 구성된다.The precharge unit 6 is connected in series between the input / output lines IO1 and IO2 and the input / output lines IO1B and IO2B complementary to the input / output lines IO1B and IO2B, and is electrically controlled in accordance with the equalization signal EQIOB applied to the gate. PMOS transistors PM1 and PM2 and PM3 and PM4 for applying the precharge voltage VDL applied to the contacts to the input / output lines IO1, IO1B, and IO2, IO2B; Sources and drains are connected to the input / output lines IO1B and IO2B complementary to the input / output lines IO1 and IO2, respectively, and are electrically controlled by being applied to the equalization signal EQIOB to their respective gates to control the input / output lines IO1 and IO1B. And PMOS transistors PM5 and PM6 that make the voltages of (IO2, IO2B) the same.
상기 스위칭부(7)는 비트라인과 입출력라인(IO1,IO1B),(IO2,IO2B)에 각각의 소스와 드레인이 접속되고, 각각의 게이트에 인가되는 비트라인선택신호(YSEL)에 따라 도통제어되는 엔모스 트랜지스터(NM1~NM4)로 구성된다.The switching unit 7 has a source and a drain connected to bit lines, input / output lines IO1, IO1B, and IO2, IO2B, and conduction control according to bit line selection signals YSEL applied to respective gates. NMOS transistors NM1 to NM4.
상기 전송부(8)는 입출력선(IO1,IO1B),(IO2,IO2B)에 각각의 일측입력단이 접속되고, 타측에 메인엠프(4)의 입력단자가 접속되어, 상기 입력되는 전송제어신호(BLEQ)와 반전전송제어신호(BLEQB)에 따라 입출력선(IO1,IO1B),(IO2,IO2B)에 인가된 데이터를 메인엠프(4)로 전송제어하는 전송게이트(TG1~TG4)로 구성된다.The transmission unit 8 has one input terminal connected to input / output lines IO1, IO1B, and IO2, IO2B, and an input terminal of the main amplifier 4 connected to the other side, and the input transmission control signal ( The transmission gates TG1 to TG4 transfer and control the data applied to the input / output lines IO1 and IO1B and IO2 and IO2B to the main amplifier 4 according to the BLEQ and the inversion transfer control signal BLEQB.
이하, 상기와 같은 종래 반도체 메모리의 입출력 제어회로의 동작을 설명한다.The operation of the input / output control circuit of the conventional semiconductor memory as described above will be described.
먼저, 반도체 메모리로부터 데이터가 출력되는 경우, 상기 워드라인 구동부(1)의 출력신호에 따라 메모리셀부(1)의 특정 메모리셀의 열이 선택된다. 이와 같이 선택된 특정 메모리셀의 열에서 비트라인선택신호(YSEL)에 의해 선택되어진 비트라인에 접속된 메모리셀이 선택되며, 그 선택된 메모리셀의 데이터는 비트라인과 반전비트라인의 전압차로 출력되며, 이는 센스앰프(3)에서 센싱 즉, 그 비트라인과 반전비트라인의 전압차가 더욱 커진 상태로 출력된다.First, when data is output from the semiconductor memory, a column of a specific memory cell of the memory cell unit 1 is selected according to the output signal of the word line driver 1. The memory cell connected to the bit line selected by the bit line selection signal YSEL is selected in the selected specific memory cell column, and the data of the selected memory cell is output as a voltage difference between the bit line and the inverting bit line. This is sensed by the sense amplifier 3, that is, the voltage difference between the bit line and the inverted bit line is output in a state in which it becomes larger.
이때, 상기 균등화신호(EQIOB)가 저전위로 인가되어 상기 프리차지부(6)의 피모스 트랜지스터(PM1~PM6)를 모두 도통시킨다.At this time, the equalization signal EQIOB is applied at a low potential to conduct all of the PMOS transistors PM1 to PM6 of the precharge unit 6.
이에 따라, 상기 메인엠프(4)측에 접속된 입출력라인(IO1,IO1B),(IO2,IO2B)에는 프리차지전압(VDL)이 인가되고, 피모스 트랜지스터(PM5,PM6)에 의해 입출력라인(IO1,IO1B),(IO2,IO2B)간의 전압이 동일한 값으로 된다.Accordingly, the precharge voltage VDL is applied to the input / output lines IO1 and IO1B and IO2 and IO2B connected to the main amplifier 4 side, and the input / output line (P5) is applied by the PMOS transistors PM5 and PM6. The voltage between IO1, IO1B) and (IO2, IO2B) becomes the same value.
그 다음, 상기 전송제어신호(BLEQ)와 반전전송제어신호(BLEQB)가 각각 고전위와 저전위로 인가되어 상기 센스앰프(4)측의 입출력라인(IO1,IO1B),(IO2,IO2B)측에 상기 균등화된 프리차지전압(VDL)을 인가한다.Then, the transmission control signal BLEQ and the inversion transmission control signal BLEQB are applied at high and low potentials, respectively, to the input / output lines IO1, IO1B, and IO2, IO2B sides of the sense amplifier 4 side. The equalized precharge voltage VDL is applied.
이와 같이 프리차지 및 균등화가 완료되면, 상기 균등화신호(EQIOB)는 고전위로 인가되어 피모스 트랜지스터(PM1~PM6)를 모두 오프시킨다.When the precharge and equalization are completed in this manner, the equalization signal EQIOB is applied at high potential to turn off all of the PMOS transistors PM1 to PM6.
그 다음, 비트라인선택신호(VSEL)가 고전위로 인가되어 상기 스위칭부(7)의 엔모스 트랜지스터(NM1~NM4)를 모두 도통시키며, 이에 따라 상기 센스앰프(3)를 통해 센싱된 메모리셀의 데이터가 균등화된 입출력라인(IO1,IO1B),(IO2,IO2B)을 통해 메인앰프(4)로 인가된다.Next, the bit line selection signal VSEL is applied at a high potential to conduct all of the NMOS transistors NM1 to NM4 of the switching unit 7, and accordingly, of the memory cell sensed through the sense amplifier 3. Data is applied to the main amplifier 4 through the equalized input / output lines IO1 and IO1B and IO2 and IO2B.
그 다음, 상기 메인앰프(4)는 입력된 데이터를 증폭하여 외부로 출력하게 된다.Then, the main amplifier 4 amplifies the input data and outputs it to the outside.
그러나, 상기와 같은 종래 반도체 메모리의 입출력 제어회로는 스위칭부에 접속되는 입출력라인에는 그 상보적인 입출력라인간에 전압을 균등화하는 수단이 없어, 메인앰프의 입력단측 입출력라인에서 균등화된 프리차지전압을 사용하기 때문에 동작속도가 상대적으로 느린 문제점이 있었다.However, the input / output control circuit of the conventional semiconductor memory as described above has no means for equalizing voltages between the complementary input / output lines in the input / output lines connected to the switching unit, and uses the precharge voltage equalized in the input / output lines on the input end side of the main amplifier. Because of this, there was a problem that the operation speed is relatively slow.
이와 같은 문제점을 감안한 본 발명은 비트라인에 접속되는 스위칭부 부근의 입출력라인에 균등화수단을 두어 프리차지 및 균등화가 빠르게 수행되도록 하는 반도체 메모리의 입출력 제어회로를 제공함에 그 목적이 있다.It is an object of the present invention to provide an input / output control circuit of a semiconductor memory in which an equalization means is provided at an input / output line near a switching unit connected to a bit line so that precharge and equalization can be performed quickly.
상기와 같은 목적은 입출력라인 및 상보적인 입출력라인을 프리차지 및 균등화하는 프리차지 수단과; 비트라인을 통해 출력되는 센스앰프에서 센싱된 데이터를 상기 입출력라인 및 상보적인 입출력라인에 인가제어하는 스위칭 수단과; 상기 프리차지 수단에 의해 프리차지 및 균등화된 프리차지전압을 상기 스위칭 수단측 입출력라인과 상보적인 입출력라인에 전송제어하며, 상기 스위칭수단을 통해 인하된 반도체 메모리의 데이터를 메인앰프로 전송제어하는 전송 수단을 포함하는 반도체 메모리의 입출력 제어회로에 있어서, 제어신호에 따라 상기 스위칭 수단과 전송 수단을 연결하는 입출력라인과 상보적인 입출력라인을 균등화하는 균등화 수단을 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object includes: precharge means for precharging and equalizing the input / output line and the complementary input / output line; Switching means for applying and controlling the data sensed by the sense amplifier output through the bit line to the input / output line and the complementary input / output line; Transfer control of the precharge voltage equalized and precharged by the precharge means to an input / output line complementary to the input / output line of the switching means, and transfer control of the data of the semiconductor memory lowered through the switching means to the main amplifier An input / output control circuit of a semiconductor memory comprising means, which is achieved by further comprising equalization means for equalizing an input / output line and a complementary input / output line connecting said switching means and a transfer means in accordance with a control signal. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명 반도체 메모리의 입출력 제어회로도로서, 이에 도시한 바와 같이 종래 도2에 도시한 기술구성에 상기 전송부(8)와 스위칭부(7)의 사이에 위치하는 입출력라인(IO1,IO1B),(IO2,IO2B)에 제어신호(LIOEQB)에 따라 입출력라인(IO1,IO2)과 상보적인 입출력라인(IO1B,IO2B)의 전압을 균등화하는 균등화부(9)를 더 포함하여 구성된다.FIG. 3 is an input / output control circuit diagram of the semiconductor memory according to the present invention. As shown in FIG. 2, the input / output lines IO1 and IO1B are located between the transfer section 8 and the switching section 7 in the technical configuration shown in FIG. And an equalizer 9 for equalizing the voltages of the input / output lines IO1 and IO2 complementary to the input / output lines IO1 and IO2 in accordance with the control signals LIOEQB.
상기 균등화부(9)는 입출력라인(IO1,IO2)과 상보적인 입출력라인(IO1B,IO2B)에 각각의 소스와 드레인이 접속되고, 각각의 게이트에 인가 되는 제어신호(LIOEQB)에 따라 도통제어되는 엔모스 트랜지스터(NM5,NM6)로 구성된다.The equalizer 9 is connected to the input and output lines IO1B and IO2B complementary to the input / output lines IO1 and IO2, respectively, and is electrically controlled according to the control signal LIOEQB applied to the respective gates. It consists of NMOS transistors NM5 and NM6.
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 입출력 제어회로의 동작을 설명한다.The operation of the input / output control circuit of the semiconductor memory of the present invention configured as described above will be described below.
먼저, 반도체 메모리로부터 데이터가 출력되는 경우, 종래와 동일한 방법으로 워드라인 구동부(1)와 비트라인 선택신호(YSEL)에 의해 선택된 메모리셀의 데이터는 비트라인과 반전비트라인의 전압차로 출력되며, 이는 센스앰프(3)에서 센싱되어 출력된다.First, when data is output from the semiconductor memory, the data of the memory cell selected by the word line driver 1 and the bit line selection signal YSEL is output as a voltage difference between the bit line and the inverting bit line in the same manner as the conventional art. This is sensed by the sense amplifier 3 and output.
이와 같은 과정의 전에 상기 균등화신호(EQIOB)가 저전위로 인가되어 상기 프리차지부(6)의 피모스 트랜지스터(PM1~PM6)를 모두 도통시킨다.Before the process, the equalization signal EQIOB is applied at low potential to conduct all of the PMOS transistors PM1 to PM6 of the precharge unit 6.
이에 따라, 상기 메인엠프(4)측에 접속된 입출력라인(IO1,IO1B),(IO2,IO2B)에는 프리차지전압(VDL)이 인가되고, 피모스 트랜지스터(PM5,PM6)에 의해 입출력라인(IO1,IO1B),(IO2,IO2B)간의 전압이 동일한 값으로 된다.Accordingly, the precharge voltage VDL is applied to the input / output lines IO1 and IO1B and IO2 and IO2B connected to the main amplifier 4 side, and the input / output line (P5) is applied by the PMOS transistors PM5 and PM6. The voltage between IO1, IO1B) and (IO2, IO2B) becomes the same value.
그 다음, 상기 전송제어신호(BLEQ)와 반전전송제어신호(BLEQB)가 각각 고전위와 저전위로 인가되어 상기 센스앰프(4)측의 입출력라인(IO1,IO1B),(IO2,IO2B)측에 상기 균등화된 프리차지전압(VDL)을 인가한다.Then, the transmission control signal BLEQ and the inversion transmission control signal BLEQB are applied at high and low potentials, respectively, to the input / output lines IO1, IO1B, and IO2, IO2B sides of the sense amplifier 4 side. The equalized precharge voltage VDL is applied.
이와 동시에 상기 제어신호(LIOEQB)가 고전위로 인가되어, 상기 균등화부(9)의 엔모스 트랜지스터(NM5,NM6)를 모두 도통시켜, 입출력라인(IO1,IO2),(IO1B,IO2B)를 동일한 전압값으로 균등화한다. At the same time, the control signal LIOEQB is applied at high potential to conduct both the NMOS transistors NM5 and NM6 of the equalizer 9 so that the input / output lines IO1, IO2, and IO1B, IO2B are the same voltage. Equalize by value.
이와 같이 프리차지 및 균등화가 완료되면, 상기 균등화신호(EQIOB)와 제어신호(LIOEQB)는 고전위와 저전위로 각각 인가되어 피모스 트랜지스터(PM1~PM6)와 엔모스 트랜지스터(NM5,NM6)를 모두 오프시킨다.When the precharge and equalization are completed as described above, the equalization signal EQIOB and the control signal LIOEQB are applied at high and low potentials, respectively, to turn off both the PMOS transistors PM1 to PM6 and the NMOS transistors NM5 and NM6. Let's do it.
그 다음, 비트라인선택신호(VSEL)가 고전위로 인가되어 상기 스위칭부(7)의 엔모스 트랜지스터(NM1~NM4)를 모두 도통시키며, 이에 따라 상기 센스앰프(3)를 통해 센싱된 메모리셀의 데이터가 균등화된 입출력라인(IO1,IO1B),(IO2,IO2B)을 통해 메인앰프(4)로 인가된다.Next, the bit line selection signal VSEL is applied at a high potential to conduct all of the NMOS transistors NM1 to NM4 of the switching unit 7, and accordingly, of the memory cell sensed through the sense amplifier 3. Data is applied to the main amplifier 4 through the equalized input / output lines IO1 and IO1B and IO2 and IO2B.
그 다음, 상기 메인앰프(4)는 입력된 데이터를 증폭하여 외부로 출력하게 된다.Then, the main amplifier 4 amplifies the input data and outputs it to the outside.
그리고, 상기와 같은 균등화부(8)는 2개의 모스 트랜지스터 만으로 구성되어 면적의 차지가 적기 때문에 입출력라인의 여러부분에 배치하여 프리차지 및 균등화의 속도를 향상시킬 수 있다.Since the equalizer 8 is composed of only two MOS transistors, and thus has a small area, the equalizer 8 may be disposed in various parts of the input / output line to improve the speed of precharge and equalization.
이와 같이 출력데이터가 출력된 후에는 상기와 같은 프리차지 및 균등화동작을 다시 수행하며, 이때, 균등화부(8)에 의해 그 균등화가 더욱 빨리 이루어질 수 있다.After the output data is output in this manner, the precharge and equalization operations as described above are performed again. In this case, the equalization unit 8 can make the equalization faster.
상기한 바와 같이 본 발명은 제어신호에 따라 입출력라인과 상보적인 입출력라인을 균등화시키는 균등화부를 스위칭부와 전송부 사이의 입출력라인측에 둠으로써, 빠른 시간 내에 입출력라인과 상보적인 입출력라인 사이에 균등화가 이루어지도록 하여 반도체 메모리의 동작속도를 향상시키는 효과가 있다.As described above, the present invention equalizes the input / output line and the complementary input / output line in a short time by placing an equalization part equalizing the input / output line and the complementary input / output line on the input / output line side between the switching unit and the transmission unit according to the control signal. In this way, the operation speed of the semiconductor memory can be improved.
도1은 일반적인 반도체 메모리의 개략적인 블록구성도.1 is a schematic block diagram of a general semiconductor memory.
도2는 종래 반도체 메모리의 입출력 제어회로도.2 is an input / output control circuit diagram of a conventional semiconductor memory.
도3은 본 발명 반도체 메모리의 입출력 제어회로도.Fig. 3 is an input / output control circuit diagram of the semiconductor memory of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:워드라인 구동부 2:메모리셀부1: Word line driver unit 2: Memory cell unit
3:센스앰프 4:메인앰프3: Sense amplifier 4: Main amplifier
6:프리차지부 7:스위칭부6: precharge branch 7: switching unit
8:전송부8: Transmission section
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Patent Citations (1)
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