KR100422820B1 - Sense amplifier of semiconductor memory device - Google Patents

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Abstract

PURPOSE: A sense amplifier of a semiconductor memory device is provided to obtain sufficiently a voltage gain by controlling a threshold voltage of a sense amplifier according to the external power. CONSTITUTION: A sense amplifier of a semiconductor memory device includes a precharge circuit and a sense amplification circuit. The precharge circuit(20) precharges bit lines and inverse bit lines by an equalization signal. The sense amplification circuit(30) is used for sensing and amplifying the voltage difference between the bit lines and the inverse bit lines by a sense enable signal. The sense amplifier further includes a threshold voltage controller, an external power sense amplifier, and a switching circuit. The threshold voltage controller(40) is used for controlling a threshold voltage of the sense amplification circuit by a sense enable signal. The external power sense amplifier(50) senses a supply voltage according to a control signal and amplifies the sensed supply voltage according to the reference voltage. The switching circuit(60) switches the sense enable signal by an output signal of the external power sense amplifier.

Description

반도체 메모리 소자의 감지 증폭기Sense Amplifiers in Semiconductor Memory Devices

본 발명은 외부전압이 광범위하게 변화되는 조건에서도 정상적으로 감지증폭작용을 정상적을 수행할 수 있는 반도체 메모리 소자의 감지 증폭기에 관한 것이다.The present invention relates to a sense amplifier of a semiconductor memory device that can normally perform a sense amplification even under a wide range of external voltage changes.

도 1을 참조하여 종래의 반도체 메모리 소자의 감지 증폭기를 설명한다.A sense amplifier of a conventional semiconductor memory device will be described with reference to FIG. 1.

도 1을 참조하면, 종래의 반도체 메모리 소자의 감지 증폭기는 등화신호(EQ)에 의해 비트라인(10)과 반전비트라인(10)를 프리차아지시키기 위한 프리차아지부(20)와, 센스인에이블신호(SE)에 의해 비트라인(10)과 반전비트라인(11)의 전압차를 감지증폭하여 출력단(OUT)을 통해 출력하기 위한 감지증폭부(30)를 구비한다.Referring to FIG. 1, a sense amplifier of a conventional semiconductor memory device includes a precharge unit 20 for precharging a bit line 10 and an inverted bit line 10 by an equalization signal EQ, and a sense-in And a sense amplifier 30 for sensing and amplifying the voltage difference between the bit line 10 and the inverted bit line 11 through the output signal OUT.

프리차아지수단(20)은 비트라인(10)을 프리차아지시키기 위한 제 1 프리차아지수단(21)과, 반전비트라인(22)을 프리차아지시키기 위한 제 2 프리차아지수단(22)으로 이루어진다.The precharge means 20 comprises a first precharge means 21 for precharging the bit line 10 and a second precharge means 22 for precharging the inverting bit line 22. )

제 1 프리차아지수단(21)은 게이트에 등화신호(EQ)가 인가되고, 전원전압과 비트라인(10) 사이에 연결된 NMOS 트랜지스터(NM21)로 구성된다.The first precharge means 21 is provided with an equalization signal EQ applied to a gate, and is composed of an NMOS transistor NM21 connected between a power supply voltage and a bit line 10.

제 2 프리차아지수단(22)은 게이트에 등화신호(EQ)가 인가되고, 전원전압과 반전비트라인(11) 사이에 연결된 NMOS 트랜지스터(NM22)로 구성된다.The second precharge means 22 includes an NMOS transistor NM22 connected between the power supply voltage and the inverting bit line 11 by applying an equalization signal EQ to the gate.

감지증폭부(30)는 비트라인(10)과 반전비트라인(11)의 전압이 게이트에 각각 인가되는 차동증폭용 NMOS 트랜지스터(NM31, NM32)들과, NMOS 트랜지스터(NM31, NM32)의 드레인과 전원전압 사이에 연결된 전류미러용 PMOS 트랜지스터(PM31, PM32)들과, 게이트에 센스인에이블신호(SE)가 인가되고, NMOS 트랜지스터(NM31, NM32)들의 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM33)를 구비한다.The sense amplifier 30 may include the differential amplification NMOS transistors NM31 and NM32 to which the voltages of the bit line 10 and the inverted bit line 11 are applied to the gate, and the drains of the NMOS transistors NM31 and NM32. PMOS transistors PM31 and PM32 for current mirrors connected between the power supply voltages and a sense enable signal SE are applied to the gates, and NMOS transistors for current sources connected between the source and ground of the NMOS transistors NM31 and NM32. (NM33) is provided.

하이상태의 등호신호(EQ)가 인가되면, 제 1 프리차아지수단(21)의 NMOS 트랜지스터(NM21)가 턴온되어 비트라인(10)을 프리차아지시키고, 또한 제 2 프리차아지수단(22)의 NMOS 트랜지스터(NM22)가 턴온되어 반전비트라인(11)을 프리차아지시킨다.When the equal state signal EQ in the high state is applied, the NMOS transistor NM21 of the first precharge means 21 is turned on to precharge the bit line 10, and the second precharge means 22. NMOS transistor NM22 is turned on to precharge the inverting bit line 11.

그리고, 하이상태의 센스인에이블신호(SE)가 인가되면, 전류소오스용 NMOS 트랜지스터(NM33)가 턴온되어 차동증폭용 NMOS 트랜지스터(NM31, NM32)를 구동시키며, 이어서 차동증폭용 NMOS 트랜지스터(NM31, NM32)들은 비트라인(10)과 반전비트라인(11)의 전압차를 감지증폭하여 출력단(OUT)을 통해 출력한다.When the high sense sense enable signal SE is applied, the current source NMOS transistor NM33 is turned on to drive the differential amplification NMOS transistors NM31 and NM32, and then the differential amplification NMOS transistor NM31, The NM32 senses and amplifies the voltage difference between the bit line 10 and the inverted bit line 11 and outputs the same through the output terminal OUT.

그러나, 상기와 같은 종래의 반도체 메모리 소자의 감지 증폭기는, 주로 5V의 전원에 의해 작동되도록 설계되어 있어 외부전압이 일정수준이하로 내려가면, 오동작이 발생되고, 동작속도가 현저하게 느려지는 문제점이 존재하였다.However, the sense amplifier of the conventional semiconductor memory device as described above is mainly designed to be operated by a power supply of 5V. When the external voltage falls below a certain level, a malfunction occurs and the operation speed is considerably slowed. Existed.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 외부로부터 인가되는 전원을 감지하여, 이 감지값에 따라 감지증폭기의 문턱전압의 크기를 제어하여 전압이득을 적정하게 조절하여 주므로써, 오동작의 발생을 방지하고, 또한 동작 속도를 개선할 수 있는 반도체 메모리 소자의 감지 증폭기를 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems, by detecting the power applied from the outside, by controlling the magnitude of the threshold voltage of the detection amplifier according to this detection value to properly adjust the voltage gain, malfunction It is an object of the present invention to provide a sense amplifier of a semiconductor memory device that can prevent the occurrence of and also improve the operation speed.

도 1은 종래의 반도체 메모리 소자의 감지 증폭기의 회로도.1 is a circuit diagram of a sense amplifier of a conventional semiconductor memory device.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 감지 증폭기의 회로도.2 is a circuit diagram of a sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20: 프리차아지부 30: 감지증폭부20: precharge branch 30: detection amplifier

40: 문턱전압 제어부 50: 외부전원 감지증폭부40: threshold voltage control unit 50: external power detection amplifier

60: 스위칭부60: switching unit

이와 같은 목적을 달성하기 위한 본 발명은, 등화신호에 의해 비트라인과 반전비트라인를 프리차아지시키기 위한 프리차아지부와, 센스인에이블신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하여 출력단을 통해 출력하기 위한 감지증폭부로 구성된 반도체 메모리 소자의 감지 증폭기에 있어서, 센스인에이블신호에 의해 감지증폭부의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부; 제어신호에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부; 및 외부전원 감지증폭부로부터 출력된 신호에 의해 센스인에이블신호를 감지증폭부 및 문턱전압 제어부로 스위칭시키기 위한 스위칭부를 포함한다.In order to achieve the above object, the present invention provides a precharge unit for precharging a bit line and an inverted bit line by an equalization signal, and senses and amplifies a voltage difference between the bit line and the inverted bit line by a sense enable signal. A sense amplifier of a semiconductor memory device comprising a sense amplifier for outputting through an output terminal, comprising: a threshold voltage controller for controlling a magnitude of a threshold voltage of a sense amplifier by a sense enable signal; An external power detection amplifier for detecting a power supply voltage applied from the outside by a control signal and differentially amplifying the power supply voltage according to a reference voltage; And a switching unit for switching the sense enable signal to the sensing amplifier and the threshold voltage controller by the signal output from the external power sensing amplifier.

이하, 도 2를 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, a preferred embodiment of the present invention will be described with reference to FIG. 2.

도 2를 참조하면, 본 발명의 반도체 메모리 소자의 감지 증폭기는, 도 1과 마찬가지로, 프리차아지부(20)와, 감지증폭부(30)를 구비한다.Referring to FIG. 2, the sense amplifier of the semiconductor memory device of the present invention, like FIG. 1, includes a precharge unit 20 and a sense amplifier 30.

또한, 본 발명의 반도체 메모리 소자의 감지 증폭기는 센스인에이블신호(SE)에 의해 감지증폭부(10)의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부(40)와, 제어신호(CS)에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부(50)와, 외부전원 감지증폭부(50)로부터 출력된 신호에 의해 센스인에이블신호(SE)를 감지증폭부(30) 및 문턱전압 제어부(40)로 스위칭시키기 위한 스위칭부(60)를 더 구비한다.In addition, the sense amplifier of the semiconductor memory device of the present invention is provided to the threshold voltage controller 40 and the control signal CS for controlling the magnitude of the threshold voltage of the sense amplifier 10 by the sense enable signal SE. A sense enable signal SE by a signal output from the external power detection amplifier 50 and an external power detection amplifier 50 for differentially amplifying according to a reference voltage by detecting a power supply voltage applied from the outside. A switching unit 60 for switching to the sensing amplifier 30 and the threshold voltage controller 40 is further provided.

문턱전압 제어부(40)는 감지증폭부(10)의 차동증폭용 NMOS 트랜지스터(NM32)의 소오스와 접지사이에 순차적으로 직렬 연결된, 게이트에 센스인에이블신호(SE)가 인가되는 NMOS 트랜지스터(NM41), 전원전압이 각각 게이트에 인가되는 NMOS 트랜지스터(NM42, NM43)들로 이루어진다.The threshold voltage controller 40 is an NMOS transistor NM41 to which a sense enable signal SE is applied to a gate, which is sequentially connected in series between the source and the ground of the differential amplification NMOS transistor NM32 of the sense amplifier 10. The NMOS transistors NM42 and NM43 are applied to a gate, respectively.

외부전원 감지증폭부(50)는 제어신호(CS)에 의해 외부로부터 인가되는 전원전압을 감지하기 위한 외부전원 감지수단(51)과, 제어신호(CS)에 의해 외부전원 감지수단(51)에 의해 감지된 외부전원을 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭수단(52)과, 외부전원 감지증폭수단(52)의 출력신호를 반전시키기 위한 인버터(IV51)와, 인버터(51)를 통해 반전된 신호를 다시 반전시키기 위한 인버터(IV52)를 구비한다.The external power detection amplifier 50 is connected to the external power detection means 51 for sensing the power voltage applied from the outside by the control signal CS and the control signal CS to the external power detection means 51. The external power sensing amplifying means 52 for differentially amplifying the external power sensed by the reference voltage, the inverter IV51 for inverting the output signal of the external power sensing amplifying means 52, and the inverter 51. An inverter IV52 for inverting the signal inverted again is provided.

외부전원 감지수단(51)은 외부전원과 접지 사이에 순차적으로 직렬 연결된, 다이오드용 PMOS 트랜지스터(PM51), 다이오드용 PMOS 트랜지스터(PM52), 저항(R51) 및 게이트에 제어신호(CS)가 인가되는 NMOS 트랜지스터(NM51)로 구성된다.The external power detecting means 51 is applied with a control signal CS to a diode PMOS transistor PM51, a diode PMOS transistor PM52, a resistor R51, and a gate, which are sequentially connected between an external power source and ground. It consists of an NMOS transistor NM51.

외부전원 감지증폭수단(52)은 기준전압과 외부전원 감지수단(51)의 출력신호가 각각 게이트에 인가되는 차동증폭용 NMOS 트랜지스터(NM52, NM53)들과, NMOS 트랜지스터(NM52, NM53)의 드레인과 전원전압 사이에 연결된 전류미러용 PMOS 트랜지스터(PM53, PM54)들과, 게이트에 제어신호(CS)가 인가되고, NMOS 트랜지스터(NM52, NM53)들의 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM54)를 구비한다.The external power sensing amplifying means 52 is configured to drain the NMOS transistors NM52 and NM53 and the differential amplification NMOS transistors NM52 and NM53 to which the reference voltage and the output signal of the external power sensing means 51 are applied to the gate, respectively. PMOS transistors PM53 and PM54 for current mirrors connected between and the power supply voltage, a control signal CS is applied to a gate, and an NMOS transistor for current source connected between a source of the NMOS transistors NM52 and NM53 and ground. NM54).

스위칭부(60)는 외부전원 감지증폭부(50)로부터 출력된 신호에 의해 센스인에이블신호(SE)를 감지증폭부(10) 및 문턱전압 제어부(40)로 각각 스위칭시키기 위한 제 1 및 제 2 스위칭수단(61, 62)이로 이루어진다.The switching unit 60 is configured to switch the sense enable signal SE to the sensing amplifier 10 and the threshold voltage controller 40 by signals output from the external power sensing amplifier 50, respectively. 2 switching means (61, 62) consists of.

제 1 스위칭수단(61)은 외부전원 감지증폭부(50)의 인버터(IV51)로부터 출력된 신호가 P형 게이트에 인가되고, 외부전원 감지증폭부(50)의 인버터(IV52)로부터출력된 신호가 N형 게이트에 인가되는 트랜스미션게이트(TRG61)와, 외부전원 감지증폭부(50)의 인버터(IV51)로부터 출력된 신호가 게이트에 인가되며, 트랜스미션게이트(TRG61)와 접지사이에 연결된 NMOS 트랜지스터(NM61)를 구성한다.The first switching means 61 is a signal output from the inverter IV51 of the external power detection amplifier 50 is applied to the P-type gate, the signal output from the inverter IV52 of the external power detection amplifier 50 Is applied to the transmission gate TRG61 applied to the N-type gate, and the signal output from the inverter IV51 of the external power sensing amplifier 50 is applied to the gate, and an NMOS transistor connected between the transmission gate TRG61 and ground ( NM61).

제 2 스위칭수단(62)은 외부전원 감지증폭부(50)의 인버터(IV51)로부터 출력된 신호가 N형 게이트에 인가되고, 외부전원 감지증폭부(50)의 인버터(IV52)로부터 출력된 신호가 P형 게이트에 인가되는 트랜스미션게이트(TRG62)와, 외부전원 감지증폭부(50)의 인버터(IV52)로부터 출력된 신호가 게이트에 인가되며, 트랜스미션게이트(TRG61)와 접지사이에 연결된 NMOS 트랜지스터(NM61)를 구성한다.The second switching means 62 is a signal output from the inverter IV51 of the external power detection amplifier 50 is applied to the N-type gate, the signal output from the inverter IV52 of the external power detection amplifier 50 Is applied to the transmission gate TRG62 and the output signal from the inverter IV52 of the external power sensing amplifier 50 is applied to the gate, and an NMOS transistor connected between the transmission gate TRG61 and ground ( NM61).

상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 감지 증폭기를 설명하면 다음과 같다.Referring to the sense amplifier of the semiconductor memory device of the present invention having the above structure as follows.

외부전원 감지수단(51)에 의해 감지된 외부전원 감지값이 기준전압보다 높으면, 외부전원 감지증폭수단(52)은 이를 기준전압에 따라 차동증폭시켜 하이신호를 인버터(IV51)로 출력하고, 인버터(IV51)는 외부전원 감지증폭수단(52)으로부터 출력된 하이신호를 반전시켜 로우신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 P형 게이트 및 NMOS 트랜지스터(NM61)의 게이트로 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 N형 게이트로 인가한다. 이어서 인버터(IV52)는 로우신호를 다시 반전시켜 하이신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 N형 게이트에 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 P형 게이트 및 NMOS 트랜지스터(NM62)의 게이트로 인가한다.If the external power detection value sensed by the external power detection means 51 is higher than the reference voltage, the external power detection amplification means 52 amplifies it differentially according to the reference voltage to output a high signal to the inverter IV51, and the inverter IV51 inverts the high signal output from the external power supply sensing amplification means 52 to convert the low signal into the P-type gate of the transmission gate TRG61 of the first switching means 61 and the gate of the NMOS transistor NM61. And to the N-type gate of the transmission gate TRG62 of the second switching means 62. Subsequently, the inverter IV52 inverts the low signal again to apply a high signal to the N-type gate of the transmission gate TRG61 of the first switching means 61, and also to the transmission gate TRG62 of the second switching means 62. Is applied to the P-type gate and the gate of the NMOS transistor NM62.

따라서, 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)는 턴오프되어 센스인에이블신호(SE)가 문턱전압 제어부(40)에는 전달되지 못하고, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)를 통해서 센스인에이블신호(SE)가 감지증폭부(30)의 전류소오스용 NMOS 트랜지스터(NM33)의 게이트로 인가되므로써, 감지증폭부(30)는 종래와 같이 동작한다.Accordingly, the transmission gate TRG62 of the second switching means 62 is turned off so that the sense enable signal SE is not transmitted to the threshold voltage controller 40, and the transmission gate TRG61 of the first switching means 61 is not transmitted. The sense enable signal SE is applied to the gate of the current source NMOS transistor NM33 of the sense amplification unit 30 through the reference signal, so that the sense amplifier 30 operates as in the prior art.

상기와 반대로, 외부전원 감지수단(51)에 의해 감지된 외부전원 감지값이 기준전압보다 낮으면, 외부전원 감지증폭수단(52)은 로우신호를 인버터(IV51)로 출력하고, 인버터(IV51)는 외부전원 감지증폭수단(52)으로부터 출력된 로우신호를 반전시켜 하이신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 P형 게이트 및 NMOS 트랜지스터(NM61)의 게이트로 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 N형 게이트로 인가한다. 이어서 인버터(IV52)는 로우신호를 다시 반전시켜 로우신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 N형 게이트에 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 P형 게이트 및 NMOS 트랜지스터(NM62)의 게이트로 인가한다.On the contrary, when the external power detection value sensed by the external power detection means 51 is lower than the reference voltage, the external power detection amplifying means 52 outputs a low signal to the inverter IV51, and the inverter IV51. Inverts the low signal output from the external power supply sensing amplification means 52 and applies a high signal to the P-type gate of the transmission gate TRG61 of the first switching means 61 and the gate of the NMOS transistor NM61, Also applied to the N-type gate of the transmission gate (TRG62) of the second switching means (62). Subsequently, the inverter IV52 inverts the low signal again to apply the low signal to the N-type gate of the transmission gate TRG61 of the first switching means 61, and also to the transmission gate TRG62 of the second switching means 62. Is applied to the P-type gate and the gate of the NMOS transistor NM62.

따라서, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)는 턴오프되어 센스인에이블신호(SE)가 감지증폭부(10)의 전류소오스용 NMOS 트랜지스터(NM33)의 게이트에 인가되지 못하고, 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)를 통해서 센스인에이블신호(SE)가 문턱전압 제어부(40)의 NMOS 트랜지터(NM41)의 게이트로 인가되므로써, 감지증폭부(10)의 차동증폭용 NMOS 트랜지스터(NM31, NM32)의 소오스 전압을 상승시켜주어 결국에는 문턱전압(=게이트전압(VG) - 소오스전압(VS))을 감소시킨다. 이렇게 감지증폭부(30)의 차동증폭용 NMOS 트랜지스터(NM31, NM32)들의 문터전압이 감소하게 되면, 풀업용 PMOS 트랜지스터를 사용하는 높은 전원전압 영역에서도, 차동증폭용 NMOS 트랜지스터(NM31, NM32)들 중에 일측의 입력단은 포화영역에서 타측의 입력단은 선형영역에서 동작되므로 인하여 충분한 전압 이득을 확보하게 된다.Accordingly, the transmission gate TRG61 of the first switching means 61 is turned off so that the sense enable signal SE is not applied to the gate of the current source NMOS transistor NM33 of the sense amplifier 10. 2 The sense enable signal SE is applied to the gate of the NMOS transistor NM41 of the threshold voltage controller 40 through the transmission gate TRG62 of the switching means 62, thereby providing a differential amplification of the sense amplifier 10. The source voltages of the NMOS transistors NM31 and NM32 are raised to eventually reduce the threshold voltage (= gate voltage V G -source voltage V S ). When the gate voltage of the differential amplification NMOS transistors NM31 and NM32 of the sensing amplifier 30 is reduced in this manner, the differential amplification NMOS transistors NM31 and NM32 may be used even in a high power supply voltage region using the pull-up PMOS transistor. In this case, the input terminal of one side is operated in the saturation region and the other input terminal is operated in the linear region, thereby securing sufficient voltage gain.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

이상에서 설명한 바와같이 본 발명의 반도체 메모리 소자의 감지 증폭기는, 외부전원에 따라 감지증폭기의 문턱전압을 조절하여 충분한 전압이득을 확보하므로써, 광범위한 전원전압에서도 정상적으로 작동하고, 오동작의 발생을 방지하며, 또한 동작 속도를 개선할 수 있는 효과를 제공한다.As described above, the sense amplifier of the semiconductor memory device of the present invention operates properly at a wide range of power supply voltages by preventing the occurrence of malfunctions by controlling the threshold voltage of the sense amplifier in accordance with an external power supply. It also provides the effect of improving the speed of operation.

Claims (8)

등화신호에 의해 비트라인과 반전비트라인를 프리차아지시키기 위한 프리차아지부와, 센스인에이블신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하여 출력단을 통해 출력하기 위한 감지증폭부로 구성된 반도체 메모리 소자의 감지 증폭기에 있어서,A semiconductor comprising a precharge unit for precharging the bit line and the inverted bit line by the equalization signal, and a sense amplifier unit for sensing and amplifying the voltage difference between the bit line and the inverted bit line by the sense enable signal and outputting the same through the output terminal. In the sense amplifier of the memory device, 상기 센스인에이블신호에 의해 상기 감지증폭부의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부;A threshold voltage controller configured to control the magnitude of the threshold voltage of the sense amplifier by the sense enable signal; 제어신호에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부; 및An external power detection amplifier for detecting a power supply voltage applied from the outside by a control signal and differentially amplifying the power supply voltage according to a reference voltage; And 상기 외부전원 감지증폭부로부터 출력된 신호에 의해 상기 센스인에이블신호를 상기 감지증폭부 및 상기 문턱전압 제어부로 스위칭시키기 위한 스위칭부A switching unit for switching the sense enable signal to the sensing amplifier and the threshold voltage controller by a signal output from the external power sensing amplifier; 를 구비한 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device having a. 제 1 항에 있어서, 상기 문턱전압 제어부는The method of claim 1, wherein the threshold voltage control unit 상기 감지증폭부와 접지사이에 순차적으로 직렬 연결된, 게이트에 상기 센스인에이블신호가 인가되는 제 1 NMOS 트랜지스터, 전원전압이 각각 게이트에 인가되는 제 2 및 제 3 NMOS 트랜지스터A first NMOS transistor to which the sense enable signal is applied to a gate and a second and third NMOS transistor to which a power supply voltage is applied to a gate, respectively, sequentially connected between the sense amplifier and ground; 를 포함하는 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device comprising a. 제 1 항에 있어서, 상기 외부전원 감지증폭부는The method of claim 1, wherein the external power detection amplifier 상기 제어신호에 의해 외부로부터 인가되는 전원전압을 감지하기 위한 외부전원 감지수단;External power detection means for detecting a power supply voltage applied from the outside by the control signal; 상기 제어신호에 의해 상기 외부전원 감지수단에 의해 감지된 외부전원을 상기 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭수단;External power detection amplifying means for differentially amplifying the external power sensed by the external power sensing means by the control signal according to the reference voltage; 상기 외부전원 감지증폭수단의 출력신호를 반전시키기 위한 제 1 인버터; 및A first inverter for inverting an output signal of the external power sensing amplifying means; And 상기 제 1 인버터를 통해 반전된 신호를 다시 반전시키기 위한 제 2 인버터를 포함하는 반도체 메모리 소자의 감지 증폭기.And a second inverter for inverting again the signal inverted through the first inverter. 제 3 항에 있어서, 상기 외부전원 감지수단은The method of claim 3, wherein the external power detection means 상기 외부전원과 접지 사이에 순차적으로 직렬 연결된, 다이오드용 제 1 PMOS 트랜지스터, 다이오드용 제 2 PMOS 트랜지스터, 저항 및 게이트에 상기 제어신호가 인가되는 NMOS 트랜지스터An NMOS transistor in which the control signal is applied to a first PMOS transistor for a diode, a second PMOS transistor for a diode, a resistor, and a gate sequentially connected in series between the external power source and the ground; 를 포함하는 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device comprising a. 제 3 항에 있어서, 상기 외부전원 감지증폭수단은The method of claim 3, wherein the external power detection amplifier means 상기 기준전압과 상기 외부전원 감지수단의 출력신호가 각각 게이트에 인가되는 차동증폭용 제 1 및 제 2 NMOS 트랜지스터;First and second NMOS transistors for differential amplification to which the reference voltage and the output signal of the external power sensing means are respectively applied to a gate; 상기 차동증폭용 제 1 및 제 2 NMOS 트랜지스터의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터; 및First and second PMOS transistors for current mirrors connected between a drain and a power supply voltage of the first and second NMOS transistors for differential amplification; And 게이트에 상기 제어신호가 인가되고, 상기 차동증폭용 제 1 및 제 2 NMOS 트랜지스터의 공통 접속된 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터The control signal is applied to a gate, and the current source NMOS transistor is connected between a common connected source of the differential amplification first and second NMOS transistors and a ground. 를 포함하는 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device comprising a. 제 1 항에 있어서, 상기 스위칭부는The method of claim 1, wherein the switching unit 상기 외부전원 감지증폭부로부터 출력된 신호에 의해 상기 센스인에이블신호를 상기 감지증폭부 및 상기 문턱전압 제어부로 각각 스위칭시키기 위한 제 1 및 제 2 스위칭수단First and second switching means for switching the sense enable signal to the sense amplifier and the threshold voltage controller, respectively, by a signal output from the external power sense amplifier; 을 포함하는 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device comprising a. 제 6 항에 있어서, 상기 제 1 스위칭수단은The method of claim 6, wherein the first switching means 외부전원 감지증폭부(50)의 제 1 인버터로부터 출력된 신호가 P형 게이트에 인가되고, 상기 외부전원 감지증폭부의 제 2 인버터로부터 출력된 신호가 N형 게이트에 인가되는 트랜스미션게이트; 및A transmission gate to which a signal output from the first inverter of the external power detection amplifier 50 is applied to the P-type gate, and a signal output from the second inverter of the external power detection amplifier unit is applied to the N-type gate; And 상기 외부전원 감지증폭부의 상기 제 1 인버터로부터 출력된 신호가 게이트에 인가되며, 상기 트랜스미션게이트와 접지사이에 연결된 NMOS 트랜지스터A signal output from the first inverter of the external power detection amplifier is applied to a gate, and an NMOS transistor connected between the transmission gate and ground. 를 포함하는 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device comprising a. 제 6 항에 있어서, 상기 제 2 스위칭수단은The method of claim 6, wherein the second switching means 상기 외부전원 감지증폭부의 제 1 인버터로부터 출력된 신호가 N형 게이트에 인가되고, 상기 외부전원 감지증폭부의 제 2 인버터로부터 출력된 신호가 P형 게이트에 인가되는 트랜스미션게이트; 및A transmission gate to which a signal output from the first inverter of the external power detection amplifier is applied to the N-type gate and a signal output from the second inverter of the external power detection amplifier is applied to the P-type gate; And 상기 외부전원 감지증폭부의 상기 제 2 인버터로부터 출력된 신호가 게이트에 인가되며, 상기 트랜스미션게이트와 접지사이에 연결된 NMOS 트랜지스터A signal output from the second inverter of the external power detection amplifier is applied to a gate, and an NMOS transistor connected between the transmission gate and ground. 를 포함하는 반도체 메모리 소자의 감지 증폭기.A sense amplifier of a semiconductor memory device comprising a.
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