KR100206883B1 - Bit line precharge circuit - Google Patents
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Abstract
본 발명은 데이터 센싱을 위해 센스앰프가 이퀄라이즈되는 동안, 복수개의 메모리셀이 각각 연결된 복수개의 비트 라인 중 선택된 비트라인의 일측을 통해 상기 비트라인을 소정의 전압으로 프리차지하는 회로에 있어, 상기 선택된 비트 라인의 타측을 통해 소정의 시간동안 소정의 바이어스 전압을 추가로 공급하는 바이어스부와, 상기 바이어스부가 상기 선택된 비트라인에 바이어스 전압을 공급하는 시간을 제어하는 타이밍 제어부로 구성되어, 센서앰프가 이퀄라이즈 되는 동안 비트 라인에 바이어스 전압을 추가로 공급하여 비트라인의 전위를 빨리 프리차지 상태로 만들어주는 비트라인의 프리차지회로에 관한 것이다.The present invention provides a circuit for precharging the bit line to a predetermined voltage through one side of a selected bit line among a plurality of bit lines connected to a plurality of memory cells while the sense amplifier is equalized for data sensing. A bias part for supplying a predetermined bias voltage additionally for a predetermined time through the other side of the bit line, and a timing controller for controlling the time for which the bias part supplies the bias voltage to the selected bit line. The present invention relates to a precharge circuit of a bit line that supplies an additional bias voltage to the bit line during rise, thereby quickly precharging the potential of the bit line.
Description
제1도는 종래 기술에 의한 비트 라인 프리 차지 회로를 나타낸 도면.1 is a diagram showing a bit line precharge circuit according to the prior art.
제2도는 본 발명에 의한 비트 라인 프리 차지 회로를 나타낸 도면.2 is a diagram showing a bit line precharge circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 센스 앰프 20 : 제어부10: sense amplifier 20: control unit
30 : 비트 라인 40, 70 : 디코더부30: bit line 40, 70: decoder section
50, 90, 100 : 바이어스 부 60 : 더미 비트 라인50, 90, 100: bias section 60: dummy bit line
80 : 기준 셀 110 : 타이밍 제어부80 reference cell 110 timing controller
본 발명은 비트 라인 (Bit Line)을 프리 차지하는 회로에 관한 것으로, 특히 롬(ROM)의 집적도가 높아 비트 라인의 길이가 긴 경우에 적당하도록 한 비트 라인 프리 차지 회로의 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for precharging a bit line, and more particularly to a bit line precharge circuit adapted to be suitable when the ROM has a high degree of integration.
제1도는 종래기술에 의한 비트 라인 프리 차지 방법을 설명하기 위한 도면으로서, 셀에서 리드된 데이터를 센싱하는 센스 앰프(10)와, 상기 데이터 센싱을 제어하는 제어부(20)와, 복수개의 셀이 연결된 비트 라인(30)과, 상기 복수개의 비트 라인(30)중 특정한 비트 라인을 선택하는 디코더부(40)와, 상기 제어부(20)의 제어에 따라 디코더부(40)를 통해 상기 비트 라인(30)에 특정 전압을 가해주는 바이어스부(50)와, 복수개의 셀이 연결되어 상기 비트 라인(30)을 보상해 주는 더미(dummy) 비트 라인(60)과, 비트 라인 선택과 동일한 역할을 하기 위해 디코더 역할을 하는 디코더부(70)와, 상기 디코더부(70)에 연결되어 기준 전압을 만들어 주는 기준 셀(80)과, 상기 제어부(20)의 제어에 따라 상기 기준 셀(80)에 특정한 전압을 인가해 주는 바이어스부(90)와, 상기 제어부(20)의 제어신호에 따라 상기 센스앰프(10)의 일측 입력단자의 신호를 타 입력단자로 전송하는 트랜스미션 게이트(T1)로 구성되어 있다.1 is a view for explaining a bit line precharge method according to the prior art, the sense amplifier 10 for sensing the data read from the cell, the control unit 20 for controlling the data sensing and a plurality of cells The connected bit line 30, the decoder unit 40 for selecting a specific bit line among the plurality of bit lines 30, and the bit line through the decoder unit 40 under the control of the controller 20. The bias unit 50 to apply a specific voltage to the 30, the dummy bit line 60 to connect the plurality of cells to compensate the bit line 30, and to play the same role as the bit line selection A decoder 70 serving as a decoder, a reference cell 80 connected to the decoder 70 to generate a reference voltage, and specific to the reference cell 80 under the control of the controller 20. A bias unit 90 for applying a voltage, and the control unit 20 It is composed of the transmission gate (T1) for transmitting a signal of one input terminal of the sense amplifier 10 to the other input terminal in response to a control signal.
또한 디코더부(40)는 디코더(41)와 복수개의 엔모스트랜지스터(40a-40n)로 구성되는데, 상기 엔모스트랜지스터(40a-40n)의 일측 단자는 상기 바이어스부(50)에 공통으로 연결되고 타측 단자는 상기 복수개의 비트 라인(30)과 각각 연결되며 게이트는 상기 디코더(40)와 연결된다. 따라서, 상기 디코더(41)에 의해 턴온되는 모스트랜지스터에 연결된 비트 라인만 선택되게 된다.In addition, the decoder unit 40 includes a decoder 41 and a plurality of NMOS transistors 40a-40n, and one terminal of the NMOS transistors 40a-40n is commonly connected to the bias unit 50. The other terminal is connected to the plurality of bit lines 30, respectively, and the gate is connected to the decoder 40. Therefore, only the bit line connected to the MOS transistor turned on by the decoder 41 is selected.
이와 같이 구성된 회로에서, 상기 센스앰프(10)가 셀로부터 출력되는 데이터를 센싱하기 위해서는 비트 라인(30)과 기준라인이 일정한 시간동안 이퀄라이즈되어야 한다. 상기와 같이 이퀄라이즈를 시키는 이유는 데이터 센싱전에 상기 비트라인(30)의 전압과 기준 전압에 존재하는 전압의 차를 없애 동일한 레벨로 만들어 주기 위함이다. 이를 위해 상기 바이어스부(50)(90)가 디코더부(40)(70)를 통해 각각 소정의 바이어스 전압을 가한다. 이와같은 이퀄라이즈 과정이 끝나고 나면 센스앰프(10)는 비트라인(30)으로부터 입력되는 전압과 기준전압을 센싱하여, 상기 비트라인(30)으로부터 입력되는 전압의 레벨이 기준 전압보다 높으면 하이, 그렇지 않으면 로우 상태로 인지하게 된다.In the circuit configured as described above, the bit line 30 and the reference line must be equalized for a predetermined time in order for the sense amplifier 10 to sense data output from the cell. The reason for equalizing as described above is to make the same level by eliminating the difference between the voltage of the bit line 30 and the voltage present in the reference voltage before data sensing. To this end, the bias units 50 and 90 apply predetermined bias voltages through the decoder units 40 and 70, respectively. After the equalization process is finished, the sense amplifier 10 senses the voltage input from the bit line 30 and the reference voltage. If the level of the voltage input from the bit line 30 is higher than the reference voltage, the sense amplifier 10 is high. If not, it will be recognized as low.
그러나, 칩의 집적도가 높아짐에 따라 비트라인 (30)의 길이가 더불어 길어지게 되고, 따라서 비트라인의 캐패시턴스가 증가하게 된다. 따라서, 만약 선택된 비트 라인의 이전 데이터가 로우였다면 비트 라인은 계속 방전을 하여 거의 0레벨까지 떨어지게 된다. 그런데, 이처럼 하강된 바이어스를 센싱하기 위해 이퀄라이즈 시간동안 비트 라인의 전압을 특정한 전압까지 끌어올려야 하는데, 상기 이퀄라이즈 시간동안 상기와 같이 하강된 바이어스를 충분히 끌어 올리기가 어려우며, 따라서 하이 상태의 데이터를 센싱하는데 문제가 생기게 된다.However, as the degree of integration of the chip increases, the length of the bit line 30 also increases, thus increasing the capacitance of the bit line. Thus, if the previous data of the selected bit line was low, the bit line continues to discharge, dropping to near zero level. However, in order to sense such a lowered bias, it is necessary to raise the voltage of the bit line to a specific voltage during an equalization time, and it is difficult to sufficiently raise the lowered bias as described above during the equalization time, and thus to obtain a high state data. Problems with sensing
따라서, 본 발명의 목적은 이퀄라이즈 기간 동안 비트라인에 추가적인 바이어스를 공급하여 줌으로써 셀의 집적도가 높아지더라도 데이터의 센싱이 용이하도록 한 비트라인의 프리차지회로를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a precharge circuit of a bit line that provides an additional bias to the bit line during an equalization period so that the sensing of data is easy even if the cell density is increased.
상기와 같은 목적을 달성하기 위해, 본 발명은 데이터 센싱을 위해 센스앰프가 이퀄라이즈되는 동안, 복수개의 메모리셀이 각각 연결된 복수개의 비트 라인 중 선택된 비트 라인의 일측을 통해 상기 비트 라인을 소정의 전압으로 프리차지하는 회로에 있어, 상기 선택된 비트라인의 타측을 통해 소정의 시간동안 소정의 바이어스 전압을 추가로 공급하는 바이어스부와, 상기 바이어스부가 상기 선택된 비트라인에 바이어스전압을 공급하는 시간을 제어하는 타이밍 제어부를 포함하여 구성된다.In order to achieve the above object, the present invention provides a predetermined voltage through one side of a selected bit line of a plurality of bit lines connected to a plurality of memory cells while the sense amplifier is equalized for data sensing. In the circuit precharged, the bias section for additionally supplying a predetermined bias voltage for a predetermined time through the other side of the selected bit line, and the timing for controlling the time the bias section supplies the bias voltage to the selected bit line It is configured to include a control unit.
제2도는 본 발명의 의한 비트 라인의 프리 차지 회로를 나타낸 도면으로서, 제1도에 도시된 회로에 추가하여, 상기 비트 라인(30)과 더미 비트 라인(60)에 엔모스트랜지스터(30a-30n)(60a)를 각각 통해 일정한 바이어스 전압을 공급하여 주는 바이어스부(100)와 외부의 제어신호가 인가됨에 따라 선택된 비트 라인에 바이어스 전압을 공급하여 주는 시간을 결정하는 타이밍제어부(110)가 구비되어 있다. 여기서, 상기 엔모스트랜지스터(30a-30n)의 게이트에는 상기 디코더부(40)의 출력신호가 인가되며, 엔모스트랜지스터(60a)의 게이트에는 전원전압이 인가되어 있다.FIG. 2 is a diagram showing a precharge circuit of a bit line according to the present invention. In addition to the circuit shown in FIG. 1, an n-MOS transistor 30a-30n is formed on the bit line 30 and the dummy bit line 60. FIG. And a timing controller 110 for determining a time for supplying a bias voltage to a selected bit line as an external control signal is applied. have. Here, the output signal of the decoder unit 40 is applied to the gates of the MOS transistors 30a-30n, and a power supply voltage is applied to the gate of the MOS transistors 60a.
이와 같이 구성된 본 발명에 의한 비트라인의 프리차지회로의 동작 및 효과를 설명하면 다음과 같다.The operation and effects of the precharge circuit of the bit line according to the present invention configured as described above are as follows.
상기 센스앰프(10)가 셀로부터 출력되는 데이터를 센싱하기 위해서는 비트 라인(30)과 기준라인이 일정한 시간동안 이퀄라이즈된다. 이와같은 이퀄라이즈과정이 끝나고 나면 센스앰프(10)는 비트 라인(30)의 전압과 기준 전압을 센싱하여, 상기 비트 라인(30)으로부터 입력되는 전압의 레벨이 기준 전압보다 높으면 하이, 그렇지 않으면 로우 상태로 인지하게 된다.In order for the sense amplifier 10 to sense data output from the cell, the bit line 30 and the reference line are equalized for a predetermined time. After the equalization process is completed, the sense amplifier 10 senses the voltage of the bit line 30 and the reference voltage. If the level of the voltage input from the bit line 30 is higher than the reference voltage, it is high, otherwise low. It is perceived as a state.
그러나, 칩의 집적도가 높아짐에 따라 비트 라인(30)의 길이가 더불어 길어지게 되고, 따라서 비트라인의 캐패시턴스가 증가하게 된다. 따라서, 만약 선택된 비트 라인의 이전 데이터가 로우였다면 비트 라인은 계속 방전을 하여 거의 0레벨까지 떨어지게 된다. 그런데, 이처럼 하강된 바이어스를 센싱하기 위해 이퀄라이즈 시간동안 비트라인의 전압을 특정한 전압까지 끌어 올려야 하는데, 이를 위해 상기 센스앰프(10)가 이퀄라이즈되는 동안 상기 바이어스부(50)(90)가 비트라인(30)과 기준라인에 바이어스를 가한다. 이와 더불어 상기 타이밍 제어부(110)의 제어를 받은 바이어스부(100)가 상기 엔모스트랜지스터(30a-30n)를 통해 추가적으로 바이어스 전압을 공급하게 된다. 이때, 특정한 비트 라인의 선택은 상기 디코더부(40)의 출력신호에 따라 엔모스트랜지스터(30a-30n)가 온 또는 오프됨으로써, 온이 된 모스트랜지스터와 연결된 비트라인만 선택하게 된다. 또한, 상기 바이어스부(100)가 바이어스 전압을 인가해주는 시간은 상기 센스앰프(10)가 이퀄라이즈되는 시간과 동일하거나 그 보다 짧도록 상기 타이밍 제어부(110)의 제어에 따라 조정된다.However, as the degree of integration of the chip increases, the length of the bit line 30 also increases, thus increasing the capacitance of the bit line. Thus, if the previous data of the selected bit line was low, the bit line continues to discharge, dropping to near zero level. However, in order to sense the lowered bias, the voltage of the bit line needs to be raised to a specific voltage during the equalization time. For this purpose, the bias unit 50 or 90 is a bit while the sense amplifier 10 is equalized. A bias is applied to the line 30 and the reference line. In addition, the bias unit 100 under the control of the timing controller 110 supplies an additional bias voltage through the NMOS transistors 30a-30n. In this case, the specific bit line is selected by only turning on or off the NMOS transistors 30a-30n according to the output signal of the decoder 40, thereby selecting only the bit lines connected to the turned on MOS transistors. In addition, the time for applying the bias voltage by the bias unit 100 is adjusted according to the control of the timing controller 110 to be equal to or shorter than the time when the sense amplifier 10 is equalized.
이상에서 상세히 설명한 바와같이, 본 발명에 의한 비트 라인과 프리차지회로는 센스앰프가 이퀄라이즈 되는 동안 비트라인에 바이어스전압을 추가로 공급하여 비트 라인의 전위를 빨리 프리차지상태로 만들어 주게 된다. 그러므로 메모리의 고집적화에 따라 비트 라인이 길어지더라도 데이터의 센싱이 안정되게 수행될 수 있는 반면 이퀄라이즈 시간을 단축할 수 있게 되므로 동작속도를 향상시키는 효과가 있다.As described in detail above, the bit line and the precharge circuit according to the present invention further supply a bias voltage to the bit line while the sense amplifier is equalized to quickly bring the potential of the bit line into the precharge state. Therefore, even if the bit line is long due to the high integration of the memory, the sensing of the data can be stably performed while the equalization time can be shortened, thereby improving the operation speed.
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR1019950067342A KR100206883B1 (en) | 1995-12-29 | 1995-12-29 | Bit line precharge circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950067342A KR100206883B1 (en) | 1995-12-29 | 1995-12-29 | Bit line precharge circuit |
Publications (2)
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| KR970051281A KR970051281A (en) | 1997-07-29 |
| KR100206883B1 true KR100206883B1 (en) | 1999-07-01 |
Family
ID=19447668
Family Applications (1)
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| KR1019950067342A KR100206883B1 (en) | 1995-12-29 | 1995-12-29 | Bit line precharge circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100206883B1 (en) |
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1995
- 1995-12-29 KR KR1019950067342A patent/KR100206883B1/en not_active IP Right Cessation
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|---|---|
| KR970051281A (en) | 1997-07-29 |
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