KR100365563B1 - The device for driving bit line sense amplifier - Google Patents
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Abstract
본 발명은 반도체 메모리장치 내부의 비트라인 센스앰프 구동장치에 관한 것으로, 특히 메모리 셀 어레이내 서브 워드라인 드라이버의 일측 에지부와 분할 비트라인 센스앰프의 사이에 존재하는 홀 부분상에 비트라인 센스앰프의 인에이블을 제어하는 두 센싱 제어신호를 각각 풀-업 및 풀-다운하는 각각의 드라이버 및 상기 센싱 제어신호들의 프리차지 및 등화동작을 수행하는 각 수단을 구비하도록 구현하므로써, 설계면적 감소 및 상기 각 센싱 제어신호 드라이버간에 발생하는 타이밍 미스매칭의 최소화를 실현하고, 비트라인 전위의 풀-업시 전류 공급능력을 향상시켜 리프레쉬 특성을 개선하도록 한 비트라인 센스앰프 구동장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line sense amplifier driving device in a semiconductor memory device, and more particularly, to a bit line sense amplifier on a hole portion existing between one edge portion of a sub word line driver and a divided bit line sense amplifier in a memory cell array. By reducing the design area and implementing each driver having respective drivers for pull-up and pull-down of each of the two sensing control signals for controlling the enable and each means for performing precharge and equalization operations of the sensing control signals. The present invention relates to a bit line sense amplifier driving apparatus which realizes minimization of timing mismatching occurring between each sensing control signal driver, and improves refresh characteristics by improving current supply capability during pull-up of bit line potential.
Description
본 발명은 반도체 메모리장치 내부의 비트라인 센스앰프 구동장치에 관한 것으로, 보다 상세하게는 메모리 셀 어레이내 서브 워드라인 드라이버의 한 에지부와 분할 비트라인 센스앰프 사이에 구비하는 홀(hole) 부분에 비트라인 센스앰프 인에이블 제어신호를 구동하는 각각의 드라이버를 구현하므로써, 설계면적 감소를 실현하도록 한 비트라인 센스앰프 구동장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line sense amplifier driving device in a semiconductor memory device. The present invention relates to a bit line sense amplifier driving apparatus configured to realize a reduction in design area by implementing respective drivers for driving bit line sense amplifier enable control signals.
도 1 은 종래에 사용된 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도를 도시한 것으로, 워드라인(WLi) 및 비트라인(BLi)에 대응하는 위치에 어레이되어 데이타를 저장하는 다수의 메모리 셀로 이루어진 메모리 셀 어레이(100)와, 다수의 분할 비트라인 센스앰프 어레이(61내지 68)로 구성된 비트라인 센스앰프 어레이(200) 및, 상기 다수의 분할 비트라인 센스앰프 어레이마다 하나씩 할당된 각각의 컬럼 디코더로 이루어진 컬럼 디코더 어레이(300)가 결합되어 구성된다.FIG. 1 is a block diagram of a semiconductor memory device including a bit line sense amplifier driving device used in the related art, which is arrayed at a position corresponding to a word line WLi and a bit line BLi to store data. Memory cell array 100 consisting of a plurality of memory cells, a bit line sense amplifier array 200 consisting of a plurality of divided bit line sense amplifier arrays 61 to 68, and one allocation for each of the plurality of divided bit line sense amplifier arrays. The column decoder array 300 including the respective column decoders is combined and configured.
상기 각각의 분할 비트라인 센스앰프 어레이(61 내지 68)는 각각의 비트라인 센스앰프마다 또는 일정개수로 결합되어 분할된 비트라인 센스앰프 어레이마다 비트라인 센스앰프 인에이블을 제어하는 두 센싱 제어신호(rto, /s)의 생성을 위해 해당 비트라인 센스앰프 및 비트라인 센스앰프 어레이마다 상기 센싱 제어신호(rto)를 풀-업구동하는 풀-업 드라이버(10)와 상기 센싱 제어신호(/s)를 풀-다운구동하는 및 풀-다운 드라이버(20)를 각각 배치하여 구성된 구조로 이루어진다. 뿐만 아니라, 상기 두 센싱 제어신호(rto, /s)의 프리차지동작 및 등화동작을 수행하기 위한 별도의 장치(30과 40)도 분할 비트라인 센스앰프 어레이 사이에 각각 구비하여 구성하게 된다. 이로인해, 설계면적 부담이 커지게 되며, 이에따른 설계비용 증가 등의 문제가 발생한다.Each of the divided bit line sense amplifier arrays 61 to 68 may be coupled to each bit line sense amplifier or a predetermined number of two sensing control signals for controlling the bit line sense amplifier enable for each divided bit line sense amplifier array. a pull-up driver 10 which pull-ups the sensing control signal rto for each corresponding bit line sense amplifier and bit line sense amplifier array to generate rto, / s) and the sensing control signal / s It is configured to have a structure configured to arrange the pull-down drive and the pull-down driver 20, respectively. In addition, separate devices 30 and 40 for precharging and equalizing the two sensing control signals rto and / s are also provided between the divided bit line sense amplifier arrays. As a result, the design area burden is increased, resulting in problems such as an increase in design cost.
도 2 는 도 1 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도를 나타낸 것으로, (a)에 도시된 바와 같이 워드라인(WLi) 전위가 '로직로우'를 유지하는 대기상태를 벗어나 비트라인 센싱동작의 수행을 위해 '로직하이'로 t1시점과 같이 인에이블되어지면(이때의 인에이블 전위는 Vcc+ Vt 수준의 고전압(Vpp)이 됨), 비트라인에서는 유입된 데이타와 참조 비트라인간 전하분배(charge sharing)가 발생하여 (f)에 도시된 바와 같이 두 비트라인(BLi, /BLi)간에 소정의 전위차가 발생된다. 이 상태에서, 딜레이된 라스(RAS: row address strobe)신호에 의해 (b)와 (d)에 각각 도시된 풀-업 드라이버 구동 제어신호(/r) 및 풀-다운 드라이버 구동 제어신호(s)는 각각 '로직로우' 및 '로직하이'의 전위로 천이되어 진다.FIG. 2 is a timing diagram illustrating an operation of the bit line sense amplifier driving apparatus shown in FIG. 1. As shown in (a), the bit line is moved out of the standby state in which the word line WLi potential maintains the logic low. If the logic high is enabled as the time point t1 to perform the sensing operation (the enable potential at this time becomes a high voltage (Vpp) of Vcc + Vt level), the charge between the incoming data and the reference bit line is in the bit line. Charge sharing occurs and a predetermined potential difference is generated between the two bit lines BLi and / BLi as shown in (f). In this state, the pull-up driver drive control signal (/ r) and pull-down driver drive control signal (s) shown in (b) and (d), respectively, by the delayed row address strobe (RAS) signal. Are shifted to the potentials of 'logic low' and 'logic high', respectively.
이에따라, (c)와 (e)에 도시된 비트라인 센스앰프 인에이블 제어신호(rto, /s)는 각각 이전에 유지하던 비트라인 프리차지전위(Vblp)를 풀-업 또는 풀-다운시켜 각각 '로직하이'와 '로직로우'의 전위를 발생시키게 된다. 이 후, 비트라인(BLi, /BLi)은 상기 두 제어신호(rto, /s)의 제어를 받아 센싱동작을 수행하게 되며, 소정의 딜레이시간 이후 (g)에 도시된 바와 같이 컬럼 디코더 출력신호(Ymi, Yni, 등등)가 인에이블되면서 데이타 독출 및 서입동작이 수행된다.Accordingly, the bit line sense amplifier enable control signals rto and / s shown in (c) and (e) respectively pull up or pull down the previously maintained bit line precharge potential Vblp. Logic high and logic low generate potentials. Thereafter, the bit lines BLi and / BLi are subjected to the sensing operation under the control of the two control signals rto and / s, and the column decoder output signals are shown in (g) after a predetermined delay time. (Ymi, Yni, etc.) is enabled and data read and write operations are performed.
그런데, 종래의 비트라인 센스앰프 구동장치는 상기한 바와 같이 비트라인센스앰프 인에이블을 제어하는 두 센싱 제어신호(rto, /s)의 생성을 위해 해당 비트라인 센스앰프 및 비트라인 센스앰프 어레이마다 상기 센싱 제어신호(rto)를 풀-업하는 풀-업 드라이버와 상기 센싱 제어신호(/s)를 풀-다운하는 풀-다운 드라이버들이 각각 분할되어 배치되어지는 관계로, 각 해당 센싱 제어신호(rto, /s)를 구동하는 다수의 드라이버들이 구동할 때 타이밍 미스매칭이 자주 발생하게 되며, 특히, 라이트 동작시 '로직하이' 데이타를 제공하는 풀-업 드라이버의 전류 구동능력을 떨어뜨려 결과적으로 리프레쉬 특성을 저하시키게 되는 문제점이 있다.However, the conventional bit line sense amplifier driving apparatus according to the bit line sense amplifier and bit line sense amplifier array for generating two sensing control signals rto and / s for controlling the bit line sense amplifier enable as described above. Since a pull-up driver for pull-up the sensing control signal rto and a pull-down driver for pull-down the sensing control signal / s are respectively divided and arranged, the corresponding sensing control signal ( When multiple drivers driving rto, / s) are driven, timing mismatching frequently occurs, and in particular, the current driving ability of pull-up drivers that provide 'logic high' data during write operations is reduced. There is a problem of lowering the refresh characteristics.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 감소된 설계면적으로 비트라인 센스앰프 인에이블 제어신호들간에 발생하는 타이밍 미스매칭을 최소화함과 동시에 비트라인 전위의 풀-업시 전류 공급능력을 향상시켜 리프레쉬 특성을 개선하도록 한 비트라인 센스앰프 구동장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to minimize the timing mismatch occurring between the bit line sense amplifier enable control signals with a reduced design area, and at the same time, pull-up current of the bit line potential. An object of the present invention is to provide a bit line sense amplifier driving device that improves supply capability to improve refresh characteristics.
상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 센스앰프 구동장치는 메모리 셀 어레이내 서브 워드라인 드라이버의 일측 에지부와 분할 비트라인 센스앰프 어레이의 사이에 존재하는 홀 부분상에;In order to achieve the above object, the bit line sense amplifier driving apparatus according to the present invention comprises: on a hole portion existing between one edge portion of a sub word line driver and a divided bit line sense amplifier array in a memory cell array;
상기 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호를 풀-업구동하는 풀-업 드라이버와,A pull-up driver configured to pull-up a first sensing control signal for controlling the enable of the bit line sense amplifier;
상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호를 풀-다운구동하는 풀-다운 드라이버와,A pull-down driver for pull-down driving a second sensing control signal for controlling the enable of the bit line sense amplifier;
상기 풀-업 및 풀-다운 드라이버의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호의 프리차지 및 전위등화를 각각 수행하는 프리차지수단 및 등화수단을 구비하는 것을 특징으로 한다.And a precharge means and an equalization means connected between the pull-up and pull-down drivers to perform precharge and potential equalization of the first and second sensing control signals, respectively.
도 1 은 종래의 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도1 is a block diagram of a semiconductor memory device including a conventional bit line sense amplifier driving device.
도 2 는 도 1 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도2 is an operation timing diagram of the bit line sense amplifier driving apparatus shown in FIG.
도 3 은 본 발명에 따른 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도3 is a block diagram of a semiconductor memory device including a bit line sense amplifier driving device according to the present invention.
도 4 는 도 3 에 도시된 홀 내부의 상세 회로 구성도FIG. 4 is a detailed circuit diagram of the inside of the hole shown in FIG.
도 5 는 도 3 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도5 is an operation timing diagram of the bit line sense amplifier driving device shown in FIG.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10: 풀-업 드라이버 20: 풀-다운 드라이버10: pull-up driver 20: pull-down driver
30: 프리차지수단 40: 등화수단30: precharge means 40: equalization means
51 내지 54: 홀(hole) 61 내지 68: 분할 비트라인 센스앰프 어레이51 to 54: holes 61 to 68: divided bit line sense amplifier arrays
70: 서브 워드라인 드라이버 100, 150: 메모리 셀 어레이70: sub word line driver 100, 150: memory cell array
200, 250: 비트라인 센스앰프 어레이200, 250: bitline sense amplifier array
300, 350: 컬럼 디코더 어레이300, 350: column decoder array
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 따른 비트라인 센스앰프 구동장치를 구비하는 반도체 메모리장치의 블럭 구성도를 도시한 것으로, 워드라인(WLi) 및 비트라인(BLi)에 대응하는 위치에 어레이되어 데이타를 저장하는 다수의 메모리 셀들과 글로벌 워드라인의 연결을 위해 상기 메모리 셀들의 사이에 위치하는 서브 워드라인 드라이버(70)를 구비하는 메모리 셀 어레이(150)와, 다수의 분할 비트라인 센스앰프 어레이(61 내지 64: 동 도면에서는 4개의 분할 비트라인 센스앰프 어레이로 분할된 경우에 대해 도시함)로 이루어진 비트라인 센스앰프 어레이(250) 및, 상기 분할 비트라인 센스앰프 어레이(61 내지 64)마다 하나씩 할당되어 연결된 다수의 컬럼 디코더로 이루어진 컬럼 디코더 어레이(350)가 결합되어 구성된다.3 is a block diagram of a semiconductor memory device including a bit line sense amplifier driving apparatus according to an exemplary embodiment of the present invention, which is arrayed at a position corresponding to a word line WLi and a bit line BLi to store data. A memory cell array 150 having a sub wordline driver 70 positioned between the memory cells for connecting a plurality of memory cells to a global wordline, and a plurality of divided bitline sense amplifier arrays 61 to 64. In the drawing, a bit line sense amplifier array 250 including four divided bit line sense amplifier arrays and one divided bit array sense unit 61 to 64 are allocated and connected to each of the divided bit line sense amplifier arrays 61 to 64. The column decoder array 350 including a plurality of column decoders is coupled to each other.
또한, 상기 비트라인 센스앰프 어레이(250)내 각 분할 비트라인 센스앰프 어레이(61 내지 64)에는 상기 서브 워드라인 드라이버(70)의 일측 에지부와 상기 분할 비트라인 센스앰프 어레이의 사이마다 각각의 홀(hole: 51 내지 54)을 구비하게 되는데, 상기 각각의 비트라인 센스앰프 어레이마다의 홀(51 내지 54) 부분에 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호(rto)를 풀-업구동하는 풀-업 드라이버(10)와, 상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호(/s)를 풀-다운구동하는 풀-다운 드라이버(20) 및, 상기 풀-업 및 풀-다운 드라이버(10, 20)의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호(rto, /s)의 프리차지(precharge)동작 및 전위등화(equalize)동작을 각각 수행하는 프리차지수단(30) 및 등화수단(40)을 구비하여 구현한다.In addition, each of the divided bit line sense amplifier arrays 61 to 64 in the bit line sense amplifier array 250 may have a respective edge between one edge portion of the sub word line driver 70 and the divided bit line sense amplifier array. Holes 51 to 54, wherein the first sensing control signal rto for enabling the bit line sense amplifier is provided in the holes 51 to 54 of the respective bit line sense amplifier arrays. A pull-up driver 10 for pull-up driving, a pull-down driver 20 for pull-down driving the second sensing control signal / s for controlling the enable of the bit line sense amplifier, and the Connected between the pull-up and pull-down drivers 10 and 20 to perform a precharge operation and an equalization operation of the first and second sensing control signals rto and / s, respectively. The precharge means 30 and the equalizing means 40 are implemented.
상기한 바와 같이, 본 발명에서는 이미 회로내부에 구비하고 있는 일정 부분 -즉, 여기서는 홀(hole) 부분을 의미함-에 상기 풀-업 드라이버(10)와 풀-다운 드라이버 (10)및 프리차지수단(30)과 등화수단(40)을 구비하게 되므로써, 이들 회로(10, 20, 30, 40)의 구현에 추가로 요구되는 설계면적 부담을 제거할 수 있다.As described above, in the present invention, the pull-up driver 10, the pull-down driver 10, and the precharge are already provided in the circuit, i.e., here, a hole part. By having the means 30 and the equalizing means 40, the design area burden additionally required for the implementation of these circuits 10, 20, 30, 40 can be eliminated.
또한, 상기 풀-업 및 풀-다운 드라이버(10, 20)를 메모리 셀 어레이내 서브 워드라인 드라이버(70)의 한 에지부와 분할 비트라인 센스앰프 어레이의 사이에 구비하는 홀(hole) 상에 구비하게 되므로써, 각 분할 비트라인 센스앰프 어레이마다의 제1 및 제2 센싱신호들(동 도면에는 도시되지 않았으나, 도 1 의 rto1 내지 rto8과, /s1 내지 /s8로 도시된 신호들을 의미함)을 2 그룹으로 분리시켜-예들들어, 1그룹은 rto1내지 rto4와, /s1 내지 /s4로, 2그룹은 rto5내지 rto8와, /s5 내지 /s8로 분리하거나, 다른 방법으로는 1그룹은 rto1 내지 rto8로, 2그룹은 /s1 내지 /s8로 분리하여, 상기 글로벌 제어신호(/r_ext, /r_int, s)에 의해 동시에 그룹별로 구동 제어하므로써, 각 분할 비트라인 센스앰프 어레이내 풀-업 및 풀-다운 드라이버간의 타이밍 미스매칭을 최소화할 수 있게되며, 특히 상기한 바와 같이 다수의 풀-업 및 풀-다운 드라이버를 그룹화하여 구동하므로써 풀-업 구동시 전류 공급능력을 증가시킬 수 있게 되고, 이에 따라 라이트 주기후 발생하는 리스토어의 전압레벨을 향상시켜 리프레쉬 특성 또한 크게 개선할 수 있게 된다.In addition, the pull-up and pull-down drivers 10 and 20 are disposed on a hole provided between one edge portion of the sub wordline driver 70 in the memory cell array and the divided bitline sense amplifier array. The first and second sensing signals for each divided bit line sense amplifier array (not shown in the drawing, but mean signals represented by rto1 to rto8 and / s1 to / s8 in FIG. 1). Group into two groups-for example, group 1 separates rto1 to rto4, / s1 to / s4, group 2 separates rto5 to rto8, and / s5 to / s8, or alternatively group 1 to rto1 To rto8, the two groups are separated into / s1 to / s8, and drive control is performed for each group simultaneously by the global control signals (/ r_ext, / r_int, s) so that pull-ups in each divided bitline sense amplifier array and Timing mismatch between pull-down drivers can be minimized. As a result, by grouping and driving a plurality of pull-up and pull-down drivers, it is possible to increase the current supply capability during the pull-up driving, thereby improving the voltage level of the restore occurring after the write cycle, thereby improving the refresh characteristics. It can be greatly improved.
도 4 는 도 3 에 도시된 홀(51 내지 54) 내부의 상세 회로 구성도를 나타낸 것으로, 비트라인 센스앰프의 인에이블을 제어하는 제1 센싱 제어신호(rto)를 풀-업구동하는 풀-업 드라이버(10)와, 상기 비트라인 센스앰프의 인에이블을 제어하는 제2 센싱 제어신호(/s)를 풀-다운구동하는 풀-다운 드라이버(20)와, 상기 풀-업 및 풀-다운 드라이버(10, 20)의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호(rto, /s)의 프리차지 및 전위등화를 각각 수행하는 프리차지수단(30) 및 등화수단(40)으로 구성된다.FIG. 4 is a detailed circuit diagram illustrating the inside of the holes 51 to 54 shown in FIG. 3. The pull-up driving pull-up driving of the first sensing control signal rto for enabling the bit line sense amplifier is performed. A pull-down driver 20 for pull-down driving an up driver 10, a second sensing control signal / s for controlling the enable of the bit line sense amplifier, and the pull-up and pull-down A precharge means 30 and an equalization means 40 which are connected between the drivers 10 and 20 to perform precharge and potential equalization of the first and second sensing control signals rto and / s, respectively. do.
동 도면의 경우, 상기 풀-업 드라이버(10)는 외부 전원전압(Vext) 인가단과 제1 센싱 제어신호 출력단(N1) 사이와 내부 전원전압(Vint) 인가단과 상기 제1 센싱 제어신호 출력단(N1) 사이에 각각 접속되며, 그 게이트단으로 각각의 풀-업 구동 제어신호(/r_ext, /r_int : 이 두신호는 외부입력되는 글로벌 제어신호가 됨)가 인가되는 제1 및 제2 피모스 트랜지스터(MP1, MP2)로 구성된다.In the same figure, the pull-up driver 10 includes an external power supply voltage Vext and a first sensing control signal output terminal N1, an internal power supply voltage Vint applying terminal, and the first sensing control signal output terminal N1. First and second PMOS transistors connected to the gate terminals, respectively, to which respective pull-up driving control signals (/ r_ext, / r_int: these two signals become externally input global control signals) are applied. It consists of (MP1, MP2).
상기 풀-다운 드라이버(20)는 상기 제2 센싱 제어신호 출력단(N2)과 접지단 사이에 접속되며, 그 게이트단으로 풀-다운구동 제어용 글로벌 제어신호(s)가 인가되는 제1 엔모스 트랜지스터(MN1)로 구성된다.The pull-down driver 20 is connected between the second sensing control signal output terminal N2 and a ground terminal, and a first NMOS transistor to which a global control signal s for pull-down driving control is applied to its gate terminal. It consists of (MN1).
상기 프리차지수단(30)은 소정의 전위레벨(주로, Vcc/2 전위가 사용됨)을 갖는 비트라인 프리차지전압(Vblp) 인가단과 상기 제1 및 제2 센싱 제어신호출력단(N1, N2) 각각의 사이에 접속되며, 비트라인 프리차지 제어신호(blp)가 각각의 게이트단으로 공통인가되는 제2 및 제3 엔모스 트랜지스터(MN2, MN3)로 구성된다.The precharge means 30 is a bit line precharge voltage Vblp applying stage having a predetermined potential level (mainly, Vcc / 2 potential is used) and the first and second sensing control signal output terminals N1 and N2, respectively. The second and third NMOS transistors MN2 and MN3 are connected to each other, and the bit line precharge control signal blp is commonly applied to each gate terminal.
또한, 상기 등화수단(40)은 상기 제1 및 제2 센싱 제어신호 출력단(N1, N2) 사이에 접속되며, 상기 비트라인 프리차지 제어신호(blp)가 게이트단으로 인가되는 제4 엔모스 트랜지스터(MN4)로 구성된다.In addition, the equalization means 40 is connected between the first and second sensing control signal output terminals N1 and N2, and the fourth NMOS transistor to which the bit line precharge control signal blp is applied to the gate terminal. It consists of (MN4).
도 5 는 도 3 에 도시된 비트라인 센스앰프 구동장치의 동작 타이밍도를 나타낸 것으로, 이하, 동 도면을 참조하며 본 발명에 따른 비트라인 센스앰프 어레이구조에서의 데이타 센싱동작을 자세히 살펴보기로 한다.FIG. 5 illustrates an operation timing diagram of the bit line sense amplifier driving apparatus shown in FIG. 3. Hereinafter, the data sensing operation in the bit line sense amplifier array structure according to the present invention will be described in detail with reference to the drawing. .
우선, 대기모드시 (b)에 도시된 워드라인(WLi) 전위는 '로직로우'가 되고, 이때 (a)에 도시된 비트라인 프리차지신호(blp)는 '로직하이'의 상태를 띄게 되며, 동시에 제1 및 제2 센싱 제어신호(rto, /s)와 두 비트라인(BLi, /BLi) 전위는 (e), (g), (h)에 도시된 바와 같이 모두 Vcc/2 전위수준으로 프리차지되어 진다.First, in the standby mode, the word line WLi potential shown in (b) becomes 'logic low', and at this time, the bit line precharge signal blp shown in (a) has a state of 'logic high'. At the same time, the first and second sensing control signals rto and / s and the two bit lines BLi and / BLi are both at the Vcc / 2 potential level as shown in (e), (g) and (h). Precharged.
이 상태에서 데이타 센싱을 위해 동작모드로 진입하게 되면(t1 시점), 상기 (b)에 도시된 워드라인(WLi) 전위가 '로직하이'(Vpp 전위수준)로 인에이블되면서 (h)에 도시된 비트라인(BLi, /BLi)은 메모리 셀로부터 유입된 데이타와 참조 비트라인간 전하분배(charge sharing)가 발생하여 두 비트라인(BLi, /Bli)간 전위차가 유기되며, 일정시간 지연된 라스(RAS)신호에 의해 제1 풀-업구동 제어용 글로벌 제어신호(/r_ext)가 (c)와 같이 '로직로우' 펄스로 인에이블된 후 제2 풀-업구동 제어용 글로벌 제어신호(/r_int)도 (d)와 같이 '로직로우'로 인에이블되어진다. 이에따라, 상기 제1 센싱 제어신호(rto)를 (e)의 파형과 같이 '로직하이'로 천이시키게 된다. 이와 동시에, 상기 풀-다운구동 제어용 글로벌 제어신호(s)가 (f)와 같이 '로직하이'로 전이되면서 상기 제2 센싱 제어신호(/s)의 전위가 '로직로우'레벨로 발생되도록 제어하게 된다.In this state, when entering the operation mode for data sensing (time t1), the word line (WLi) potential shown in (b) is enabled to 'logic high' (Vpp potential level), and is shown in (h). The bit lines BLi and / BLi have a charge sharing between data introduced from the memory cell and the reference bit lines, thereby inducing a potential difference between the two bit lines BLi and / Bli, and delaying a predetermined time. After the first pull-up drive global control signal (/ r_ext) is enabled by the 'logic low' pulse as shown in (c), the second pull-up drive control global control signal (/ r_int) is also activated by the RAS) signal. It is enabled as 'logic low' as in (d). Accordingly, the first sensing control signal rto is shifted to 'logic high' like the waveform of (e). At the same time, the global control signal s for the pull-down driving control transitions to 'logic high' as shown in (f), so that the potential of the second sensing control signal / s is generated at a 'logic low' level. Done.
그런 다음, 상기 두 센싱 제어신호(rto, /s)의 제어하에 t2시점에서 t3시점까지의 시간동안 비트라인 센싱동작을 수행하게 되는데, 도 2 에 도시된 동작 타이밍도의 t2 에서 t3시간까지의 비트라인 풀-업 구동능력에 비해 동 도면에 도시된 비트라인 풀-업 구동능력이 훨씬 더 증가된 것을 (h)의 상부 신호 파형을 통해 알 수 있다.Then, under the control of the two sensing control signals rto and / s, a bit line sensing operation is performed for a time period from t2 to t3, and from t2 to t3 time in the operation timing diagram shown in FIG. It can be seen from the upper signal waveform of (h) that the bit line pull-up driving capability shown in the figure is much increased compared to the bit line pull-up driving capability.
마찬가지로, 소정의 시간 후 (i) 에 도시된 바와 같이 컬럼 디코더 출력신호(Ymi, Yni, 등등)가 인에이블되어지면서, 데이타 독출 및 서입동작을 선택적으로 수행하게 된다.Similarly, after a predetermined time, as shown in (i), the column decoder output signals Ymi, Yni, etc. are enabled, and data read and write operations are selectively performed.
이 후, 대기모드로의 진입을 알리는 명령신호가 다시 입력되어 상기 워드라인이 디스에이블되면 상기 동작과정을 반복하게 된다.Thereafter, when the command signal for entering the standby mode is input again and the word line is disabled, the operation process is repeated.
이상에서 설명한 바와같이 본 발명에 따른 비트라인 센스앰프 구동장치에 의하면, 이미 회로내부에 구비하고 있는 홀 부분에 비트라인 센스앰프의 인에이블을 제어하는 각 센싱 제어신호를 풀-업 및 풀-다운하는 각 드라이버를 구비하도록 설계하므로써, 이들 드라이버의 구현에 추가로 요구되는 설계면적 비용 및 부담을 감소시킬 수 있는 매우 뛰어난 효과가 있다.As described above, according to the bit line sense amplifier driving apparatus according to the present invention, pull-up and pull-down of each sensing control signal for controlling the enable of the bit line sense amplifier in the hole portion already provided in the circuit. By designing each driver to have a very good effect, it is possible to reduce the design area cost and burden additionally required for the implementation of these drivers.
또한, 상기한 바와 같이 각 분할 비트라인 센스앰프 어레이마다 위치하는 홀상의 각 풀-업 및 풀-다운 드라이버들을 그룹화하여 구동 제어할 수 있게 되므로써, 각 드라이버간의 타이밍 미스매칭을 최소화할 수 있고, 특히 각 그룹별 풀-업 드라이버들을 동시구동하므로써 풀-업 구동시의 전류 공급능력을 증가시킬 수 있게 되어 리프레쉬 특성 또한 크게 개선할 수 있는 매우 뛰어난 효과가 있다.In addition, as described above, it is possible to group and control driving of each pull-up and pull-down driver on a hole located for each divided bit line sense amplifier array, thereby minimizing timing mismatch between drivers. By simultaneously driving pull-up drivers in each group, it is possible to increase the current supply capability during pull-up driving, and thus the refresh characteristics can be greatly improved.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025909A KR100365563B1 (en) | 1999-06-30 | 1999-06-30 | The device for driving bit line sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025909A KR100365563B1 (en) | 1999-06-30 | 1999-06-30 | The device for driving bit line sense amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010005112A KR20010005112A (en) | 2001-01-15 |
| KR100365563B1 true KR100365563B1 (en) | 2002-12-26 |
Family
ID=19597927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025909A KR100365563B1 (en) | 1999-06-30 | 1999-06-30 | The device for driving bit line sense amplifier |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100365563B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396704B1 (en) * | 2001-05-15 | 2003-09-02 | 주식회사 하이닉스반도체 | Circuit for precharging bit line |
| KR100693782B1 (en) * | 2001-06-30 | 2007-03-12 | 주식회사 하이닉스반도체 | Sense amp driver |
| KR101190681B1 (en) | 2010-09-30 | 2012-10-12 | 에스케이하이닉스 주식회사 | Semiconductor Apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR960025770A (en) * | 1994-12-31 | 1996-07-20 | 김주용 | Sense Amplifier Potential Applied Device |
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| KR19980056459A (en) * | 1996-12-28 | 1998-09-25 | 문정환 | Device for providing pull-up / pull-down voltage of bit line sense amplifier in semiconductor memory and its configuration method |
-
1999
- 1999-06-30 KR KR1019990025909A patent/KR100365563B1/en not_active IP Right Cessation
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| KR19980056459A (en) * | 1996-12-28 | 1998-09-25 | 문정환 | Device for providing pull-up / pull-down voltage of bit line sense amplifier in semiconductor memory and its configuration method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010005112A (en) | 2001-01-15 |
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