KR950009932Y1 - Sense-amp circuit of dram - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래 디램의 센스앰프 회로도.1 is a sense amplifier circuit diagram of a conventional DRAM.
제2도는 종래 디램의 동작 타이밍도.2 is an operation timing diagram of a conventional DRAM.
제3도는 본 고안에 따른 디램의 센스앰프 회로도.3 is a sense amplifier circuit diagram of a DRAM according to the present invention.
제4도는 본 고안에 따른 디램의 동작 타이밍도.4 is an operation timing diagram of a DRAM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1a, 10b : 셀어레이 20 : 블럭선택부1a, 10b: Cell array 20: Block selector
30 : 비트라인 이퀄라이즈 및 프리차지 회로30: bit line equalization and precharge circuit
40 : 비트라인 센스앰프회로40: bit line sense amplifier circuit
40a, 40b : 제1및 제2센스앰프회로40a, 40b: first and second sense amplifier circuits
50 : 데이타라인 이퀄라이즈 및 프리차지 회로50: data line equalization and precharge circuit
60 : 데이타 버스 센스앰프 70 : 컬럼 셀렉터 회로60: data bus sense amplifier 70: column selector circuit
본 고안은 디램의 비트라인 및 컬럼센스앰프에 관한 것으로서, 특히 데이타 버스 센스앰프를 전류센스앰프로 사용시 데이타라인의 전압차를 거의 없게 만듬으로써 이퀄라이징 시간을 줄여 센싱스피드 개선에 적당하도록 한 디램의 센스앰프회로에 관한 것이다. 일반적으로 사용되는 종래 디램의 구조는 제1도에 도시된 바와 같이, 셀어레이부(10a)(10b) 사이에 블럭선택부(20)와 비트라인 센스앰프회로(40) 및 비트 라인 이퀄라이즈 및 프리차지 회로(30), 그리고 비트라인 센스 앰프 회로(40) 및 데이타라인(DL. /DL)과 데이타라인 이퀄라이즈 및 프리차지 회로(50) 및 데이타 버스 센스 앰프(DBSA:data bus sense amp)(60)로 구성되어 있다.The present invention relates to a bit line and a column sense amplifier of a DRAM, and in particular, a sense of the DRAM that is suitable for improving the sensing speed by reducing the equalization time by making the voltage difference of the data line almost zero when the data bus sense amplifier is used as a current sense amplifier. It relates to an amplifier circuit. In general, the structure of a conventional DRAM, as shown in FIG. 1, includes a block selector 20 and a bit line sense amplifier circuit 40 and a bit line equalization between the cell array units 10a and 10b. Precharge circuit 30, and bit line sense amplifier circuit 40 and data lines (DL./DL) and data line equalization and precharge circuits 50 and data bus sense amplifiers (DBSA) It consists of 60.
상기와 같이 이루어진 종래의 디램은 제2도의 타이밍도에서와 같이 외부에서 로우 어드레스 스트로브(row address strobe : /RAS)신호가 인에이블되면 칩이 인에이블 상태가 되고, 이후 약간의 시간지연 후 이퀄라이저 신호(EQ1B)가 "하이"에서 "로우"로 변하면 비트라인(BL)(/BL)의 이퀄라이즈 및 프리차지 회로(30)가 디스에이블되고, 이후 블럭선택부(20)의 블럭선택신호(BSA, BSB)에 의해 셀어레이(10a)(10b)의 한블럭이 선택되고 선택된 블럭선택신호는 VCC에서 VCC+Vtn 이상의 값을 가지게 되며, 선택되지 않은 블럭선택신호는 VCC에서 LOW로 변하게 된다. 이와 거의 동시에 이퀄라이즈 신호(EQ2B)에 의해 데이타라인의 이퀄라이즈 및 프리차지 회로(50)가 디스에이블된다.In the conventional DRAM configured as described above, as shown in the timing diagram of FIG. 2, when the row address strobe (RAS) signal is externally enabled, the chip is enabled, and then after a slight delay, the equalizer signal is delayed. When (EQ1B) changes from "high" to "low", the equalization and precharge circuit 30 of the bit line BL (/ BL) is disabled, and then the block selection signal BSA of the block selection unit 20 is disabled. One block of the cell arrays 10a and 10b is selected by the BSB and the selected block selection signal has a value greater than or equal to VCC + Vtn in VCC, and the unselected block selection signal is changed from VCC to LOW. At the same time, the equalization signal EQ2B disables the equalization and precharge circuits 50 of the data line.
그러면 선택된 워드라인 WL1에 연결된 메모리셀(MC1∼MCn)이 턴온되어 셀의 데이타가 선택된 비트라인(BL1∼BLn)으로 전송된다.Then, the memory cells MC1 to MCn connected to the selected word line WL1 are turned on to transfer the data of the cells to the selected bit lines BL1 to BLn.
셀의 데이타가 비트라인으로 거의 전송된 후 비트라인 센스앰프회로(40)는 인에이블신호(SPC,/SNC)에 의해 동작하고 이에 따라 센스앰프회로(40)가 동작하여 비트라인(BL1,/BL1,BLS1,/BLS1---BLn,/BLn,BLSn,/BLSn)의 전압차가 크게 증폭된다.After the data of the cell is almost transmitted to the bit line, the bit line sense amplifier circuit 40 is operated by the enable signal SPC, / SNC and thus the sense amplifier circuit 40 is operated so that the bit line BL1 // The voltage difference between BL1, BLS1, / BLS1 --- BLn, / BLn, BLSn, / BLSn) is greatly amplified.
이후, 컬럼선택 신호 Y1이 턴온되고, 비트라인의 전압차가 컬럼셀렉트회로(70)에 인가되면, 컬럼 셀렉트 회로부가 동작하게 되어, 테이타라인(DL,/DL)의 전압차는 크게되며, 이 상태에서 다른 컬럼이 선택되면 컬럼선택신호 Y1은 턴 오프되고, 동시에 Data Bus는 이퀄라이즈 및 프리차지 동작을 하고, 해당되는 Column 선택신호 Yn은 턴 온되며, 이 컬럼에 해당되는 Bit라인의 Data가 Data Line(Data bus)으로 전송된다.After that, when the column select signal Y 1 is turned on and the voltage difference of the bit line is applied to the column select circuit 70, the column select circuit part is operated so that the voltage difference of the data lines DL and DL becomes large. If another column is selected at, the column select signal Y 1 is turned off and at the same time the data bus is equalized and precharged, the corresponding column select signal Yn is turned on, and the data of the bit line corresponding to this column is Sent to the Data Line (Data bus).
그리고 데이타 라인의 전압차는 데이타 버스 센스 앰프회로(DBSA)(60)를 통해 증폭되어 입출력라인(PIO, /PIO)으로 전송되고, 이 데이타는 데이타 출력 버퍼를 통해 외부로 전송된다.The voltage difference of the data line is amplified by the data bus sense amplifier circuit (DBSA) 60 and transmitted to the input / output lines PIO and / PIO, and the data is transmitted to the outside through the data output buffer.
상기와 같은 종래의 센스앰프회로는 데이타라인의 전압차는 크게 되어지고, 이 전압차가 크면 클수록 다른 컬럼 번지의 데이타를 읽어 내기 전까지의 데이타의 이퀄라이징 및 프리차지 시간이 더 많이 걸리게 됨에 따라 액세스타임이 길어지게 되어 처리속도가 지연됨으로써 디램의 신뢰성이 저하되는 문제점이 발생하게 된다.In the conventional sense amplifier circuit as described above, the voltage difference of the data line becomes larger, and the larger the voltage difference, the longer the equalization and precharging time of the data until the data of another column address is read. As the processing speed is delayed, the reliability of the DRAM is deteriorated.
본 고안은 상기와 같은 문제점을 해결하기 위하여 컬럼셀렉터회로(70)가 동작하여 데이타라인의 차지(charge)를 디스차지(discharge)하더라도 데이타라인의 전압은 2｜Vtp｜(Vtp의 절대값의 2배) 이상이 되어, (PMOS TR의 특성에 따라 게이트 전압이 0V이면 드레인 편이 0 V이고, 소오스 쪽은 ｜Vtp｜ 레벨 이상이 됨) 데이타라인의 전압차는 거의 없으며, 데이타 라인을 통해 일정한 전류가 흐르면 데이타버스 센스 앰프가 동작되게 구성되므로써, 컬럼의 번지가 변화되어 데이타라인을 이퀄라이즈하고 프리차지할 때 데이타라인의 전압차가 거의 없어지게 되므로, 데이타라인의 이퀄라이저 및 프리차지 시간을 줄여 센싱스피드를 개선함으로써 액세스타임을 줄일 수 있도록 개선한 것이다.In order to solve the above problems, the present invention operates even when the column selector circuit 70 operates to discharge the charge of the data line, so that the voltage of the data line is 2 | Vtp | (2 of the absolute value of Vtp). (At the gate voltage is 0V, depending on the characteristics of the PMOS TR), the drain side is 0V and the source side is at or above the | Vtp | level.) There is almost no voltage difference between the data lines, and a constant current flows through the data lines. As the databus sense amplifier is configured to operate, the address of the column is changed so that the voltage difference of the data line is almost eliminated when the data line is equalized and precharged. Thus, the sensing speed is improved by reducing the equalizer and precharge time of the data line. This is to improve access time.
본고안은 다수의 디램셀을 가진 셀어레이의 워드라인과 비트라인에 의하여 선택되는 셀의 데이타를 감지하고 소정레벨로 증폭시켜서 데이타버스의 데이타버스 센스 앰프를 통하여 출력시키는 디램의 센서 앰프회로에 있어서, 상기 셀어레이의 블럭을 지정하는 블럭선택부에 대하여 셀블럭측에 있는 비트라인에 연결되어 인에이블신호에 의해 블럭선택부의 상측 비트라인의 전압차를 증폭하는 풀다운 래치타입의 제1센스 앰프회로와, 상기 블럭선택부와 컬럼셀렉부 사이에 있는 비트라인에 연결되어 인에이블 신호에 의해 블럭선택부의 하측 비트라인의 전압차를 증폭하는 풀업래치타입의 제2센스앰프회로를 구비하고, 상기 제2센스앰프가 연결된 비트라인에 이퀄라이즈 및 프리차지회로와, 상기 제2센스앰프가 연결된 비트라인과 데이타라인을 연결하는 컬럼셀렉터부와, 데이타라인에 연결된 데이타라인 이퀄라이즈 및 프리차지 회로와, 데이타라인의 차지가 컬럼셀렉터를 통하여 전류로 흐를때 이 전류를 감지하여 데이타를 판독하는 데이타버스 센스앰프를 포함하여 구성되어서, 데이타버스 센스앰프가 전류센스앰프로 작동되어 데이타라인의 전압차를 줄일도록 한 것이다.This paper proposes a sensor amplifier circuit of a DRAM which senses data of a cell selected by a word line and a bit line of a cell array having a plurality of DRAM cells, amplifies them to a predetermined level, and outputs them through a data bus sense amplifier of a data bus. And a pull-down latch type first sense amplifier circuit connected to the bit line on the cell block side to a block selector for designating the block of the cell array and amplifying the voltage difference of the upper bit line of the block selector by an enable signal. And a second sense amplifier circuit of a pull-up latch type connected to the bit line between the block selector and the column selector to amplify the voltage difference between the lower bit line of the block selector by an enable signal. An equalization and precharge circuit is connected to a bit line to which a second sense amplifier is connected, and a bit line and a data line to which the second sense amplifier is connected. And a data selector circuit connected to the data line, a data line equalization and precharge circuit connected to the data line, and a data bus sense amplifier which senses the current and reads the data when the charge of the data line flows through the column selector. Thus, the databus sense amplifier is operated as a current sense amplifier to reduce the voltage difference of the data line.
컬럼선택부는 상기 비트라인에 피모스트랜지스터의 게이트가 각각 연결된 두개의 제1 및 제2 피모스트랜지스터와, 상기 제1 및 제2 피모스트랜지스터의 드레인이 소오스에 연결된 제3피모스트랜지스터를 구비하고, 상기 제1 및 제2 피모스트랜지스터의 소오스에는 데이타버스라인이 각각 연결되고, 상기 제3 피모스트랜지스터의 게이트에는 컬럼 셀렉터신호가 인가되도록 구성된 것이다.The column selector includes two first and second PMOS transistors having gates of the PMOS transistors connected to the bit lines, and a third PMOS transistor having drains of the first and second PMOS transistors connected to the source. The data bus lines are connected to the sources of the first and second PMOS transistors, and the column selector signal is applied to the gates of the third PMOS transistors.
이하 첨부된 도면에 의해 설명하면 다음과 같다.When described with reference to the accompanying drawings as follows.
제3도는 본 고안에 따른 디램의 센스앰프회로를 도시한 것으로, 셀어레이(10a)(10b) 사이에 풀다운 래치타입(Pull-Down Latched Type)의 제1센서 앰프회로(40a)가 비트라인 (BL)(BL/)에 연결되어 있고, 블럭선택부(20)가 비트라인 양단에 연결된다.3 is a diagram illustrating a sense amplifier circuit of a DRAM according to the present invention, wherein a pull-down latched type first sensor amplifier circuit 40a is formed between a cell array 10a and 10b. BL) BL /, and the block selector 20 is connected across the bit lines.
또한, 풀업래치타입의 제2센스앰프회로(40b)가 비트라인에 연결되고 센스앰프 이퀄라이즈 및 프리차지 회로(30)와 제2센스앰프회로(40b)는 공유하도록 구성되어 있다.In addition, the pull-up latch type second sense amplifier circuit 40b is connected to the bit line, and the sense amplifier equalization and precharge circuit 30 and the second sense amplifier circuit 40b are configured to be shared.
그리고 상기 제1 및 제2센스앰프회로(40a)(40b)는 데이타라인(DL,/DL)을 통해 데이타버스 센스앰프회로(60)로 연결되고, 데이타라인(DL, /DL)에는 데이타라인의 이퀄라이즈 및 프리차지회로(50)가 연결되어 있다.The first and second sense amplifier circuits 40a and 40b are connected to the data bus sense amplifier circuit 60 through data lines DL and DL, and data lines to the data lines DL and / DL. Equalization and precharge circuit 50 of is connected.
컬럼선택부(70)는 한쌍의 비트라인에 게이트가 각각 연결되어 두개의 제1 및 제2피모스트랜지스터(MP9, MP10)와, 제1 및 제2 피모스트랜지스터의 드레인이 소오스에 연결된 제3피모스트랜지스터(MP11)를 구비하고, 제1 및 제2 피모스트랜지스터의 소오스에는 데이타버스라인(DL,/DL)이 각각 연결되고, 제3피모스트랜지스터의 게이트에는 컬럼셀렉터신호(Y1)가 인가되도록 구성된 다수의 피모스스위칭파트로 이루어진다. 물론 이러한 컬럼셀렉터부는 비트라인 쌍의 수만큼 피모스스위칭파트를 가진다.The column selector 70 has a gate connected to a pair of bit lines, respectively, so that the first and second PMOS transistors MP9 and MP10 and the drains of the first and second PMOS transistors are connected to the source. A PIM transistor MP11 is provided, the data bus lines DL and DL are connected to the sources of the first and second PMOS transistors, and the column selector signal Y1 is connected to the gate of the third PMOS transistor. It consists of a plurality of PMOS switching parts configured to be applied. Of course, the column selector unit has PMOS switching parts as many as the number of bit line pairs.
상기와 같이 이루어진 본고안을 제4도의 타이밍도에 의해 상세히 설명하면, 외부의 로우어드레스 스토로브신호(/RAS)가 인에이블되면 칩이 인에이블상태가 되고, 이후 제4a도와 같은 비트라인(BL1)(/BL1)의 이퀄라이즈신호(EQ1B)에 의해 비트라인(BL1)(/BL1)의 이퀄라이즈 및 프리차지회로(30)는 디스에이블되고, (b)도와 같이 블럭선택신호(BSA, BSB)에 의해 셀어레이(10a)(10b)의 블럭이 선택되고, 선택된 셀어레이 블럭(10a)(10b) 신호는 Vss상태를 유지하고 선택되지 않은 셀어레이 블럭 신호는 Vcc 상태가 된다.The detailed description of the present invention made with the above-described timing diagram shown in FIG. 4 shows that the chip is enabled when the external low address storobe signal / RAS is enabled, and then the bit line BL1 as shown in FIG. The equalization and precharge circuit 30 of the bit line BL1 (/ BL1) is disabled by the equalization signal EQ1B of (/ BL1), and the block selection signals BSA and BSB as shown in (b). Block of the cell arrays 10a and 10b is selected, the selected cell array block 10a and 10b signals maintain the Vss state, and the unselected cell array block signals become the Vcc state.
이와 거의 동시에 미도시된 로우디코더에 의해 선택된 셀어레이블럭 중 (d)도와 같이, 1개의 워드라인(WL1)이 턴온되어 셀트랜스퍼 트랜지스터(MC1)가 턴온상태가 되고, 셀의 데이타는 선택된 비트라인(BL1)으로 전송되며, 이와 동시에 (c)와 같이 더미 워드라인(DW1)이 턴온되어 더미셀의 데이타가 선택되지 않은 비트라인(/BL1)으로 전송된다.At the same time, one word line WL1 is turned on so that the cell transfer transistor MC1 is turned on as shown in (d) of the cell array block selected by the low decoder not shown, and the data of the cell is selected. At the same time, as shown in (c), the dummy word line DW1 is turned on to transmit the data of the dummy cell to the unselected bit line / BL1.
한편 셀의 데이타가 비트라인(BL1,/BL1)으로 거의 전송된 후, 신호 SNA 및 SP가 인가되어 제1 및 제2센스앰프(40a)(40b)의 인에이블신호(SPC,/SNC1)가 (e)와 같이 동작하고 이에 따라 제1 및 제2 센스앰프(40a)(40b)가 동작하여 (e)(g)와 같이 비트라인(BL1,/BL1,BLS1,/BLS1,ㆍㆍㆍㆍ,BLn,BLn,BLsn,BLSn)의 전압차가 크게 증폭되며, 거의 같은 시점에서 (h)도와 같은 신호(E12B)에 의해 데이타라인(DL,/DL)의 이퀄라이즈 및 프리차지회로(50)는 디스에이블 된다.On the other hand, after the data of the cell is almost transmitted to the bit lines BL1 and / BL1, the signals SNA and SP are applied to enable the enable signals SPC and SNC1 of the first and second sense amplifiers 40a and 40b. and the first and second sense amplifiers 40a and 40b operate according to (e), and the bit lines BL1, / BL1, BLS1, / BLS1, ... as shown in (e) (g). , The voltage difference between BLn, BLn, BLsn, and BLSn is greatly amplified, and at approximately the same time, the equalization and precharge circuit 50 of the data line DL, / DL is driven by a signal E12B equal to (h). It is disabled.
이후, (i)(j)도와 같이, 선택신호가 인가되면 비트라인(BL1,/BL1)의 전압차는 컬럼셀렉트회로로 인가되어 동작하게 되고, 데이타라인(DL,/DL)의 차지(charge)는 컬럼셀렉터회로를 통해 빠져나가게 된다. 이때 데이타라인은 두개의 피모스트랜지스를 통하여 Vss와 연결되므로 피모스트랜지스가 턴온되어도 데이타라인이 2｜Vpt｜이하로 전압이 하강되지 아니한다. 그래서 다음 번 프리차지시에 전압상승 되는 값 즉 전압변화가 작아진다. 그리고 피모스온될때 데이타라인에 프리차지된 전하가 전류의 형태로 판독된다.Thereafter, as shown in (i) (j), when the selection signal is applied, the voltage difference between the bit lines BL1 and / BL1 is applied to the column select circuit to operate, and the data lines DL and / DL are charged. Is exited through the column selector circuit. In this case, since the data line is connected to Vss through two PMOS transistors, the voltage does not drop below 2 | Vpt | even if the PMOS transistor is turned on. Therefore, the voltage rise value, that is, the voltage change, becomes smaller at the next precharge. When PMOS is on, the charge precharged on the data line is read in the form of a current.
따라서 데이타버스 센스앰프(60)에서는 커런트 차에 의해 데이타를 증폭시킨 후, 상기 증폭된 데이타를 입출력라인(I/O LINE : PIO, /PLO)을 통해 외부로 전달된다.Therefore, in the data bus sense amplifier 60, after amplifying the data by the current difference, the amplified data is transmitted to the outside through an input / output line (I / O LINE: PIO, / PLO).
한편 컬럼어드레스가 변하면 즉, 컬럼선택신호 Y1이 턴오프되면, 다른 컬럼선택신호 Yn 턴온되어 다른 컬럼셀렉터신호가 선택되고, 이 데이타는 전술한 바와 같은 방법으로 외부에 전송된다.On the other hand, when the column address is changed, that is, when the column select signal Y1 is turned off, another column select signal Yn is turned on to select another column selector signal, and this data is transmitted to the outside in the manner described above.
이상에서 상술한 바와 같이 블럭선택부(20)를 중심으로 상측 비트라인에 연결되어 인에이블신호의 제어를 받고 엔모스 전계효과 트랜지스터로 이루어진 풀다운 래치 타입의 제1센스앰프회로(40b)가 연결되고, 또한 블럭선택부(20) 하측에는 피모스로 구성되는 풀업 래치 타입의 제2센스앰프회로(40b)가 접속되고, 상기 제1및 제2센스앰프회로(40a)(40b)가 비트라인 이퀄라이즈 및 프리차지회로(30)와 데이타라인(DL,/DL)을 공유하도록 한다.As described above, the first sense amplifier circuit 40b of the pull-down latch type, which is connected to the upper bit line around the block selector 20 and is controlled by the enable signal and is formed of an NMOS field effect transistor, In addition, the second sense amplifier circuit 40b of the pull-up latch type, which is formed of PMOS, is connected to the lower side of the block selector 20, and the first and second sense amplifier circuits 40a and 40b are bit line equalized. The data lines DL and / DL are shared with the rise and precharge circuits 30.
이렇게 함으로써 컬럼셀럭터회로가 동작하여 데이타라인의 차지를 디스차지하더라도 데이타라인의 전압은 2｜Vpt｜이상이 되어 데이타라인의 전압차가 거의 없게 되고, 데이타라인을 통해 일정한 전류가 흐르면 컬럼 센스앰프가 동작되게 구성함으로써, 컬럼의 번지가 변화되어 데이타라인의 이퀄라이즈 및 프리차지할 때 데이타라인의 전압차가 거의 없게 된다. 따라서 데이타라인의 이퀄라이즈 및 프리차지 시간을 감소시켜 센싱스피드를 개선하고, 엑세스타임을 줄여 디램의 성능 향상에 기여할 수 있다.In this way, even though the column selector circuit operates to discharge the charge of the data line, the voltage of the data line becomes more than 2 | Vpt | so that there is almost no voltage difference between the data lines. When a constant current flows through the data line, the column sense amplifier By being operated, the address of the column is changed so that there is little voltage difference in the data line when equalizing and precharging the data line. Therefore, it is possible to improve the sensing speed by reducing the equalization and precharge time of the data line and to reduce the access time, thereby contributing to the improvement of the DRAM performance.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20041018 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |