KR100549968B1 - 액정장치제조방법및반도체장치제조방법 - Google Patents

Abstract

LDD 구조를 갖는 박막 트랜지스터의 제조에 이용되는 마스크 단계들을 줄인 공정은, 박막 트랜지스터의 게이트 전극을 양극으로 산화하고, 이에 의해 형성된 양극 산화막을 마스크로서 사용하여 이온 주입을 실행하는 단계를 포함한다. 또한, 단일 기판 상에 p채널 트랜지스터 및 n채널 트랜지스터를 제조하기 위한 청구된 유사한 공정은, 두 트랜지스터들의 영역들 모두에 제 1 도전형의 불순물을, 상기 양극 산화막을 마스크로서 사용하여 이온 주입하고, 다음에, 트랜지스터 영역들 중 한쪽을 레지스트로 마스킹 하면서 제 2 도전형의 불순물의 이온 주입을 실행한다.

Description

액정 장치 제조 방법 및 반도체 장치 제조 방법{Process for fabricating liquid crystal electro-optical device and process for fabricating semiconductor device}

본 발명은 일반적으로 액정 전기 광학(표시) 장치에 관한 것으로서, 특히 유리 기판상에 형성된 박막 트랜지스터를 갖는 액정 전기 광학(표시) 장치(이하 간단히 "LCD"라 한다)에 관한 것이다.

액정 표시 장치는 소위 랩탑(lap-top)(노트북)형 장치, 즉 휴대용 정보 처리 장치의 표시 장치로서 널리 사용된다. 최근 들어, 소위 데스크탑형 장치, 즉 독립형(stand-alone type) 정보 처리 장치용의 고해상도 칼라 표시 장치로서 LCD를 사용하려는 시도가 이루어지고 있다.

액정 표시 장치에 있어서 고해상도 칼라 표시를 달성하기 위해서는, 각각의 화소를 박막 트랜지스터(이하, 간단히 TFT라 한다)에 의해 구동하는 소위 액티브 매트리스 방식의 액정 표시 장치가 적용되고 있다. 액티브 매트릭스 구동 방식을 사용함으로써, 단순 매트릭스 방식에서 발생하는 화소들간의 크로스 토크(cross-talks)를 배제함으로써 우수한 표시 특성들을 얻을 수 있다. 이러한 액티브 매트릭스 구동 방식에서는, 액정 패널을 구성하는 유리 기판들 중 한쪽에 TFT들이 배열되고, TFT들 각각은 대응하는 투명한 화소 전극의 인가된 전압을 제어한다.

이러한 액티브 매트릭스 방식에 의해 구동되는 액정 표시 장치에 있어서, TFT들은 비정질의 유리 기판상에 형성된다. 따라서, 단결정 Si 기판상에 형성되는 통상의 트랜지스터와 다르게 되며, TFT의 채널층 등의 활성부로서 비정질 실리콘 혹은 다결정 실리콘, 즉 소위 폴리실리콘이 사용된다. 이중에, 폴리실리콘은 비정질의 실리콘에 비해 캐리어들의 이동도가 크므로, TFT로서 적합하지만, 단결정 Si에 비해 실질적으로 높은 밀도로 결정 입계들(grain boundaries)과 같은 구조적인 결함들을 포함한다. 그 결과, 폴리실리콘 TFT들에서는 리크 전류(leak current)가 많아지는 경향이 있다.

이러한 리크 전류를 가능한 감소시키기 위해, 액정 표시 장치들의 많은 TFT들은 소위 LDD(Lightly Doped Drain) 구조를 사용한다. LDD 구조를 이용함으로써, 드레인 영역에서 불순물들의 농도는 채널 영역에 인접하는 부분에서 미세하게 낮게 될 수 있고, 이후에, 이러한 불순물 농도가 감소한 부분에 전계를 인가함으로써, 채널 영역으로의 전계의 집중을 완화한다.

도10A 내지 도10C는, 종래의 폴리실리콘 TFT를 제조하기 위한 공정들의 단계들을 도시한 도면이다.

도10A를 참조하면, 유리 기판(10)상에는 n채널 트랜지스터 및 p채널 트랜지스터에 각각 대응하여 폴리실리콘 패턴들(11A 및 11B)이 형성되어 있고, 폴리실리콘 패턴들(11A 및 11B)상에는 각각 게이트 산화막들(12A 및 12B)을 거쳐 게이트 패턴들(13A 및 13B)이 형성되어 있다. 도10A를 참조한 단계에 있어서, p채널 트랜지스터(Tr₂)가 형성되는 영역은 레지스터(14B)에 의해 보호되고, 이 상태에서, P⁺ 이온들이 게이트 전극(13A)을 마스크로서 사용하여 주입된다. 그 결과, 폴리실리콘 패턴(11A)에, 게이트 전극(13A)에 대응하는 채널 영역(11c)에 의해 이격되고, n채널 트랜지스터(Tr₁)의 소스 및 드레인 영역들로 되는 n형의 영역들(11a 및 11b)이 형성된다.

다음에, 도10B를 참조하면, 상기 레지스트(14B)가 제거되고, 또한 도10A의 단계에서 형성된 n채널 트랜지스터(Tr₁)를 덮도록 별개의 레지스트(14A)가 퇴적된다. 이때, B⁺ 이온들의 주입이 게이트 전극(13B)을 마스크에 실행시킨다. 그 결과, 상기 폴리 실리콘(11B)에는, 게이트 전극(13B) 바로 아래의 채널 영역(11d)에 의해 이격되어, p형의 영역들(11e 및 11f)이 형성된다.

또한, 레지스트(14A)를 박리후, 열처리를 함으로써, 유리 기판(10)상에는 n채널 트랜지스터(Tr₁) 및 p채널 트랜지스터(Tr₂)로 이루어지는 회로가 형성된다.

상술한 n채널 혹은 p채널 트랜지스터에서 상술한 LDD 구조를 형성하는 경우에, 예를 들면 도 11A를 참조한 공정이 이용된다. 특히, 도11A에 도시하듯이, 형성된 트랜지스터(Tr₁)상에 산화막(15)을 퇴적하고, 이것을 위쪽에서 RIE에 의해 이방성 에칭함으로써, 도11B에 도시하듯이 게이트 전극의 측벽들에 산화막(15a 및 15b)을 형성한다. 이후에, 이러한 산화막들을 갖는 게이트 전극을 마스크로서 사용하여 더 이온 주입함으로써, 영역들(11a 및 11b)을 고농도로 도핑하고, LDD 영역들(11a' 및 11b')은 채널 영역과 영역(11) 사이에, 그리고 채널 영역과 영역(11b) 사이에 형성된다. 동일한 공정은 p채널 트랜지스터(Tr₂)에 대해서도 실행된다.

그러나, 도10A 및 도10B를 참조하여 상기 설명된 것과 같은 TFT를 제조하기위한 종래의 공정에 있어서, 마스크 공정은 2회 실행되어야 한다. 게다가, 도10A의 공정에서 P⁺ 이온들을 주입하기 위해 이용된 마스크는 용이하게 제거될 수 없다는 문제점을 갖는다. 이와 같은 레지스트를 제거하는 경우에는 상당히 장시간의 압출(ashing)을 행할 필요가 있지만, 이와 같은 처리는 기판상에 저온 제조로 형성된 TFT의 특성들에 악영향을 끼칠 가능성이 있다.

또한, TFT에 LDD 구조를 형성하도록 하는 경우에도, 산화막(15)을 퇴적하고, 이것을 RIE에 의해 이방성 에칭한 이후에, 얻어진 측벽 산화막들(15a 및 15b)을 마스크로서 사용하여 이온들을 주입하는 공정이 필요하다. 이와 같이 TFT 제조 공정이 복잡해진다는 문제가 있었다. 측벽 산화막들을 사용하지 않고 별도의 마스크들을 사용하여 LDD 구조를 형성하는 것도 가능하지만, 이 경우는 부가적인 마스크 공정이 늘어나게 된다.

따라서, 본 발명은, 상기 과제를 해결한 신규하고 유용한 박막 트랜지스터 제조 방법을 제공하는 것을 개괄적 목적으로 한다. 특히, 본 발명의 보다 구체적인 목적은, 마스크 공정을 삭감한 LDD 구조를 갖는 박막 트랜지스터 제조 방법을 제공하는 것이다.

따라서 본 발명의 한 관점에 의하면, 양극 산화 가능한 금속 재료로 이루어지는 게이트 전극을 갖는 반도체 장치를 제조하기 위한 방법이 제공되며, 상기 반도체 장치 제조 방법은,

반도체층 상에 형성된 게이트 전극을 양극 산화하여, 게이트 전극의 측벽들에 양극 산화막을 형성하는 단계와,

상기 게이트 전극 및 그 측벽들 상의 양극 산화막을 마스크들로서 사용하여, 상기 게이트 전극을 갖는 상기 반도체층에, 제 1 도전형의 불순물을 도입하여, 상기 양극 산화막의 외측에 제 1 도전형의 영역을 형성하는 단계와,

상기 양극 산화막을 제거한 후에, 상기 게이트 전극을 마스크로서 사용하여, 상기 반도체층에 상기 제 1 도전형의 불순물을 더 도입하는 단계를 포함한다.

또한, 본 발명의 다른 관점에 의하면, 양극 산화 가능한 금속 재료로 이루어지는 게이트 전극을 갖는 반도체 장치를 제조하기 위한 방법이 제공되며, 상기 반도체 장치 제조 방법은,

반도체 패턴 상에, 게이트 산화막을 거쳐 게이트 전극을 형성하는 단계와,

상기 게이트 전극을 양극 산화하여, 게이트 전극의 측벽들에 양극 산화막을 형성하는 단계와,

상기 게이트 전극 및 상기 양극 산화막을 마스크로서 사용하여 상기 게이트 산화막을 에칭하는 단계와,

상기 양극 산화막을 제거하는 단계와,

상기 게이트 산화막으로 피복되어 있는 부분에는 제 1 농도로 도입되고, 상기 게이트 산화막으로 피복되지 않은 부분에는 상기 제 1 농도보다 큰 제 2농도로 도입되도록 상기 게이트 전극을 마스크로서 사용하여 상기 반도체 패턴에 제 1 도 전형의 불순물을 도입하는 단계를 포함한다.

또한, 본 발명의 또 다른 관점에 의하면, 액정 패널을 구성하는 절연 기판상에 제 1 게이트 전극과 제 1 도전형의 채널을 갖는 제 1 트랜지스터와, 제 2 게이트 전극과 제 2 도전형의 채널을 갖는 제 2 트랜지스터를 구비한 액정 표시 장치를 제조하기 위한 방법이 제공되며, 상기 액정 표시 장치 제조 방법은,

(a) 상기 제 1 게이트 전극 측벽 상에 양극 산화에 의해 양극 산화막을 형성하는 단계와,

(b) 상기 제 1 트랜지스터의 활성부를 구성하는 상기 기판 위의 제 1 반도체 패턴에, 상기 제 1 게이트 전극 및 그 측벽들의 양극 산화막을 마스크로서 사용하여, 제 1 도전형의 불순물을 도입하여, 상기 양극 산화막의 외측에 제 1 도전형의 영역을 형성하는 단계와,

(c) 상기 단계(b)와 동시에 실행되고, 상기 제 2 트랜지스터의 활성부를 구성하는 상기 기판상의 제 2 반도체 패턴에, 상기 제 2 게이트 전극을 마스크로서 사용하여, 상기 제 1 도전형의 불순물을 도입하여, 상기 제 2 게이트 전극의 외측에 제 1 도전형의 영역을 형성하는 단계와,

(d) 상기 양극 산화막을 제거한 후에, 상기 제 1 및 제 2 게이트 전극을 마스크들로서 사용하여, 상기 제 1 및 제 2 반도체 패턴에 상기 제 1 도전형의 상기 불순물을 도입하는 단계와,

(e) 상기 제 1 트랜지스터를 보호 마스크에 의해 보호하고, 상기 제 2 전극을 마스크로서 사용하여, 상기 제 2 반도체 패턴에 제 2 도전형의 불순물을 도입하는 단계를 포함한다.

본 발명의 제 4 관점에 의하면, 액정 패널을 구성하는 절연 기판 상에 제 1 게이트 전극과 제 1 도전형의 채널을 갖는 제 1 트랜지스터와, 제 2 게이트 전극과 제 2 도전형의 채널을 갖는 제 2 트랜지스터를 형성한 액정 표시 장치 제조 방법이 제공되고, 상기 액정 표시 장치 제조 방법은,

(a) 상기 제 1 트랜지스터의 활성부를 구성하는 상기 기판 상의 제 1 반도체 패턴상에 게이트 산화막을 거쳐 제 1 게이트 전극을 형성하는 단계와,

(b) 상기 제 1 게이트 전극의 측벽들 상에, 양극 산화에 의해 양극 산화막을 형성하는 단계와,

(c) 상기 제 1 게이트 전극 및 상기 양극 산화막을 마스크로서 사용하여 상기 게이트 산화막을 에칭하는 단계와,

(d) 상기 양극 산화막을 제거하는 단계와,

(e) 상기 제 1 트랜지스터의 활성부를 구성하는 상기 기판 상의 제 1 반도체 패턴상에, 상기 제 1 게이트 전극을 마스크로서 사용하여, 제 1 도전형의 불순물을 도입하여, 상기 양극 산화막의 외측에 제 1 도전형의 영역을 형성하는 단계와,

(f) 상기 단계(e)와 동시에 실행되고, 상기 제 2 트랜지스터의 활성부를 구성하는 상기 기판상의 제 2 반도체 패턴상에, 상기 제 2 게이트 전극을 마스크로서 사용하여, 제 1 도전형의 불순물을 도입하여, 상기 제 2 게이트 전극의 외측에 제 1 도전형의 영역을 형성하는 단계와,

(g) 상기 제 1 트랜지스터를 보호 마스크에 의해 보호하고, 상기 제 2 전극을 마스크로서 사용하여, 상기 제 2 반도체 패턴에, 제 2 도전형의 불순물을 도입하는 단계를 포함한다.

또한, 본 발명의 제 5 관점에 의하면, 상기 제 3 및 제 4 관점에 따른 LCD를 제조하기 위한 방법이 제공되는데, 상기 제 2 도전형의 불순물을 도입하는 단계는, 상기 제 2 도전형의 불순물이 상기 제 1 도전형의 불순물의 농도보다 높은 농도로 상기 제 2 패턴에 도입되도록 실행된다.

또한, 본 발명의 제 6 관점에 따르면, 상기 제 3 및 제 4 관점에 따른 LCD 제조 방법이 제공되는데, 상기 제 1 및 제 2 전극들은 알루미늄, 알루미늄 합금 또는 탄탈륨으로 제조되고, 상기 양극 산화막은 상기 제 2 전극의 측벽들 상에 형성된다.

상기 제 1 및 제 2 관점에 따르면, 양극 산화된 측벽을 갖는 게이트 전극을 마스크로서 사용하여 이온 주입을 실행하고, 양극 산화막을 제거하여 이온 주입을 더 실행함으로써, 상당히 간단한 공정으로 LDD 구조를 갖는 TFT를 제조할 수 있다. 본 발명은, LCD용 TFT들의 게이트 전극들로서 양극 산화에 적합한 Al 혹은 그 합금을 공통적으로 사용하기 때문에, 액정 표시 장치의 제조의 경우에 특히 적당하다. 본 발명의 제 4 관점에 의하면, 동일 기판상에 p채널 및 n채널의 TFT들의 형성에 이용되는 마스크들의 수를 감소시킬 수 있기 때문에, 액정 표시 장치의 제조 공정이 특히 간소화된다.

제 2 및 제 4 관점에 의하면, 양극 산화막을 갖는 게이트 전극을 마스크로서 사용하여 게이트 산화막을 에칭하고, 이어서, 상기 양극 산화막을 제거함으로써, LDD구조를 갖는 TFT를 형성하여 마스크들 중 다른 하나를 감소시킬 수 있다.

또한, 제 1 및 제 2 관점에 의하면, 게이트 전극으로서 양극 산화가 가능한 Al, Al 합금들 혹은 Ta 등의 금속을 사용함으로써, 액정 표시 장치의 TFT에 한하지 않고, 일반의 반도체 장치에 있어서도, LDD 구조를 간단히 형성할 수 있게 된다.

제 5 관점에 의하면, 마스크 단계를 삭감할 수 있다. 따라서, 제 1 도전형 반도체 장치를 형성하는 영역이 최초의 이온 주입 결과로서 제 1 도전형과 반대의 제 2 도전형으로 도핑되어도, 그 영역은, 마스크를 사용하여 제 1 도전 형태의 불순물을 주입함으로써 그 이후의 이온 주입 단계에서 소망의 제 1 도전형으로 확실하게 도핑될 수 있다.

도1A 내지 도1C는 본 발명의 원리를 설명하는 도면이다.

도1A 내지 도1C를 참조하면, 투명 기판(10)상에는, 도10A의 구조와 마찬가지로, n채널 트랜지스터(Tr₁)의 활성 영역을 구성하는 폴리실리콘 패턴(11A)이 형성되어 있고, 폴리실리콘(11A)상에는 게이트 산화막(12)을 거쳐 알루미늄(Al) 패턴(13A)이 게이트 전극으로서 형성되어 있다. 마찬가지로, 유리 기판(10)상에는, p채널 트랜지스터(Tr₂)의 활성 영역을 구성하는 폴리실리콘 패턴(11B)이 형성되어 있고, 또한, 폴리실리콘 패턴(11B)상에는 상기 게이트 절연막(12)을 거쳐 Al 패턴(13B)이 게이트 전극으로서 형성되어 있다.

우선, 도1A의 단계에 있어서, 상기 게이트 전극들(13A 및 13B)의 측벽 면들에는 양극 산화 단계에 의해 양극 산화막들(13a 및 13b)이 형성되고, 이러한 양극 산화막들을 갖는 게이트 전극들(13A 및 13B)을 마스크로서 사용하여, P⁺ 등의 이온들의 주입이 실행된다. 그 결과, 상기 폴리실리콘 패턴(11A)에는, 상기 양극 산화막(13a)의 외측에 n형의 영역들(11a 및 11b)이 형성된다. 이러한 공정에 있어서, 트랜지스터들(Tr₁ 및 Tr₂)상의 이온 주입은, 특히 레지스트 마스크들을 사용하지 않고 실행된다. 따라서, 마찬가지의 n형의 영역들은 폴리실리콘 패턴(11B) 내측에 형성된다.

다음에, 도1B를 참조하면, 양극 산화막들(13a 및 13b)이 제거되고, 전극들(13A 및 13B) 자체를 마스크로서 사용하여 P⁺ 이온들이 더 주입된다. 그 결과, 상기 n형의 영역들(11a 및 11b)은 또한 고농도로 도핑되고, 또한, 채널 영역(11c)이 삽입되는 방식으로, 영역들(11a 및 11b)의 내측에는, 보다 불순물 농도가 낮은 영역(11a' 및 11b')이 형성된다.

다음에, 도1C를 참조하면, n채널 트랜지스터(Tr₁)가 레지스트 마스크(14A)에 의해 보호되고, 이 상태에서 p형의 불순물, 예를 들면 B⁺ 이온이 주입에 의해 트랜지스터(Tr₂)의 영역으로 도입된다. 따라서, 그 결과, p형의 영역들(11e 및 11f)은 채널 영역(11d)이 형성되도록 폴리실리콘 패턴(11B) 내측에 형성된다.

이러한 공정에 의하면, 게재된 트랜지스터(Tr₁)는 소스 혹은 드레인으로서 작용하는 확산 영역들(11a 및 11b)과 채널 영역(11c) 사이에 저농도 도핑 영역(11a' 및 11b')이 형성된, 소위 LDD 구조를 가지며, 채널 영역(11c)으로의 전계 집중에 의한 리크 전류의 증대를 회피하는데 유리하다. 본 발명에 따른 공정에 있어서, 상기 LDD 구조는 Al 전극 패턴(13A)의 측벽들에 형성된 양극 산화막을 사용함으로써 상당히 간단하게 형성할 수 있다. 액정 표시 장치에서 사용되는 TFT에서는, 유리 기판상에 TFT를 형성하기 위해 저온 처리가 필요하고, 이로 인해 게이트 전극으로서, 통상의 MOS 디바이스들에 사용되는 폴리실리콘 대신에, 저온에서 형성 가능한 알루미늄(Al)이 사용된다. 따라서, 본 발명에 의한 LDD 구조의 형성하기 위한 공정은 액정 표시 장치들의 제조에 있어 특히 유리하다.

또한, 도1A 내지 도1C에 따른 공정의 단계들로부터 종래 필요했던 도10A의 마스크 공정이 생략될 수 있다. 이에 따라, 본 발명에 따른 TFT 제조 공정은 대폭적으로 간소화된다. 도10A의 마스크 단계는 레지스트 마스크(14B)의 형성뿐 아니라 제거도 포함하고 있다. 그러나, 앞서도 설명했듯이, P 이온들로 주입된 레지스트의 제거는 곤란하며, 이 때문에 긴 처리 시간을 필요로 하였다. 본 발명은, 이와 같은 레지스트의 제거 단계도 불필요하다. 따라서, 그 결과로서, 액정 표시 장치의 제조 생산량을 크게 증대시킬 수 있다.

본 발명은 이제 이하의 도면을 참조하여 아래의 실시예에서 보다 명료하게 기술될 것이나, 이에 한정되는 것은 아니다.

〈실시예1〉

도2A 내지 도2C와 도3D 내지 도3F는, 본 발명의 제 1 실시예에 의한, 액정 표시 장치 기판상에 TFT를 제조하기 위한 공정의 단계들을 설명하기 위한 도면이다.

도2A를 참조하면, 우선, 유리 기판(20)상에 비정질의 실리콘층이, PCVD에 의해 250℃의 온도에서 50 nm의 두께로 형성된다. 상기 비정질 실리콘 층을, 550℃, 20시간의 열처리에 의해 폴리실리콘 층으로 변환한 후에, 패터닝하여 폴리실리콘 패턴(21A 및 21B)을 형성한다. 또한, 상기 폴리실리콘 패턴들(21A 및 21B)을 덮도록 SiO₂ 막(22)을 PCVD에 의해 100 nm의 두께로 퇴적하고, 그 위에 Al 층을 스퍼터링하여 400 nm의 두께로 퇴적한다. 또한, 이러한 구조를 주석산(tartaric acid) 등의 전해액에 침지하고, 전류를 인가함으로써, 상기 Al층의 표면에, 레지스트와의 밀착성을 향상시키는 치밀한 산화막을 양극 산화에 의해 형성한다. 이와 같이 하여 형성된 산화막으로 덮인 Al 층을 패터닝 함으로써, 도2A에 도시하듯이, 산화막들[(23A)₀, 및 (23B)₀]을 각각 지지하는 Al 전극 패턴들(23A 및 23B)이 형성된다.

다음에, 도2B를 참조하면, 도2A에 도시된 구조를, 약 30℃ 의 옥살산(oxalic axid) 수용액에 침지하고, 약 35분간 전류를 인가함으로써 상기 전극 패턴들(23A 및 23B)의 측벽들에, 각각 비교적 거친 Al₂O₃으로 이루어지는 측벽 산화막들(23a 및23b)을 양극 산화에 의해 형성한다.

도2B에 도시된 공정에 있어서, 이러한 양극 산화 공정 후에, 상기 게이트 전극들(23A 및 23B)과 측벽 산화막들(23a 및 23b)을 마스크로서 사용하여 P⁺ 이온들의 이온 주입을 실행한다. 전형적으로는 가속 전압 80 keV , 도우즈 1× 10¹⁵ ㎝^-2로 실행하여, 상기 폴리실리콘 패턴(21A)의 외측에 n형의 영역들(21a 및 21b)을 형성한다. 동시에, 이러한 이온 주입은, 롤리실리콘 패턴(21B)에 있어서도 이루어지며, 그 결과 폴리실리콘 패턴(21B) 내측에, 상기 측벽 산화막(23b) 보다 외측 부분(21c, 21d)이 n형으로 도핑된다.

다음에, 도2C를 참조하면, 45℃의 Al 혼산(mixed acid)을 사용하여 상기 측벽 산화막들(23a 및 23b)을 제거한다. 이후에, 폴리실리콘 패턴들(21A 및 21B)에, P⁺ 이온들의 주입을, 가속 전압 70 keV, 도우즈 3× 10¹⁴ ㎝^-2로 실행한다. 이에 의해, 상기 n형의 영역들(21a 및 21b)의 내측에 저농도 도핑된 영역들(lightly doped regions)(23a' 및 23b')을 형성한다. 즉, 상기 저농도 도핑된 영역들(23a' 및 23b')은, 폴리실리콘 패턴(21A) 내측에 형성되는데, 게이트 전극(23A) 바로 아래의 채널 영역(21e)과 상기 n형의 영역(21a) 사이와, 상기 채널 영역(21e)과 n형의 영역(21b) 사이에 각각 형성된다. 또한, 폴리실리콘 패턴(21B)에도 마찬가지의 저농도 도핑된 영역들(21c' 및 21d')이 형성되는데, 채널 영역(21f)과 n형의 영역(21c) 사이와, 채널 영역(21f)과 n형의 영역(21d) 사이에 각각 형성된다.

도2C를 참조한 단계의 결과로서, 폴리실리콘 패턴(21A) 내측에는 n채널 TFT 트랜지스터(Tr₁)가 형성된다 또한, 도2C에 도시된 단계에서는, 폴리실리콘 패턴(21B) 내측에도 마찬가지의 n채널 TFT 트랜지스터가 형성된다.

다음에, 도3D를 참조하면, 상기 n채널 TFT(Tr₁)는, 레지스트 패턴(24)에 의해 보호되고, 이 상태에서, B⁺ 이온들의 주입이 실행되는데, 전형적으로는 가속 전압 60 keV, 3× 10¹⁵ ㎝^-2 의 도우즈로 실행되며, 그 결과, 폴리실리콘 패턴(22)에는, p형의 영역들(21g 및 21h)이, 게이트 전극(23B) 바로 아래의 채널 영역(21f)을 제거하여 형성된다. 상기 p형 영역들(21g 및 21h)은, 도3D의 이온 주입 단계 이전의 상태에서, 이전의 단계들에서 도입된 P⁺ 이온들 의해 n형으로 도핑되었다. 그러나, 도3D의 단계에서 이온 주입의 도우즈는 이전에 이온 주입 단계들에서의 도우즈보다 많이 설정되어 있으므로, 이전에 도입된 n형의 불순물의 효과는 부정된다.

다음에, 도3E를 참조하면, 레지스트(24A)가 제거되고, 얻어진 구조를 400 mJ의 에너지로 XeCl 엑시머 레이저를 조사함으로써 어니일링하고, 도입된 불순물을 활성화한다.

또한, 도3F를 참조한 다음의 단계에 있어서, 도3E의 구조상에 SiN 막(25)을 퇴적하고, 이 SiN 막(25)에 콘택트 홀을 형성한 후, Al 배선 패턴(26)을 형성한다. 따라서, 액정 표시 장치의 유리 기판상에, LDD 구조를 갖는 n채널 TFT와 p채널 TFT를 구비한 구조가 얻어진다.

〈실시예2〉

다음에, 본 발명의 제 2 실시예를 도4A 및 도4B, 도5C 및 도5D 및, 도6E 내지 도6G를 참조하여 설명한다.

도4A를 참조하면, 우선, 유리 기판(30)상에 비정질의 실리콘층을 PCVD에 의해, 250℃ 온도에서 50 nm의 두께로 퇴적한다. 550℃에서 4시간 열처리하고, KrF 엑시머 레이저에 의해 600 mJ의 에너지로 조사하여 결정화시키며, 상기 비정질의 실리콘층을 폴리실리콘층으로 변환한 이후에, 형성된 폴리실리콘 층을 패터닝하여 폴리실리콘 패턴들(31A 및 31B)을 형성한다. 이때, 상기 폴리실리콘 패턴들(31A 및 31B)을 덮도록 SiO₂ 막(32)을 PCVD에 의해 150 nm의 두께로 퇴적하고, 이것에 더하여 Al-Si 합금층을 스퍼터링에 의해 300 nm의 두께로 퇴적하고, 이러한 구조를 주석산 등의 전해액에 침지하고, 전류를 인가함으로써, 상기 Al 합금층의 표면에, 레지스트와의 밀착성을 향상시키는 치밀한 Al 산화막을, 양극 산화에 의해 형성한다. 이와 같이 하여 형성된 산화막으로 덮인 Al 합금층을 레지스트 도포 후에 패터닝 함으로써, 도4A에 도시하듯이, 산화막[(33A)₀ 및 (33B)₀]을 각각 갖는 Al 전극 패턴들(33A 및 33B)이 형성된다.

다음에, 도4B를 참조하면, 도4A에 도시된 구조를, 약 30℃의 옥살산 수용액(aqueous oxalic acid solution)에 침지하고, 약 35분간 전류를 인가함으로써 상기 전극 패턴들(33A 및 33B)의 측벽들 상에, 각각 비교적 거친 Al₂O₃으로 이루어지는 측벽 산화막들(33a 및 33b)을 형성한다.

또한, 도5C를 참조한 단계에 있어서, 상기 전극 패턴들(33A 및 33B) 및, 측벽 산화막들[(33a), 및 (33b)]를 마스크로서 사용하여, 상기 SiO₂ 막(32)을 드라이 에칭으로 에칭한다. 이에 의해, 게이트 산화막 패턴들(32A 및 32B)을 각각 전극 패턴들(33A 및 33B)에 대응하여 형성한다.

도5C에 도시된 공정에 있어서, 이러한 양극 산화 공정 이후에, 상기 게이트 전극들(33A 및 33B) 및, 측벽 산화막들(33a 및 33b)을 마스크로서 사용하여 P⁺ 이온 주입을 실행한다. 전형적으로는, 가속 전압 10 keV, 도우즈 1× 10¹⁵ ㎝^-2에서 실행하고, 상기 폴리실리콘 패턴(31A)의 측벽 산화막(33a)의 외측에 n형의 영역들(31a 및 31b)을 형성한다. 동시에, 이러한 이온 주입은 폴리실리콘 패턴(31B)에서도 이루어지고, 그 결과, 폴리실리콘 패턴(31B) 내측에, 상기 측벽 산화막(33b)의 외측의 부분상에 부분들(31c 및 31d)이 n형으로 도핑된다.

다음에, 도5D를 참조하면, 45℃의 Al 혼산(Al mixed acid)을 사용하여 상기 측벽 산화막들(33a 및 33b)을 제거한다. 이후에, 폴리실리콘 패턴들(31A 및 31B)에 대해서, P⁺이온 주입을, 가속 전압 50 keV, 도우즈 3× 10¹⁴ ㎝^-2에서 다시 실행한다, 이에 의해, 상기 n형의 채널들(31a 및 31b)의 내측에는 저농도 도핑된 n^- 형의 영역들(33a' 및 33b')이 형성된다. 즉, 저농도 도핑된 영역들(33a' 및 33b')이 폴리실리콘 패턴(31A) 내측에 형성되는데, 게이트 전극(33a) 바로 아래의 채널 영역(31e)과 상기 n형의 영역(31a) 사이와, 상기 채널 영역(31e)과 n형의 영역(31b) 사이에 각각 형성된다. 또한, 폴리실리콘 패턴(31B)에도, 마찬가지의 저농도 도핑된 n^-형 영역(31c' 및 31d')이 형성되는데, 채널 영역(31f)과 n형의 영역(31c) 사이와, 채널 영역(31f)과 n형의 영역(31d) 사이에 각각 형성된다.

도 5D에 참조한 단계의 결과로서, 폴리실리콘 패턴(31A) 내측에는, n채널 TFT 트랜지스터(Tr₁)가 형성된다. 또한, 도 5D에 도시된 단계에 있어서, 폴리실리콘 패턴(31B) 내측에, 마찬가지의 n채널 TFT가 형성된다.

다음에, 도6E를 참조하면, 상기 n형의 채널 TFT(Tr₁)는, 레지스트 패턴(34A)에 의해 보호되고, 이 상태에서, B⁺ 이온들의 이온 주입이 실행되는데, 전형적으로, 가속 전압 20 keV, 3× 10¹⁵ ㎝^-2의 도우즈로 실행되어, 폴리실리콘 패턴(32)에는, p형의 영역들(31g 및 31h)이, 게이트 전극(33B) 바로 아래의 채널 영역(31f)을 제거하여 형성된다. 상기 p형의 영역들(31g 및 31h)은, 도6E의 이온 주입 단계 이전의 단계들에서, 도5C, 도5D에 참조하여 이전의 단계들에서 도입된 P⁺에 의해 n형으로 도핑되었다. 그러나, 도6E의 단계에서 이온 주입의 도우즈는 이전의 단계들에서 이온 주입의 도우즈보다 많게 설정되어 있으므로, 먼저 도입되어 있는 n형의 불순물의 효과는 부정된다.

다음에, 도6F를 참조하면, 레지스트(34A)가 제거되고, 또한 얻어진 구조는 에너지가 350 mJ의 XeCL 엑시머 레이저를 조사함으로써 어닐링되고, 도입된 불순물은 활성화한다.

또한, 도6G를 참조한 다음의 단계에 있어서, 도6F에 도시된 구조상에 SiN 막(35)을 퇴적하고, 이 SiN 막에 콘택트 홀을 형성한 후에, Al 배선 패턴(36)을 형성한다. 이에 의해, 액정 표시 장치의 유리 기판상에, LDD 구조를 갖는 n채널 TFT 와 p채널 TFT를 구비한 구조가 얻어진다.

〈실시예3〉

다음은, 도7A-B, 도8C-8D 및 , 도9E-9G를 참조하면서, 본 발명의 제 3 실시예를 설명한다. 단, 도면에 있어서, 앞서 설명한 부분에 대응하는 부분은 동일한 참조부호를 붙이고, 설명을 생략한다.

도7A를 참조하면, 우선 유리 기판(30)상에 비정질의 실리콘층을 PCVD에 의해 80 nm의 두께로 퇴적하고, 이것을 600℃에서 10시간 열처리한 후, Ar 레이저에 의해 전체 표면을 조사하여 결정화시켜, 이에 의해, 비정질의 실리콘층을 폴리실리콘층으로 변환한다. 이후에, 이와 같이 형성된 폴리실리콘 층을 패터닝하여 폴리실리콘 패턴들(31A 및 31B)을 형성한다. 다음에, 상기 폴리실리콘 패턴들(31A 및 31B)을 덮도록 SiO₂ 막(32)을 PCVD에 의해 80 nm의 두께로 퇴적하고, Al-Sc 합금층을 스퍼터링에 의해 350 nm의 두께로 퇴적한다. 이 결과의 구조를 주석산 등의 전해액에 침지하고, 전류를 인가함으로써, 상기 Al 합금층의 표면에, 레지스트와의 밀착성을 향상시키는 치밀한 Al 산화막을, 양극 산화에 의해 형성한다. 레지스트(R)를 적용한 이후에, 이와 같이 형성된 산화막으로 덮인 Al 합금층을 패터닝 함으로써, 도7A에 도시하듯이, 산화막들[(33A)₀ 및 (33B)₀]을 각각 갖는 Al 전극 패턴들(33A 및 33B)이 형성된다.

다음에, 도7B를 참조하면, 도7A에 도시된 구조를, 약 30℃의 옥살산 수용액에 침지하고, 약 35분간 전류를 인가함으로써, 상기 전극 패턴들(33A 및 33B)의 측벽들 상에, 각각 비교적 거친 Al₂O₃으로 이루어지는 측벽 산화막들(33a 및 33b)을 양극 산화에 의해 형성한다.

이후에, 도 8C를 참조한 단계에 있어서, 전극 패턴들(33A 및 33B) 및, 양극 산화막들(33a 및 33b)을 마스크로서 사용하여 SiO₂ 막(32)을 에칭한다. 이에 의해, 전극 패턴들(33A 및 33B) 및 양극 산화막들(33a 및 33b)에 대응하여 게이트 산화막들(32A 및 32B)을 각각 형성한다. 도8C에 도시된 단계는 이온 주입이 아직 이루어지지 않은 이전의 실시예와 다르다.

다음에, 도8D에 도시된 공정에 있어서, 45℃의 Al 혼산을 사용하여 상기 측벽 산화막들(33a 및 33b)을 제거한 후에 폴리실리콘 패턴들(31A 및 31B)에 P⁺ 이온 주입을 실행한다. 이온 주입은, 가속 전압 40 keV, 도우즈 1×10¹⁵ ㎝^-2 에서 실행하여, 상기 폴리실리콘 패턴(31A)에 n형의 영역들(31a 및 31b)을 형성한다. 동시에, 이온 주입이 실행되어, n형의 영역들(31a 및 31b) 내측에 저농도 도핑된 n^-형 영역(33a' 및 33b')을 형성한다. 또한, 폴리실리콘 패턴(31B)에도 마찬가지의 n형의 영역들(31c 및 31d)과 저농도 도핑된 n^-형 영역(31c' 및 31d')이 형성된다.

도9E를 참조한 단계에 이은 단계들의 설명은 도6E-도6G의 공정과 실질적으로 동일하며, 이에 대한 설명은 생략한다.

상술한 것처럼, 본 발명에 따른 공정에 있어서, P⁺ 이온들의 이온 주입은 1회만 실행된다. 따라서, 공정 단계들은 종래 기술의 공정들에 비해 감소될 수 있다.

이상의 설명에서는 양극 산화 가능한 게이트 전극의 재료로서 Al 혹은 Al 합금을 기재하였으나, 대안의 게이트 전극으로서는 예를 들어, Ta와 같은 다른 양극 산화 가능한 재료를 사용해도 좋다.

또한, 도2B 또는 도4B에 참조한 양극 산화 공정에 있어서, 거친 양극 산화막(23a 및 23b 혹은 33a 및 33b)이 형성된 후에도 양극 산화 처리를 계속하여, 양극 산화막[(23A)₀ 및 23B)₀ ]과 동등한 면밀한 양극 산화막을 형성해도 좋다. 이와 같은 소위 배리어 산화막을 형성함으로써, 23A 및 23B 등과 같은 게이트 전극들의 내성은 레이저 조사에 의한 어닐링 공정 시에 향상될 수 있다.

이상, 본 발명을 바람직한 실시예에 대해 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않고, 특허 청구의 범위에 기재한 본 발명의 요지내에서 다양한 변형·변경이 가능하다.

도1A 내지 도1C는 본 발명의 원리를 설명하는 도면.

도2A 내지 도2C는 본 발명의 제 1 실시예에 따른 공정을 도시한 첫 번째 부분의 도면.

도3D 내지 도3F는 본 발명의 제 1 실시예에 따른 공정을 도시한 두 번째의 부분의 도면.

도4A 및 도4B는 본 발명의 제 2 실시예에 따른 공정을 도시한 첫 번째의 부분의 도면.

도5C 및 도5D는 본 발명의 제 2 실시예에 따른 공정을 도시한 두 번째의 부분의 도면.

도6E 내지 도6G는 본 발명의 제 2 실시예에 따른 공정을 도시한 세 번째의 부분의 도면.

도7A 및 도7B는 본 발명의 제 3 실시예에 따른 공정을 도시한 첫 번째의 부분의 도면.

도8C 및 도8D는 본 발명의 제 3 실시예에 따른 공정을 도시한 두 번째의 부분의 도면.

도9E 내지 도9G는 본 발명의 제 3 실시예에 따른 공정을 도시한 세 번째의 부분의 도면.

도10A 내지 도10C는 종래의 LCD용 폴리실리콘 트랜지스터를 제조하기 위한 공정의 단계들을 도시한 도면.

도11A 및 도11B는 종래의 LDD 구조를 갖는 트랜지스터를 제조하기 위한 공정들의 단계들을 도시한 도면.

※ 도면의 주요부분에 대한 부호의 설명 ※

10, 20, 30: 투명기판

11A, 11B, 21A, 21B, 31A, 31B: 폴리실리콘 패턴

11a, 11b, 21a, 21b, 21c, 21d, 31a, 31b, 31c, 31d: n형 영역

11a′, 11b′, 21a′, 21b′, 21c′, 21d′, 31a′, 31b′, 31c′, 31d′: n형 영역11c, 11d, 21e, 21f, 31c, 31f: 채널 영역

11e, 11f, 21g, 21h, 31g, 31h: p형 영역

Claims (10)

1. 액정 패널을 구성하는 절연 기판 위에 제 1 게이트 전극과 제 1 도전형의 채널을 갖는 제 1 트랜지스터와, 제 2 게이트 전극과 제 2 도전형의 채널을 갖는 제 2 트랜지스터를 구비한 액정 장치 제조 방법으로서,

   (a) 양극 산화에 의해, 상기 제 1 게이트 전극의 측벽들 상에 양극 산화막을 형성하는 단계와,

   (b) 상기 제 1 트랜지스터의 활성부를 구성하는 상기 기판 위의 제 1 반도체 패턴에, 상기 제 1 게이트 전극 및 그 측벽들 상의 양극 산화막을 마스크로서 사용하여, 상기 제 1 도전형의 불순물을 도입하여, 상기 양극 산화막의 외측에 제 1 도전형의 영역을 형성하는 단계와,

   (c) 상기 단계(b)와 동시에 실행되고, 상기 제 2 트랜지스터의 활성부를 구성하는 상기 기판 위의 상기 제 2 반도체 패턴에, 상기 제 2 게이트 전극을 마스크로서 사용하여, 상기 제 1 도전형의 불순물을 도입하여, 상기 제 2 게이트 전극의 외측에 제 1 도전형의 영역을 형성하는 단계와,

   (d) 상기 양극 산화막을 제거한 후, 상기 제 1 및 제 2 게이트 전극들을 마스크로서 사용하여 상기 제 1 및 제 2 반도체 패턴들에 상기 제 1 도전형의 상기 불순물을 더 도입하는 단계와,

   (e) 상기 제 1 트랜지스터를 보호 마스크에 의해 보호하고 상기 제 2 게이트전극을 마스크로서 사용하여, 상기 제 2 반도체 패턴에 상기 제 2 도전형의 불순물을 도입하는 단계를 포함하고,

   상기 제 1 도전형의 상기 불순물은 인으로 이루어지는, 액정 장치 제조 방법.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 전극들은 알루미늄, 알루미늄 합금, 또는 탄탈륨(tantalum)으로 이루어지고, 양극 산화막이 상기 제 2 전극의 측벽들에 형성되는, 액정 장치 제조 방법.
3. 제 1 항에 있어서, 상기 제 2 도전형의 불순물을 도입하는 단계는 상기 제 2 도전형의 불순물이 상기 제 1 도전형의 불순물의 농도보다 높은 농도로 상기 제 2 패턴에 도입되도록 실행되는, 액정 장치 제조 방법.
4. 액정 패널을 구성하는 절연 기판 위에 제 1 게이트 전극과 제 1 도전형의 채널을 갖는 제 1 트랜지스터와, 제 2 게이트 전극과 제 2 도전형의 채널을 갖는 제 2 트랜지스터를 구비하는 액정 장치 제조 방법으로서,

   (a) 상기 제 1 트랜지스터의 활성부를 구성하는 상기 기판 위의 제 1 반도체 패턴 위에, 상기 제 1 게이트 전극과 상기 제 1 반도체 패턴 사이의 게이트 산화막과 함께 상기 제 1 게이트 전극을 형성하는 단계와,

   (b) 상기 제 1 게이트 전극의 측벽들에, 양극 산화 공정에 의해 양극 산화막을 형성하는 단계와,

   (c) 상기 제 1 게이트 전극 및 상기 양극 산화막을 마스크로서 사용하여 상기 게이트 산화막을 에칭하는 단계와,

   (d) 상기 양극 산화막을 제거하는 단계와,

   (e) 상기 제 1 트랜지스터의 활성부를 구성하는 상기 기판 위의 상기 제 1 반도체 패턴에, 상기 제 1 게이트 전극을 마스크로서 사용하여, 상기 제 1 도전형의 불순물을 도입하여, 상기 제 1 게이트 전극의 외측에 상기 제 1 도전형의 영역을 형성하는 단계와,

   (f) 상기 단계(e)와 동시에 실행되고, 상기 제 2 트랜지스터의 활성부를 구성하는 상기 기판 위의 제 2 반도체 패턴에, 상기 제 2 게이트 전극을 마스크로서 사용하여, 상기 제 1 도전형의 불순물을 도입하여, 상기 제 2 게이트 전극의 외측에 상기 제 1 도전형의 영역을 형성하는 단계와,

   (g) 상기 제 1 트랜지스터를 보호 마스크에 의해 보호하고, 상기 제 2 게이트 전극을 마스크로서 사용하여, 상기 제 2 반도체 패턴에 상기 제 2 도전형의 불순물을 도입하는 단계를 포함하고,

   상기 제 1 도전형의 상기 불순물은 인으로 이루어지는, 액정 장치 제조 방법.
5. 제 4 항에 있어서, 상기 제 1및 제 2 전극들은 알루미늄, 알루미늄 합금, 또는 탄탈륨으로 이루어지고, 양극 산화막이 상기 제 2 전극의 측벽들에 형성되는, 액정 장치 제조 방법.
6. 제 4 항에 있어서, 상기 제 2 도전형의 불순물을 도입하는 단계는 상기 제 2 도전형의 불순물이 상기 제 1 도전형의 불순물의 농도보다 높은 농도로 상기 제 2 패턴에 도입되도록 실행되는, 액정 장치 제조 방법.
7. 제 1 항에 있어서, 상기 제 1 도전형의 상기 불순물과 제 2 도전형의 상기 불순물을 레이저광으로 활성화시키는 단계를 더 포함하는, 액정 장치 제조 방법.
8. 제 7 항에 있어서, 상기 제 2 도전형의 불순물을 도입하는 단계는 상기 제 2 도전형의 불순물이 상기 제 1 도전형의 불순물의 농도보다 높은 농도로 상기 제 2 패턴에 도입되도록 실행되는, 액정 장치 제조 방법.
9. 제 4 항에 있어서, 상기 제 1 도전형의 상기 불순물과 상기 제 2 도전형의 상기 불순물을 레이저광으로 활성화시키는 단계를 더 포함하는, 액정 장치 제조 방법.
10. 제 9 항에 있어서, 상기 제 2 도전형의 불순물을 도입하는 단계는 상기 제 2 도전형의 불순물이 상기 제 1 도전형의 불순물의 농도보다 높은 농도로 상기 제 2 패턴에 도입되도록 실행되는, 액정 장치 제조 방법.

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