KR100548518B1 - 금속배선 형성방법 - Google Patents

금속배선 형성방법 Download PDF

Info

Publication number
KR100548518B1
KR100548518B1 KR1020030094095A KR20030094095A KR100548518B1 KR 100548518 B1 KR100548518 B1 KR 100548518B1 KR 1020030094095 A KR1020030094095 A KR 1020030094095A KR 20030094095 A KR20030094095 A KR 20030094095A KR 100548518 B1 KR100548518 B1 KR 100548518B1
Authority
KR
South Korea
Prior art keywords
film
forming
capacitor
insulating film
metal film
Prior art date
Application number
KR1020030094095A
Other languages
English (en)
Other versions
KR20050063042A (ko
Inventor
강영수
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030094095A priority Critical patent/KR100548518B1/ko
Publication of KR20050063042A publication Critical patent/KR20050063042A/ko
Application granted granted Critical
Publication of KR100548518B1 publication Critical patent/KR100548518B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속배선 형성방법에 관해 개시한 것으로서, 하부금속배선이 구비된 반도체기판을 제공하는 단계와, 기판 위에 제 1절연막을 형성하는 단계와, 제 1절연막 위에 하부금속배선과 연결되는 MIM구조의 캐패시터를 형성하는 단계와, 캐패시터를 포함하여 단차진 기판 위에 제 2절연막을 형성하는 단계와, 제 2절연막을 선택식각하여 상기 캐패시터의 일부위를 노출시키는 콘택홀을 형성하는 단계와, 결과물 상에 베리어금속막 및 Cu 금속막을 차례로 형성하는 단계와, Cu 금속막을 1차로 씨엠피하는 단계와, 잔류된 Cu 금속막, Ta 베리어금속막 및 제 2절연막의 일부를 2차 씨엠피하여 표면을 평탄화시켜 콘택홀을 매립시키는 플러그를 형성하는 단계를 포함한다.

Description

금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTIONS}
도 1은 종래기술에 따른 금속배선 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2c는 본 발명에 따른 금속배선 형성방법을 설명하기 위한 공정단면도.
도 3은 본 발명의 MIM캐패시터가 형성된 기판의 평면도.
도 4는 도 3의 CD 거리에 따른 제 2절연막의 두께를 보인 그래프.
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 구체적으로는 MIM(Metal-Insulator-Metal) 캐패시터(capacitor)와의 연결을 위한 플러그(plug)를 형성하는데 있어서, 상기 MIM캐패시터 형성에 따른 단차를 제거하여 평탄화할 수 있는 금속배선 형성방법에 관한 것이다.
높은 정밀도를 요구하는 RF 디바이스에 적용되는 아날로그 캐패시터는 RF 모듈(module)의 핵심요소이다. 이와 같은 캐패시터의 상부전극 대 하부전극은 다결정실리콘 대 다결정실리콘, 다결정실리콘 대 실리콘, 금속 대 실리콘, 금속 대 다결정실리콘 및 금속 대 금속 등 다양한 재질이 사용되어 왔다. 이러한 구조의 캐패시 터를 형성할 때는 수천 Å의 단차가 발생된다. 이렇게 발생된 단차는 기존의 Al 금속배선을 사용할 경우에는 절연막을 씨엠피(Chemical Mechanical Polishing)하는 공정이 있어 문제가 되지 않는다.
그러나, Cu 금속배선을 사용하는 경우에는 다마신공정을 적용하기 때문에 평탄화를 위한 화학 기계적 연마공정이 별도로 진행되지 않는다. 이때, 평탄화를 위한 화학 기계적 연마공정을 적용하려면 금속배선의 재질로서 Cu 을 사용하기 때문에 Al 금속배선 형성 시 평탄화 목적으로 사용하는 씨엠피장비와 혼용하여 사용하기 어렵다. 따라서, 결국 Cu배선 형성의 평탄화 목적으로 사용될 전용 씨엠피장비가 있어야 하고, 씨엠피공정이 추가되기 때문에 공정시간이 늘어나고 비용도 상승하게 된다.
도 1은 종래 기술에 따른 금속배선 형성방법을 설명하기 위한 공정단면도이다.
만약, MIM캐패시터(7) 형성에 따른 단차를 제거하지 못한 채, 플러그 형성을 위한 후속 공정에서 Cu막 제거용 슬러리를 이용하여 Cu막에 씨엠피공정을 진행할 경우, 도 1에 도시된 바와 같이, 상기 단차진 부위(A)에 Cu막(11)과 베리어금속막인 Ta막 성분이 잔류되며, 또한 리쏘그라피 공정에서 비균일성때문에 초점을 맞출 수 없어 미세패턴을 디파인(define)하지 못하여, 결국 수율이 낮아지는 문제점이 있다. 도 1에서, 미설명된 도면부호 1은 기판을, 도면부호 2는 하부 금속배선을, 도면부호 3및 8은 절연막을, 그리고 도면부호 9는 콘택홀을, 도면부호 10은 베리어 금속막을 각각 나타낸 것이다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 MIM캐패시터 구조 위에 MIM 캐패시터와의 상호연결을 위한 플러그 형성에 있어서, 먼저 Cu제거용 슬러리를 이용하여 Cu막을 1차로 씨엠피한 후, Cu, Ta 및 절연막을 동시에 제거할 수 있는 슬러리를 이용하여 잔류된 Cu,Ta 및 절연막을 2차로 씨엠피함으로써, 상기 MIM캐패시터 형성에 따른 단차를 없애 플러그의 표면을 평탄화시킬 수 있는 금속배선 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 금속배선 형성방법은 하부금속배선이 구비된 반도체기판을 제공하는 단계와, 기판 위에 제 1절연막을 형성하는 단계와, 제 1절연막 위에 하부금속배선과 연결되는 MIM구조의 캐패시터를 형성하는 단계와, 캐패시터를 포함하여 단차진 기판 위에 제 2절연막을 형성하는 단계와, 제 2절연막을 선택식각하여 상기 캐패시터의 일부위를 노출시키는 콘택홀을 형성하는 단계와, 결과물 상에 베리어금속막 및 Cu 금속막을 차례로 형성하는 단계와, 상기 Cu 금속막을 상기 베리어금속막이 노출되도록 1차 씨엠피하는 단계와, 상기 잔류된 Cu 금속막, 베리어금속막 및 제 2절연막의 일부를 2차 씨엠피하여 표면을 평탄화시켜 상기 콘택홀을 매립시키는 플러그를 형성하는 단계를 포함한다.
상기 1차 씨엠피공정은 Cu의 연마 선택비가 높은 특성을 갖는 슬러리를 이용하는 것을 바람직하다.
상기 2차 씨엠피공정은 Cu, Ta 및 절연막을 동시에 제거할 수 있도록 연마 선택비가 낮은 특성을 갖는 슬러리를 이용하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로하여 본 발명에 따른 금속배선 형성방법을 설명하기 위한 공정단면도이다.
도 2는 본 발명에 따른 금속배선 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 금속배선 형성방법은, 도 2a에 도시된 바와 같이, 먼저 하부금속배선(21)이 구비된 반도체기판(20)을 제공한다. 이때, 상기 하부 금속배선(21)은 Cu막 재질을 이용한다. 이어, 상기 기판(20) 위에 제 1절연막(22)을 형성하고 나서, 상기 제 1절연막(22) 위에 하부 금속배선(21)과 연결되는 캐패시터(26)를 형성한다. 이때, 상기 캐패시터(26)은 MIM구조로서, 도면부호 23은 하부전극을, 도면부호 24는 유전막을, 도면부호 25는 상부전극을 각각 나타낸 것이다.
그런다음, 상기 캐패시터(26)를 포함한 기판 전면에 제 2절연막(27)을 증착하고 나서, 상기 제 2절연막(27)을 선택 식각하여 상기 캐패시터(26)의 상부전극(25)의 일부위를 노출시키는 각각의 콘택홀(28)을 형성한다. 그런다음, 상기 콘택홀(28)을 포함한 제 2절연막(27) 전면에 Ta막 등의 베리어금속막(29) 및 플러그 형성용 제 1Cu막(30)을 차례로 형성한다. 이때, 상기 제 1Cu막(30)은 전기도금을 실시하여 콘택홀(29) 내부까지 형성되도록 한다.
이후, 도 2b에 도시된 바와 같이, 상기 베리어금속막(29)이 노출되는 시점까지 상기 제 1Cu막(30)을 1차 씨엠피한다. 이때, 상기 1차 씨엠피 공정은 제 1Cu막(30) 만을 제거하기 위해 Cu 연마 선택비가 높은 특성을 갖는 슬러리를 이용한다.
이어, 도 2c에 도시된 바와 같이, 상기 잔류된 Cu막 및 베리어금속막을 2차 씨엠피하여 표면을 평탄화시켜 단차를 제거하며, 이로써, 캐패시터(26)의 상부전극(25)과 연결되는 플러그(31)를 형성한다. 이때, 상기 2차 씨엠피공정은 Cu, Ta 및 절연막 성분이 동시에 연마할 수 있는 연마 선택비가 낮은 특성을 갖는 슬러리를 이용한다. 한편, 2차 씨엠피 공정으로 인해 MIM캐패시터 형성에 따른 단차가 제거됨에 따라, 단차진 부위에 Cu막 및 베리어 금속막 성분이 잔류되는 것을 방지할 수 있다.
그런다음, 상기 플러그(31)를 포함한 기판 상에 상부금속배선용 제 2Cu막(미도시)을 증착하고 나서, 상기 제 2Cu막을 선택 식각하여 플러그(31)와 연결되는 상부 금속배선(32)을 형성한다.
도 3은 본 발명에 따른 MIM캐패시터가 형성된 기판의 평면도이다.
또한, 도 4는 도 3의 CD거리에 따른 제 2절연막의 두께(단차)를 보인 그래프이다.
여기서, 도 4에 도시된 바와 같이, 단차가 2000Å 정도인 종래기술(①참조)과 대비해보면 본 발명(②참조)에서는 1차 및 2차 씨엠피공정을 진행한 후, MIM캐패시터 형성에 따른 단차가 50Å 이하로 거의 없어진 것을 알 수 있다.
본 발명에 따르면, MIM캐패시터 구조 위에 MIM 캐패시터와의 상호연결(interconnection)을 위한 플러그 형성에 있어서, 먼저 Cu제거용 슬러리를 이용하여 Cu막을 1차로 씨엠피한 후, Cu, Ta 및 절연막을 동시에 제거할 수 있는 슬러리를 이용하여 잔류된 Cu,Ta 및 절연막을 2차로 씨엠피함으로써, 표면에 Cu막이 잔류됨이 없도록 상기 MIM캐패시터 형성에 따른 단차를 없애 표면이 평탄화된 플러그를 형성할 수 있다.
이상에서와 같이, 본 발명은 MIM 캐패시터 형성 시에 발생되는 단차를 이후의 플러그 형성을 위한 Cu막 씨엠피공정에서 함께 제거함으로써, 별도의 추가공정없이 단차를 제거하여 평탄화시켜 균일도를 향상시킨다. 따라서, 공정시간을 단출하고 생산수율을 향상시킨다.
또한, 본 발명은 Cu플러그가 형성된 표면에 Cu막이 잔류되는 것을 방지하여, 후속 공정의 리쏘그라피(lithography)공정에서 패턴을 정의할 때 어려움을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 하부금속배선이 구비된 반도체기판을 제공하는 단계와,
    상기 기판 위에 제 1절연막을 형성하는 단계와,
    상기 제 1절연막 위에 하부금속배선과 연결되는 MIM구조의 캐패시터를 형성하는 단계와,
    상기 캐패시터를 포함하여 단차진 기판 위에 제 2절연막을 형성하는 단계와,
    상기 제 2절연막을 선택식각하여 상기 캐패시터의 일부위를 노출시키는 콘택홀을 형성하는 단계와,
    상기 결과물 상에 베리어금속막 및 Cu 금속막을 차례로 형성하는 단계와,
    상기 Cu 금속막을 상기 베리어금속막이 노출되도록 1차 씨엠피하는 단계와,
    상기 잔류된 Cu 금속막, 베리어금속막 및 제 2절연막의 일부를 2차 씨엠피하여 표면을 평탄화시켜 상기 콘택홀을 매립시키는 플러그를 형성하는 단계를 포함한 것을 특징으로 하는 금속배선 형성방법.
  2. 제 1항에 있어서, 상기 1차 씨엠피공정은 Cu의 연마 선택비가 높은 특성을 갖는 슬러리를 이용하는 것을 특징으로 하는 금속배선 형성방법.
  3. 제 1항에 있어서, 상기 2차 씨엠피공정은 Cu, Ta 및 절연막을 동시에 제거할 수 있도록 연마 선택비가 낮은 특성을 갖는 슬러리를 이용하는 것을 특징으로 하는 금속배선 형성방법.
KR1020030094095A 2003-12-19 2003-12-19 금속배선 형성방법 KR100548518B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030094095A KR100548518B1 (ko) 2003-12-19 2003-12-19 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030094095A KR100548518B1 (ko) 2003-12-19 2003-12-19 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20050063042A KR20050063042A (ko) 2005-06-28
KR100548518B1 true KR100548518B1 (ko) 2006-02-02

Family

ID=37254930

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030094095A KR100548518B1 (ko) 2003-12-19 2003-12-19 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100548518B1 (ko)

Also Published As

Publication number Publication date
KR20050063042A (ko) 2005-06-28

Similar Documents

Publication Publication Date Title
KR100272499B1 (ko) 다중 레벨 금속 집적회로내에 자기정렬된 바이어를 형성하는방법
EP1547133B1 (en) Method of forming mim capacitors in dual-damascene structures
US6174804B1 (en) Dual damascene manufacturing process
KR100480641B1 (ko) 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
US7671446B2 (en) Semiconductor capacitor and manufacturing method
TW202213512A (zh) 半導體裝置及其形成方法
US11380615B2 (en) Tight pitch wirings and capacitor(s)
KR100865944B1 (ko) Ｍｉｍ 구조의 커패시터 제조방법
KR100548518B1 (ko) 금속배선 형성방법
US20080242084A1 (en) Method for planarizing an insulation layer in a semiconductor device capable of omitting a mask process and an etching process
US20090321946A1 (en) Process for fabricating an integrated electronic circuit incorporating a process requiring a voltage threshold between a metal layer and a substrate
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
KR100607660B1 (ko) Ｍｉｍ 구조의 커패시터 제조방법
US5854130A (en) Method of forming multilevel interconnects in semiconductor devices
KR100812298B1 (ko) 엠아이엠 캐패시터 형성방법
US6331471B1 (en) Method for improving peeling issues during fabrication of integrated circuits
KR100865945B1 (ko) 다마신 공정을 이용한 ｍｉｍ 커패시터 제조방법
KR100668221B1 (ko) Ｍｉｍ 캐패시터 형성 방법
KR100779388B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조
KR100607662B1 (ko) 메탈 절연체 메탈 커패시터 형성방법
KR100521453B1 (ko) 반도체 소자의 다층 배선 형성방법
KR100340900B1 (ko) 반도체장치의 제조방법
KR100866114B1 (ko) 역 구조 엠아이엠 캐패시터 형성방법
KR100971325B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR20090068637A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181218

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20191217

Year of fee payment: 15