KR100546634B1 - 비디오용디지탈/아날로그콘버터 - Google Patents

비디오용디지탈/아날로그콘버터 Download PDF

Info

Publication number
KR100546634B1
KR100546634B1 KR1019970036782A KR19970036782A KR100546634B1 KR 100546634 B1 KR100546634 B1 KR 100546634B1 KR 1019970036782 A KR1019970036782 A KR 1019970036782A KR 19970036782 A KR19970036782 A KR 19970036782A KR 100546634 B1 KR100546634 B1 KR 100546634B1
Authority
KR
South Korea
Prior art keywords
gate
output
inverter
output terminal
noah
Prior art date
Application number
KR1019970036782A
Other languages
English (en)
Other versions
KR19990013181A (ko
Inventor
이형수
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1019970036782A priority Critical patent/KR100546634B1/ko
Publication of KR19990013181A publication Critical patent/KR19990013181A/ko
Application granted granted Critical
Publication of KR100546634B1 publication Critical patent/KR100546634B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
    • H04N19/124—Quantisation
    • H04N19/126—Details of normalisation or weighting functions, e.g. normalisation matrices or variable uniform quantisers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

비디오용 D/A 콘버터에 관한 것으로서, 입력된 디지털 코드를 앞단에서부터 3비트를 상위 디코드, 다음 3비트를 중위 디코드, 다음 2비트를 하위 디코드 군으로 분리하고, 상기 상위, 중위, 하위 디코드 군이 상호 조합되어 커런트 셀 매트릭스 구동 방식으로 디지털 신호를 아날로그 신호로 변환하는 비디오용 D/A 콘버터에 있어서, 상기 중위 디코드 군은 인에이블 신호에 따라 입력 디지탈 코드를 출력하는 제 1 스위칭부와, 제 1 스위칭부에서 출력되는 입력 디지탈 코드를 지연하는 지연부와, 인에이블 신호에 따라 지연부에서 출력되는 신호를 스위칭하여 출력하는 제 2 스위칭부를 구성하여 직류특성인 직선성을 향상 시킨 것이다.

Description

비디오용 디지탈/아날로그 콘버터{digital/analogue converter of video}
본 발명은 비디오용 D/A콘버터에 관한 것으로서, 특히 직류특성인 직선성을 향상 시킴으로써 해상도가 고속으로 동작하도록 한 비디오용 D/A콘버터에 관한 것이다.
일반적으로 D/A콘버터는 디지탈코드로 표현된 값을 이에 비례하는 전압이나 전류로 바꿔주는 과정을 말한다.
도 1은 일반적인 비디오용 D/A 콘버터의 구성도이다.
도 1에 도시된 바와 같이, D/A 콘버터는 외부에서 입력되는 8비트(D7~D0)의 디지털 코드를 상위 디코드(D7, D6, D5)(10), 중위 디코드(D4, D3, D2)(11) 및 하위 디코드(D1, D0) 군으로 나눈다.
상기 하위 디코드(D1, D0)는 입력되는 코드 값에 따라 커런트 셀 매트릭스의 가로 라인의 선택 신호로 사용되며, 상기 중위 디코드(D4, D3, D2)는 입력되는 코드 값에 따라 커런트 셀 매트릭스의 세로 라인의 선택 신호로 사용된다. 또한, 상기 상위 디코더(D7, D6, D5)는 입력되는 코드 값에 따라 커런트 셀 매트릭스의 각각의 가로 라인 전체의 선택 신호로 사용된다.
이렇게 상기 하위 디코드, 중위 디코드 및 상위 디코드는 상호 조합되어 상기 커런트 셀 매트릭스를 구동하여 외부 커런트 신호(Iout)를 통한 아날로그 신호가 출력되게 된다.
이와 같이 가중 셀(Weighted Cell)의 구동방식으로 하위 디코드, 중위 디코드 및 상위 디코드로 입력되는 디지탈신호를 외부 입력되는 커런트 신호(Iout)를 이용하여 아날로그신호로 변환한다.
도 2는 D/A 콘버터의 각 커런트 셀(Current Cell)의 회로도로서, MOSFET(Q1, Q2, Q3, Q4, 1X)의 입력단에 인가하는 입력 디지탈 코드에 따라서 커런트 셀의 온/오프가 결정된다.
즉, 입력 디지탈 값이 하이(High)이면 각 MOSFET(Q1, Q2, Q3, Q4, 1X)를 통하여 전류가 흐르게 된다.
이 전류는 디지탈 코드에 따라서 차이가 나지 않고 똑같다.
그러나 상술한 종래의 D/A 콘버터는 반도체 칩(Chip) 내의 스페이셜 논-유니폼 팩터(Spatial Non-Uniform Factor)들 때문에 외부 커런트(Iout)가 입력되는 위치와 가까이 있는 커런트 셀과 멀리 있는 커런트 셀 간의 커런트 셀 각각에 인가되는 전류가 달라지는 문제점이 있다.
이와 같이, 상기 커런트 셀 각각의 전류가 달라지는 이유는 반도체 내의 스페이셜 논-유니폼 팩터에는 게이터 산화물 두께뿐만 아니라 확산 물질의 지역적 비균질, 콘택 저항 변화, 커런트 셀 내 커런트 소오스용 트랜지스트의 지역적 차이에 따른 특성 변화 및 선저항 등에 의하여 구성된 커런트 셀 내의 흐르는 커런트의 부정합이 일어나게 된다.
이에 따라, 도 1에 도시하고 있는 1 LSB(1X) 커런트 소오스, 2 LSB(2X) 커런트 소오스, 4 LSB(4X) 커런트 소오스의 커런트는 외부 커런트(Iout)가 입력되는 위치에서 가까운 곳과 더 먼 곳의 커런트가 불균일하게 흐르게 된다.
이와 같은 부정합의 발생으로 인해 도 3a 내지 도 3b에 도시된 바와 같이 나타내게 된다.
좀더 상세히 설명하면 도 3a와 같이, 각 커런트 셀에 인가되는 커런트의 크기는 멀어질수록 일정크기의 커런트 차이가 연속적으로 발생되게 된다. 이 경우에는 도 3b에서 도시하고 있는 것과 같이 직선성(DNL)이 일정한 상태를 유지하게 된다.
그러나, 입력되는 외부 커런트(Iout)와 가장 멀리에 위치하는 커런트 셀인 16, 32, 48, ..., 512 입력코드에 커런트가 인가 된 후, 이후 상기 입력되는 외부 커런트(Iout)와 가장 가까운 커런트 셀로 커런트가 입력되게 되면, 이때의 커런트 셀간의 커런트의 차이게 매우 큰 차이로 발생되게 된다. 이 경우에는 도 3b에서 도시하고 있는 것과 같이 직선성(DNL)이 갑자기 변하게 되는 상태가 발생되게 되어, 데이타 콘버터의 직류특성인 직선성을 해치게 된다.
즉, 도 4에 도시된 바와 같이, 입력 디지탈 코드가 1씩 증가 할 때 입력 디지탈 코드가 " 0010 0000 "에서 " 0010 0001 "로 바뀌는 순간에 커런트의 증가분이 노말(Normal)의 경우에 비해 상당히 차이가 많이 나게 되는 것이다.
본 발명은 이와 같은 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 직류특성인 직선성(DNL)을 향상시킴으로써 해상도를 높일 수 있는 비디오용 D/A콘버터를 제공함에 있다.
본 발명에 따른 비디오용 D/A콘버터의 특징은, 입력 디지탈 코드가 1 LSB씩 증가할때 커런트 셀 매트릭스 블록의 커런트 셀이 순차적으로 턴온 됨으로써 DNL 특성을 좋게하는데 있다.
이하, 본 발명에 따른 비디오용 D/A콘버터의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 5는 본 발명에 따른 D/A 콘버터의 중위 디코드의 회로도이다.
도 5와 같이, D/A 콘버터에 사용되는 중위 디코드에 입력되는 코드값을 이용하여 도 3a 및 도 3b에서 나타나는 직선성(DNL)이 갑자기 변하게 되는 상태를 해결할 수 있게 된다.
즉, 커런트 셀 매트릭스 블록의 커런트 셀에 커런트를 인가시킴에 있어서 첫 번째 위치의 커런트 셀에 입력 코드를 하이로 인가하여 같은 라인의 마지막 위치의 커런트 셀까지 입력 코드를 하이로 인가한 후, 이어서 다음 라인의 입력 코드를 하이로 선택할 커런트 셀을 도 4에서 도시하고 있는 것과 같이 두 번째 라인의 첫 번째 위치의 커런트 셀을 선택하지 않고, 도 6과 같이 이웃하는 두 번째 라인의 마지막번째 위치의 커런트 셀을 선택하도록 구성한다.
도 5를 참조하면, 본 발명에 따른 D/A 콘버터의 중위 디코드는 인에이블 신호에 따라 입력 디지탈 코드를 출력하는 제 1 스위칭부(20)와, 제 1 스위칭부(20)에서 출력되는 입력 디지탈 코드를 지연하는 지연부(21)와, 인에이블 신호에 따라 지연부(21)에서 출력되는 신호를 스위칭하여 출력하는 제 2 스위칭부(22)로 구성된다.
상기 제 1 스위칭부(20)는 인에이블 단에 연결되어 있는 제 1 및 제 2 인버터(23)(24)와, 제 2 입력 디지탈 코드에 연결되어 있는 제 3 인버터(25)와, 제 3 인버터(25)의 출력단과 제 1 인버터(23)의 출력단에 연결되어 있는 제 1 노아 게이터(26)와, 제 2 입력 디지탈 코드와 제 2 인버터(24)의 출력단에 연결되어 있는 제 2 노아 게이터(27)와, 제 1 노아 게이터(26)의 출력단과 제 2 노아 게이터(27)의 출력단에 연결되어 있는 제 3 노아 게이터(28)와, 제 3 입력 디지탈 코드에 연결되어 있는 제 4 인버터(29)와, 제 4 인버터(29)의 출력단과 제 1 인버터(23)의 출력단에 연결되어 있는 제 4 노아 게이터(30)와, 제 3 입력 디지탈 코드와 제 2 인버터(24)의 출력단에 연결되어 있는 제 5 노아 게이터(31)와, 제 4 노아 게이터(30)의 출력단과 제 5 노아 게이터(31)의 출력단에 연결되어 있는 제 6 노아 게이터(32)와, 제 4 입력 디지탈 코드에 연결되어 있는 제 5 인버터(33)와, 제 5 인버터(33)의 출력단과 제 1 인버터(23)의 출력단에 연결되어 있는 제 7 노아 게이터(34)와, 제 4 입력 디지탈 코드와 제 2 인버터(24)의 출력단에 연결되어 있는 제 8 노아 게이터(35)와, 제 7 노아 게이터(34)의 출력단과 제 8 노아 게이터(35)의 출력단에 연결되어 있는 제 9 노아 게이터(36)로 구성된다.
상기 지연부(21)는 제 3, 제 6 및 제 9 노아 게이터(28)(32)(36)의 출력단에 연결되어 있는 제 10 노아 게이터(37)와, 제 3 및 제 6 노아 게이터(28)(32)의 출력단에 연결되어 있는 제 1 앤드 게이터(38)와, 제 1 앤드 게이터(38)의 출력단과 제 9 노아 게이터(36)의 출력단에 연결되어 있는 제 11 노아 게이터(39)와, 제 3 및 제 6 노아 게이터(28)(32)의 출력단에 연결되어 있는 제 1 오아 게이터(40)와, 제 1 오아 게이터(40)의 출력단과 제 9 노아 게이터(36)의 출력단에 연결되어 있는 제 1 낸드 게이터(41)와, 제 3, 제 6 및 제 9 노아 게이터(28)(32)(36)의 출력단에 연결되어 있는 제 2 낸드 게이터(42)와, 제 6 및 제 9 노아 게이터(32)(36)의 출력단에 연결되어 있는 제 3 낸드 게이터(43)와, 제 9 노아 게이터(36)의 출력단에 연결되어 있는 제 6 인버터(44)와, 제 6 및 제 9 노아 게이터(32)(36)의 출력단에 연결되어 있는 제 12 노아 게이터(45)로 구성된다.
상기 제 2 스위칭부(22)는 인에이블 단 및 제 10 노아 게이터(37)의 출력단에 연결되어 있고 전류를 출력하는 제 1 익스클루시브 오아 게이터(46)와, 상기 인에이블 단 및 제 11 노아 게이터(39)의 출력단에 연결되어 있고 전류를 출력하는 제 2 익스클루시브 오아 게이터(47)와, 상기 인에이블 단 및 제 1 낸드 게이터(41)의 출력단에 연결되어 있고 전류를 출력하는 제 3 익스클루시브 오아 게이터(48)와, 상기 인에이블 단 및 제 2 낸드 게이터(42)의 출력단에 연결되어 있고 전류를 출력하는 제 4 익스클루시브 오아 게이터(49)와, 상기 인에이블 단 및 제 3 낸드 게이터(43)의 출력단에 연결되어 있고 전류를 출력하는 제 5 익스클루브 오아 게이터(50)와, 상기 인에이블 단 및 제 6 인버터(44)의 출력단에 연결되어 있고 전류를 출력하는 제 6 익스클루시브 오아 게이터(51)와, 상기 인에이블 단 및 제 12 노아 게이터(45)의 출력단에 연결되어 있고 전류를 출력하는 제 7 익스클루시브 오아 게이터(52)와, 제 4 입력 디지탈 코드에 연결되어 있고 전류를 출력하는 제 7 인버터(53)로 구성된다.
이와 같이 구성된 본 발명에 비디오용 D/A 콘버터의 중위 디코드의 동작을 설명하면 다음과 같다.
예를들어 제 2, 제 3 및 제 4 입력 디지탈 코드가 001일때, 제 3 및 제 4 인버터(25)(29)의 출력단에 하이 신호가 출력되고, 제 5 인버터(33)의 출력단에 로우 신호가 출력된다.
상기 제 3 인버터(25)에서 출력된 하이 신호는 제 1 노아 게이터(26)로 인가된다.
이때, 인에이블 신호는 제 1 인버터(23)를 통해 로우 신호로 변환된다.
상기 제 1 인버터(23)에서 출력된 로우 신호는 제 1 노아 게이터(26)로 인가된다.
상기 제 1 노아 게이터(26)는 인가된 두 신호를 연산하여 로우 신호가 제 3 노아 게이터(28)로 인가된다.
또한, 제 2 입력 디지탈 코드인 로우 신호는 제 2 노아 게이터(27)로 인가된다.
상기 제 2 인버터(24)에서 출력된 하이 신호는 제 2 노아 게이터(27)로 인가된다.
상기 제 2 노아 게이터(27)는 인가된 두 신호를 연산하여 로우 신호가 제 3 노아 게이터(28)로 인가된다.
상기 제 3 노아 게이터(28)는 인가된 두 신호를 연산하여 로우 신호가 출력된다.
또한, 상기 제 4 인버터(29)에서 출력된 하이 신호는 제 4 노아 게이터(30)로 인가된다.
이때, 인에이블 신호는 제 1 인버터(23)를 통해 로우 신호로 변환된다.
상기 제 1 인버터(23)에서 출력된 로우 신호는 제 4 노아 게이터(30)로 인가된다.
상기 제 4 노아 게이터(30)는 인가된 두 신호를 연산하여 로우 신호가 제 6 노아 게이터(32)로 인가된다.
또한, 제 3 입력 디지탈 코드인 로우 신호는 제 5 노아 게이터(31)로 인가된다.
상기 제 2 인버터(24)에서 출력된 하이 신호는 제 5 노아 게이터(31)로 인가된다.
상기 제 5 노아 게이터(31)는 인가된 두 신호를 연산하여 로우 신호가 제 6 노아 게이터(32)로 인가된다.
상기 제 6 노아 게이터(32)는 인가된 두 신호를 연산하여 로우 신호가 출력된다.
또한, 상기 제 5 인버터(33)에서 출력된 로우 신호는 제 7 노아 게이터(34)로 인가된다.
이때, 인에이블 신호는 제 1 인버터(23)를 통해 로우 신호로 변환된다.
상기 제 1 인버터(23)에서 출력된 로우 신호는 제 7 노아 게이터(34)로 인가된다.
상기 제 7 노아 게이터(34)는 인가된 두 신호를 연산하여 하이 신호가 제 9 노아 게이터(36)로 인가된다.
또한, 제 4 입력 디지탈 코드인 하이 신호는 제 8 노아 게이터(35)로 인가된다.
상기 제 2 인버터(24)에서 출력된 하이 신호는 제 8 노아 게이터(35)로 인가된다.
상기 제 8 노아 게이터(35)는 인가된 두 신호를 연산하여 로우 신호가 제 9 노아 게이터(36)로 인가된다.
상기 제 9 노아 게이터(36)는 인가된 두 신호를 연산하여 로우 신호가 출력된다.
제 10 노아 게이터(37)는 상기 제 3, 제 6 및 제 9 노아 게이터(28)(32)(36)에서 출력되는 하이, 하이, 로우 신호를 인가받아 연산하여 로우 신호를 출력한다.
제 1 앤드 게이터(38)는 상기 제 3 및 제 6 노아 게이터(28)(32)에서 출력되는 하이, 하이 신호를 인가받아 연산하여 하이 신호를 제 11 노아 게이터(39)로 출력한다.
상기 제 11 노아 게이터(39)는 제 9 노아 게이터(36)에서 출력되는 로우 신호와 제 1 앤드 게이터(38)에서 출력되는 하이 신호를 인가받아 연산하여 로우 신호를 출력한다.
제 1 오아 게이터(40)는 상기 제 3 및 제 6 노아 게이터(28)(32)에서 출력되는 하이, 하이 신호를 인가받아 연산하여 하이 신호를 제 1 낸드 게이터(41)로 출력한다.
상기 제 1 낸드 게이터(41)는 제 9 노아 게이터(36)에서 출력되는 로우 신호와 제 1 낸드 게이터(40)에서 출력되는 하이 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 2 낸드 게이터(42)는 상기 제 3, 제 6 및 제 9 노아 게이터(28)(32)(36)에서 출력되는 하이, 하이, 로우 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 3 낸드 게이터(43)는 상기 제 6 및 제 9 노아 게이터(32)(36)에서 출력되는 하이, 로우 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 6 인버터(44)는 상기 제 9 노아 게이터(36)에서 출력되는 로우 신호를 인가받아 하이 신호를 출력한다.
제 12 노아 게이터(45)는 상기 제 6 및 제 9 노아 게이터(32)(36)에서 출력되는 하이, 로우 신호를 인가받아 연산하여 로우 신호를 출력한다.
제 1 익스클루시브 오아 게이터(46)는 제 10 노아 게이터(37)에서 출력되는 로우 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 로우 신호를 출력한다.
제 2 익스클루시브 오아 게이터(47)는 제 11 노아 게이터(39)에서 출력되는 로우 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 로우 신호를 출력한다.
제 3 익스클루시브 오아 게이터(48)는 제 1 낸드 게이터(41)에서 출력되는 하이 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 4 익스클루시브 오아 게이터(49)는 상기 제 2 낸드 게이터(42)에서 출력되는 하이 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 5 익스클루브 오아 게이터(50)는 상기 제 3 낸드 게이터(43)에서 출력되는 하이 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 6 익스클루브 오아 게이터(51)는 상기 제 6 인버터(44)에서 출력되는 하이 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 하이 신호를 출력한다.
제 7 익스클루브 오아 게이터(52)는 상기 제 12 노아 게이터(45)에서 출력되는 로우 신호와 인에이블 단에서 출력되는 하이 신호를 인가받아 연산하여 로우 신호를 출력한다.
제 7 인버터(53)는 제 4 입력 디지탈 코드인 하이 신호를 로우 신호로 출력한다.
따라서, 도 6에 도시된 바와 같이, 입력 디지탈 코드가 " 0010 0000 "에서 " 0010 0001 "로 바뀌는 순간의 DNL을 계산해 보면 (0×DX ＋ 1×DY)LSB가 된다.
여기서, DX는 X축 방향으로 1개의 커런트 셀을 움직였을때 나타나는 DNL 이고, DY는 Y축 방향으로 1개의 커런트 셀을 움직였을때 나타나는 DNL이다.
이와 같이, 상기 중위 디코드의 회로도를 도 5와 같이 구성함으로써, 커런트 셀 매트릭스 블록의 커런트 셀에 커런트를 인가시킴에 있어서 첫 번째 위치의 커런트 셀에 입력 코드를 하이로 인가하여 같은 라인의 마지막 위치의 커런트 셀까지 입력 코드를 하이로 인가한 후, 이어서 다음 라인의 입력 코드를 하이로 선택할 커런트 셀을 도 6과 같이 이웃하는 두 번째 라인의 마지막번째 위치의 커런트 셀이 선택되게 된다.
이때, 상기 도 5와 같이 구성되는 중위 디코드의 회로도는 일 실시예로 동일한 논리식을 통한 회로도의 구현은 하드웨어 구현자에 따라 당연히 다양하게 변경 가능하다. 따라서, 도 5에서 나타내고 있는 회로도에 한정되지 않는다.
이와 같은 회로도의 구현으로 커런트 셀 매트릭스에 인가되는 커런트를 이웃하는 커런트 셀로 선택함으로써 도 7a 내지 도 7b에 도시된 바와 같이 나타내게 된다.
도 7a 내지 도 7b에 도시된 바와 같이, 32 입력코드를 한 주기로 봤을 때, 0~16 입력코드 까지는 커런트 셀 매트릭스의 +X축 방향으로 각 커런트 셀 내에 흐르는 커런트가 약간씩 증가하고, 반대로 16~32 입력코드 까지는 커런트 셀 매트릭스의 -X축 방향으로 각 커런트 셀 내에 흐르는 커런트는 약간씩 감소한다.
이때, 커런트 셀 매트릭스의 가장 첫 번째 위치하는 커런트 셀과 가장 마지막 번째 위치하는 커런트 셀과의 커런트 차이는 종래와 동일한 차이를 나타내고 있으나, 각 커런트 셀 내에 흐르는 커런트는 이웃하는 커런트 셀과의 비교를 통해 진선성이 나타나게 되므로, 본 발명에서는 도 7b와 같이 일정한 크기의 직선성(DNL)을 갖게 된다.
즉, 입력 디지탈 코드가 "0010 0000 "되기 전에는 일정한 크기의 DNL이 ＋가 되고, 그 이후의 입력 디지탈 코드에서는 일정한 크기의 DNL이 －가 된다.
도 8은 본 발명에 따른 D/A 콘버터의 중위 디코드의 회로에 대한 입출력 결과를 나타낸 것이다.
본 발명에 따른 비디오용 D/A콘버터는 중위 디코드에 입력되는 디지탈 코드에 따라 직류특성인 직선성을 향상시켜 해상도를 높일 수 있는 효과가 있다.
도 1은 일반적인 비디오용 D/A 콘버터의 구성도,
도 2는 도 1의 D/A 콘버터의 커런트 셀(Current Cell)의 회로도.
도 3a는 도 1의 비디오용 D/A 콘버터의 스위칭에 의한 커런트의 분포를 나타낸 도면,
도 3b는 도 1의 비디오용 D/A 콘버터의 스위칭에 의한 DNL를 나타낸 도면,
도 4는 도 1의 비디오용 D/A 콘버터의 스위칭에 의한 커런트 셀의 턴온/오프를 나타낸 도면,
도 5는 본 발명에 따른 D/A 콘버터의 중위 디코드의 회로도,
도 6은 도 5의 중위 디코드의 스위칭에 의한 커런트 셀의 턴온/오프를 나타낸 도면,
도 7a는 도 5의 중위 디코드의 스위칭에 의한 커런트의 분포를 나타낸 도면,
도 7b는 도 5의 중위 디코드의 스위칭에 의한 DNL를 나타낸 도면,
도 8은 도 5의 중위 디코드의 스위칭에 의한 입·출력 결과를 나타낸 도면이다.
도면의 주요부분에 대한 부호의 설명
20 : 제 1 스위칭부 21 : 제 2 스위칭부
22 : 출력부

Claims (6)

  1. 입력된 디지털 코드를 앞단에서부터 3비트를 상위 디코드, 다음 3비트를 중위 디코드, 다음 2비트를 하위 디코드 군으로 분리하고, 상기 상위, 중위, 하위 디코드 군이 상호 조합되어 커런트 셀 매트릭스 구동 방식으로 디지털 신호를 아날로그 신호로 변환하는 비디오용 D/A 콘버터에 있어서, 상기 중위 디코드 군은
    인에이블 신호에 따라 입력 디지탈 코드를 출력하는 제 1 스위칭부와;
    상기 제 1 스위칭부에서 출력되는 입력 디지탈 코드를 지연하는 지연부와;
    상기 인에이블 신호에 따라 지연부에서 출력되는 신호를 스위칭하여 출력하는 제 2 스위칭부를 포함하여 구성됨을 특징으로 하는 비디오 D/A 콘버터.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭부는 인에이블 단에 연결되어 있는 제 1 및 제 2 인버터와;
    상기 제 2 입력 디지탈 코드에 연결되어 있는 제 3 인버터와;
    상기 제 3 인버터의 출력단과 제 1 인버터의 출력단에 연결되어 있는 제 1 노아 게이터와;
    상기 제 2 입력 디지탈 코드와 제 2 인버터의 출력단에 연결되어 있는 제 2 노아 게이터와;
    상기 제 1 노아 게이터의 출력단과 제 2 노아 게이터의 출력단에 연결되어 있는 제 3 노아 게이터와;
    상기 제 3 입력 디지탈 코드에 연결되어 있는 제 4 인버터와;
    상기 제 4 인버터의 출력단과 제 1 인버터의 출력단에 연결되어 있는 제 4 노아 게이터와;
    상기 제 3 입력 디지탈 코드와 제 2 인버터의 출력단에 연결되어 있는 제 5 노아 게이터와;
    상기 제 4 노아 게이터의 출력단과 제 5 노아 게이터의 출력단에 연결되어 있는 제 6 노아 게이터와;
    상기 제 4 입력 디지탈 코드에 연결되어 있는 제 5 인버터와;
    상기 제 5 인버터의 출력단과 제 1 인버터의 출력단에 연결되어 있는 제 7 노아 게이터와;
    상기 제 4 입력 디지탈 코드와 제 2 인버터의 출력단에 연결되어 있는 제 8 노아 게이터와;
    상기 제 7 노아 게이터의 출력단과 제 8 노아 게이터의 출력단에 연결되어 있는 제 9 노아 게이터를 포함하여 구성됨을 특징으로 하는 비디오용 D/A 콘버터.
  3. 제 1 항에 있어서,
    상기 지연부는 제 3, 제 6 및 제 9 노아 게이터의 출력단에 연결되어 있는 제 10 노아 게이터와;
    상기 제 3 및 제 6 노아 게이터의 출력단에 연결되어 있는 제 1 앤드 게이터와;
    상기 제 1 앤드 게이터의 출력단과 제 9 노아 게이터의 출력단에 연결되어 있는 제 11 노아 게이터와;
    상기 제 3 및 제 6 노아 게이터의 출력단에 연결되어 있는 제 1 오아 게이터와;
    상기 제 1 오아 게이터의 출력단과 제 9 노아 게이터의 출력단에 연결되어 있는 제 1 낸드 게이터와;
    상기 제 3, 제 6 및 제 9 노아 게이터의 출력단에 연결되어 있는 제 2 낸드 게이터와;
    상기 제 6 및 제 9 노아 게이터의 출력단에 연결되어 있는 제 3 낸드 게이터와;
    상기 제 9 노아 게이터의 출력단에 연결되어 있는 제 6 인버터와;
    상기 제 6 및 제 9 노아 게이터의 출력단에 연결되어 있는 제 12 노아 게이터를 포함하여 구성됨을 특징으로 하는 비디오용 D/A 콘버터.
  4. 제 1 항에 있어서,
    상기 제 2 스위칭부는 인에이블 단 및 제 10 노아 게이터의 출력단에 연결되어 있고 연산값을 출력하는 제 1 익스클루시브 오아 게이터와;
    상기 인에이블 단 및 제 11 노아 게이터의 출력단에 연결되어 있고 연산값을 출력하는 제 2 익스클루시브 오아 게이터와;
    상기 인에이블 단 및 제 1 낸드 게이터의 출력단에 연결되어 있고 연산값을 출력하는 제 3 익스클루시브 오아 게이터와;
    상기 인에이블 단 및 제 2 낸드 게이터의 출력단에 연결되어 있고 연산값을 출력하는 제 4 익스클루시브 오아 게이터와;
    상기 인에이블 단 및 제 3 낸드 게이터의 출력단에 연결되어 있고 연산값을 출력하는 제 5 익스클루브 오아 게이터와;
    상기 인에이블 단 및 제 6 인버터의 출력단에 연결되어 있고 연산값을 출력하는 제 6 익스클루시브 오아 게이터와;
    상기 인에이블 단 및 제 12 노아 게이터의 출력단에 연결되어 있고 연산값을 출력하는 제 7 익스클루시브 오아 게이터와;
    상기 제 4 입력 디지탈 코드에 연결되어 있고 연산값을 출력하는 제 7 인버터를 포함하여 구성됨을 특징으로 하는 비디오용 D/A 콘버터.
  5. 다수개의 커런트 셀 매트릭스 구동 방식으로 디지털 신호를 아날로그 신호로 변환하는 비디오용 D/A 콘버터에 있어서,
    상기 다수개의 커런트 셀의 구동은 입력 디지털 코드가 1 LSB씩 증가하여 상기 다수개의 커런트 셀이 순차적으로 턴온될 때, 현재 턴온 된 제 1 커런트 셀 이후 상기 제 1 커런트 셀에 이웃하는 제 2 커런트 셀로 턴온되는 것을 특징으로 하는 비디오용 D/A 콘버터.
  6. 제 5 항에 있어서,
    상기 이웃하는 제 2 커런트 셀은 턴온되지 않는 X축 방향의 이웃하는 커런트 셀이 먼저 턴온 되고, 이후 턴온되지 않는 X축 방향의 커런트 셀이 없는 경우, Y축 방향의 이웃하는 커런트 셀이 턴온되는 것을 특징으로 하는 비디오용 D/A 콘버터.
KR1019970036782A 1997-07-31 1997-07-31 비디오용디지탈/아날로그콘버터 KR100546634B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970036782A KR100546634B1 (ko) 1997-07-31 1997-07-31 비디오용디지탈/아날로그콘버터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970036782A KR100546634B1 (ko) 1997-07-31 1997-07-31 비디오용디지탈/아날로그콘버터

Publications (2)

Publication Number Publication Date
KR19990013181A KR19990013181A (ko) 1999-02-25
KR100546634B1 true KR100546634B1 (ko) 2006-03-23

Family

ID=37179856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970036782A KR100546634B1 (ko) 1997-07-31 1997-07-31 비디오용디지탈/아날로그콘버터

Country Status (1)

Country Link
KR (1) KR100546634B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039663A (ko) * 1995-04-24 1996-11-25 문정환 프리셋 디지탈/아날로그변환기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039663A (ko) * 1995-04-24 1996-11-25 문정환 프리셋 디지탈/아날로그변환기

Also Published As

Publication number Publication date
KR19990013181A (ko) 1999-02-25

Similar Documents

Publication Publication Date Title
US7157941B2 (en) Differential switching circuit and digital-to-analog converter
CN101385244B (zh) 数模转换器和具有该数模转换器的照相/摄像机模块
KR20040021110A (ko) 저항 보정 회로
US5600319A (en) Thermometric-to-digital-to-analog converter occupying reduced chip area
US7129878B1 (en) Digital to analog converter
JPH0377430A (ja) Ｄ／ａコンバータ
US6344815B2 (en) Digital-to-analog converter
US6310568B1 (en) Digital-to-analog conversion circuit
KR100546634B1 (ko) 비디오용디지탈/아날로그콘버터
KR100727885B1 (ko) 새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기
KR100572313B1 (ko) 디지털- 아날로그 변환기
CN101753143A (zh) 具有高效率开关架构的数字模拟转换器
KR100218329B1 (ko) 고속 저전력 디지탈 아날로그 컨버터
US11308843B2 (en) Output buffer circuit for display driving apparatus
US9209823B2 (en) Decoder level shifter device and digital to analog converter using the same
Cui et al. A 10-bit Current-steering DAC in 0.35-μm CMOS Process
CN107809250B (zh) 数模转换器电路
KR100727884B1 (ko) 디지털/아날로그 변환기의 성능 개선을 위한 글리치 억제회로
CN221327003U (zh) 一种数控电流源
KR100796974B1 (ko) 전류공급회로 및 이를 포함하는 디지털 아날로그 변환기
US20230216487A1 (en) Level Shift Circuit, Integrated Circuit, Electronic Device
KR101710746B1 (ko) 폴디드 캐스케이드 연산 증폭기
US6346900B1 (en) Driving circuit
KR100455114B1 (ko) 비디오용디지탈/아날로그변환기
KR930009434B1 (ko) 전류 스위치방식의 디지탈/아나로그 변환기

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee