KR100544261B1 - 표시 제어 회로 및 표시 구동 회로 - Google Patents

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Abstract

본 발명은, 데이터선 구동 회로 내의 회로를 삭감하여, 데이터선 구동 회로를 소형화하는 것을 목적으로 한다. 타이밍 컨트롤 회로(104)가, 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 표시 데이터(102)를 수신하고, 표시 데이터의 순서를, 각 표시 제어 회로가 담당하는 M 화소분(1<M<1 라인분의 화소수, M은 정수)의 표시 데이터 중 N 화소분(1≤N<M, N은 정수)의 표시 데이터마다의 순서로 변경하고, 변경된 순서에 따라 표시 데이터(108)를 데이터선 제어 회로(116-1, 116-2)로 출력하고, 데이터선 제어 회로(116)에 N개의 화소에 대응하는 표시 데이터 (108)가 입력된 경우에, 다른 표시 구동 회로(116-2)가 표시 데이터의 입력을 개시하기 위한 입력 인에이블 신호(117-2)를 다른 표시 구동 회로(116-2)로 출력한다.
표시 패널, 타이밍 컨트롤 회로, 입력 인에이블 신호, 화소

Description

표시 제어 회로 및 표시 구동 회로{DISPLAY CONTROL CIRCUIT AND DISPLAY DRIVING CIRCUIT}
도 1은 제1 실시 형태를 도시하는 도면으로서, 도 1의 (a)는 구성을 도시하는 도면이고, 도 1의 (b)는 표시 데이터(102)와 표시 데이터(108)에서의 데이터의 재배열의 관계를 도시하는 도면.
도 2는 타이밍 컨트롤 회로(104)의 구성을 도시하는 도면.
도 3은 데이터선 구동 회로(116-1)의 구성을 도시하는 도면.
도 4는 샘플 홀드 회로(310-j)의 구성을 도시하는 도면.
도 5는 타이밍 컨트롤 회로(104)의 동작을 도시하는 타이밍도.
도 6은 데이터선 구동 회로(116-1, 116-2)의 동작을 도시하는 타이밍도.
도 7은 제2 실시 형태를 도시하는 도면으로서, 도 7의 (a)는 구성을 도시하는 도면이고, 도 7의 (b)는 표시 데이터(102)와 표시 데이터(108)에서의 데이터의 재배열의 관계를 도시하는 도면.
도 8은 계조 기준 전압 생성 회로(703)의 구성을 도시하는 도면.
도 9는 계조 기준 전압 생성 회로(703)의 동작을 도시하는 타이밍도.
도 10은 제3 실시 형태의 구성을 도시하는 도면.
도 11은 출력 회로(122)의 구성을 도시하는 도면.
도 12는 도 11과는 상이한 출력 회로(122)의 구성을 도시하는 도면.
도 13은 표시 데이터의 전송 타이밍을 도시하는 도면으로서, 도 13의 (a)는 도 11의 출력 회로(122)에서의 전송 타이밍을 도시하는 도면이고, 도 13의 (b)는 도 12의 출력 회로(122)에서의 전송 타이밍을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 외부 시스템(Pc)
101 : 액정 표시 패널
102, 108, 207, 208, 304-1, 304-2, 307-1, 307-2 : 표시 데이터
103, 314 : 제어 신호
104 : 타이밍 컨트롤 회로
105 : 타이밍 컨트롤 회로(104)의 설정 신호
106-1, 106-2 : 라인 메모리
107 : 주사선 구동 회로 제어 신호
109 : 동기 클럭
110, 303 : 교류화 신호
111 : 출력 신호
112 : 기준 전압
113 : 계조 기준 전압 생성 회로
114, 704 : 계조 기준 전압
115 : 주사선 구동 회로
116-1, 116-2 : 데이터선 구동 회로
117-1 : 데이터선 구동 회로(116-1)의 입력 인에이블 신호
117-2 : 데이터선 구동 회로(116-2)의 입력 인에이블 신호
118 : 타이밍 제어 회로
119 : 분압 회로
120 : 계조 전압
121-1, 121-2 : 변환 블록
122 : 출력 회로
200 : 인터페이스
201 : 타이밍 조정 회로
202-1, 202-2 : 비트수 선택 회로
203 : 룩업 테이블
204 : 타이밍 신호
205-1, 205-2 : 메모리 제어 신호
206 : 내부 기준 클럭
209 : PLL 회로
210 : 기준 클럭
211 : 표시 데이터 타이밍 조정 회로
212 : 데이터선 구동 회로 타이밍 조정 회로
213 : 주사선 구동 회로 타이밍 조정 회로
301-1, 301-2, 302-1, 302-2 : 제1 래치 회로
305-1, 305-2 : 제2 래치 회로
306-1, 306-2 : 제2 래치 신호
308-1, 308-2 : DA 변환 회로
309-1, 309-2, 312-1∼312-12 : 출력 전압
310-1∼310-6 : 샘플 홀드 회로
311-1∼311-3 : 샘플 홀드 회로의 제어 신호군
313 : 출력 스위치군
401 : 버퍼 증폭기
402-1, 402-2 : 샘플링 신호
403-1, 403-2, 406-1, 406-2 : 스위치 회로
404-1, 404-2 : 축적 용량
405-1, 405-2 : 홀드 신호
407 : 출력 버퍼
701 : 타이밍 컨트롤 회로 정수
702 : 계조 기준 전압 생성 회로 제어 신호
703 : 계조 기준 전압 생성 회로
704, 804 : 계조 기준 전압
801-R : 표시색 R에 대응한 분압 회로
801-G : 표시색 G에 대응한 분압 회로
801-B : 표시색 B에 대응한 분압 회로
802-R : 표시색 R에 대응한 계조 기준 전압
802-G : 표시색 G에 대응한 계조 기준 전압
802-B : 표시색 B에 대응한 계조 기준 전압
803 : 선택 회로
805 : 증폭기 회로
806 : 레지스터
본 발명은, 표시 데이터에 따른 계조 전압을 생성하여 표시 패널에 인가하는 데이터선 구동 회로 및 데이터선 구동 회로에 표시 데이터 및 제어 신호(동기 신호, 클럭 신호 등)를 출력하는 표시 제어 회로에 관한 것으로, 특히 액정 디스플레이, 유기 EL 디스플레이, 플라즈마 디스플레이, 필드 에미턴스 디스플레이 등의 데이터선 구동 회로 및 표시 제어 회로에 관한 것이다.
종래의 기술로서, 특허 문헌1에는, 직렬로 공급된 디지털 픽셀 데이터의 세그먼트를 병렬 픽셀 데이터로 재배열하는 직병렬 컨버터와, 병렬 픽셀 데이터를 아날로그의 적색 신호, 녹색 신호 및 청색 신호로 한번에 2개의 픽셀을 변환하기 위한 6개의 D/A 컨버터와, 6개의 아날로그 신호가 동시에 샘플링하는 아날로그 샘플앤드 홀드 모듈을 포함하는 복수의 열 드라이버와, 디지털 픽셀 데이터의 전체 행 이 동시에 복수의 열 드라이버에 공급되는 타이밍 컨트롤러를 구비한 디스플레이 구동 시스템이 개시되어 있다.
또한, 특허 문헌2에는, 매트릭스 형상으로 배열된 화소부의 수평 방향을 M(M은 정수) 분할하고, M 분할된 화소부 각각에 수평 라인마다의 표시 데이터를 인가하는 M 개의 다계조 구동 회로를 갖고, 수평 방향으로 배열된 M 개의 다계조 구동 회로가 각각 순차적으로 M 분할된 화소부의 표시 데이터를 N(N은 정수) 분할하여, 1/(M×N) 수평 라인분의 대응하는 디지털 표시 데이터를 순차적으로 취득하여 일시 기억하는 래치 회로와, 1/(M×N) 수평 라인분의 대응하는 디지털 표시 데이터를 취득할 때마다 대응하는 아날로그 표시 데이터로 변환하는 D/A 컨버터와, 아날로그 표시 데이터를 1/M 수평 라인분 취득하는 샘플 홀드 회로를 갖고, M 개의 다계조 구동 회로가 모두 아날로그 표시 데이터를 1/M 수평 라인분 취득한 후, 1수평 라인분의 아날로그 표시 데이터를 표시 화소부에 동시에 인가하는 액정 표시 장치가 개시되어 있다.
상기 종래 기술에서는, 1개의 다계조 구동 회로(열 드라이버)가 표시 화소부에 동시에 인가하는 아날로그 표시 데이터의 용량보다도 적은 용량의 D/A 컨버터를 갖기 때문에, 즉 D/A 컨버터의 수가 적기 때문에, 다계조 구동 회로(열 드라이버)를 소형화할 수 있다.
<특허 문헌1>
일본 특표2002-517790호 공보
<특허 문헌2>
일본 특개평5-80722호 공보
그러나, 어떤 종래 기술도, 타이밍 컨트롤러로부터 1개의 다계조 구동 회로(열 드라이버)에 디지털 표시 데이터를 연속적으로 전송하는데, 즉 최초로 1번째의 다계조 구동 회로에 1번째의 표시 데이터를 전송하고, 1번째의 다계조 구동 회로에의 표시 데이터의 전송이 모두 종료된 후에, 이어서 제2번째의 다계조 구동 회로에 제2번째의 표시 데이터를 전송하고 있기 때문에, 1화소의 표시 데이터 비트수가, 예를 들면 8비트로부터 10비트로 증가한 경우에, D/A 컨버터의 능력이 부족하다. 한편, D/A 컨버터의 능력 부족을 보충하기 위해서는, D/A 컨버터의 수를 증가시킬 필요가 있어서, 다계조 구동 회로가 대형화된다.
본 발명은, 내부 회로를 삭감함으로써 소형화한 표시 구동 회로 및 그와 같은 표시 구동 회로를 실현하기 위한 표시 제어 회로를 제공하는 것을 목적으로 한다.
본 발명은, 표시 제어 회로(예를 들면, 타이밍 컨트롤 회로)가, 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 입력된 표시 데이터를, 각 표시 구동 회로(예를 들면, 데이터선 구동 회로)가 담당하는 M 화소분(1<M<1 라인분의 화소수, M은 정수, 예를 들면 M=6)의 표시 데이터 중 N 화소분(1≤N<M, N은 정수, 예를 들면 N=2)의 표시 데이터마다의 순서로 변경하고, 변경 후의 순서에 따라 표시 데이터를 각 표시 구동 회로로 출력한다. 여기서, 변경 후의 순서는 N 화소분의 표 시 데이터마다 다음 표시 구동 회로가 담당하는 표시 데이터가 되는 순서이다. 그리고, 각 표시 구동 회로는, N 화소분의 표시 데이터를 입력한 경우에, 인에이블 신호를 다른 표시 구동 회로로 출력한다. 이에 의해, 표시 제어 회로가, 복수의 표시 구동 회로가 라인 단위의 계조 전압을 표시 패널에 통합하여 인가하는 간격(수평 주사 기간) 내에, 각 표시 구동 회로에 각 표시 구동 회로가 담당하는 각 표시 데이터를 복수회로 나눠 출력하게 된다. 이것은, 제1 표시 구동 회로가 표시 패널에 통합하여 인가하는 제1 계조 전압군에 대응하는 제1 표시 데이터군(M 화소분의 표시 데이터군)보다도 적은 제1 표시 데이터(N 화소분의 표시 데이터)를 제1 표시 구동 회로로 출력하고, 그 후 제2 표시 구동 회로가 표시 패널에 통합되어 인가하는 제2 계조 전압군에 대응하는 제2 표시 데이터군(M 화소분의 표시 데이터군)보다도 적은 제2 표시 데이터(N 화소분의 표시 데이터)를 제2 표시 구동 회로로 출력하게 된다.
본 발명은, 표시 구동 회로가 복수의 변환 회로(예를 들면, DA 변환 회로)를 구비하는 경우에, 표시 제어 회로가, 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 표시 데이터를 수신하고, 표시 데이터의 순서를, 각 변환 회로가 담당하는 X 화소분(1<X<각 표시 구동 회로가 담당하는 화소수, X는 정수, 예를 들면 X=3)의 표시 데이터 중 Y 화소분(1≤Y<X, Y는 정수, 예를 들면 Y=1)의 표시 데이터마다의 순서로 변경하고, 변경된 순서에 따라 표시 데이터를 각 표시 구동 회로로 출력한다. 즉, 해당 발명은 상기 발명에서 복수의 표시 구동 회로에 대하여 표시 데이터의 순서 변경을 행하였던 것을, 표시 구동 회로 내의 복수의 변환 회로에 대 하여 표시 데이터의 순서 변경을 행하는 것이다. 당연히, 2개의 순서 변경을 조합해도 된다.
본 발명은, 표시 구동 회로가 기준 전압을 R 마다 또는 G 마다 또는 B 마다 생성하는 기준 전압 생성 회로와, 표시 전압 생성 회로에 대하여 R 마다 또는 G 마다 또는 B마다 γ 특성을 설정하는 레지스터와, 기준 전압으로부터 복수의 계조 전압을 생성하고, 그 복수의 계조 전압으로부터, R 마다 또는 G 마다 또는 B 마다 디지털의 표시 데이터에 따른 아날로그의 계조 전압을 선택하여 출력하는 RGB 공통의 변환 회로를 구비한다. 즉, R 마다 또는 G 마다 또는 B마다, γ 특성을 조정 가능하게 된다.
이하, 본 발명의 제1 실시 형태에 대하여 도 1∼도 6을 이용하여 설명한다.
도 1의 (a)는 본 발명의 구성을 도시하는 도면으로서, 본 액정 표시 시스템의 해상도는 12×3화소, 1화소 10비트 1024계조 표시를 실현하는 것으로 한다.
참조 부호 100은 외부 시스템(예를 들면, 퍼스널 컴퓨터), 참조 부호 101은 액정 표시 패널이고, 데이터측인 열 방향에 대해 Y1∼Y12의 12열, 주사측인 행 방향에 대하여 X1∼X3의 3행의 12×3의 매트릭스 형상으로 배열된 복수의 화소를 갖는다. 참조 부호 102, 103은 외부 시스템(100)으로부터 입력되는 표시 데이터 및 제어 신호로서, 표시 데이터(102)는 1화소 8비트 혹은 10비트로 구성되어 있는 것으로 한다. 참조 부호 104는 표시 데이터나 제어 신호를 출력하는 타이밍 컨트롤 회로(TCON), 참조 부호 105는 타이밍 컨트롤 회로(104)의 설정 신호이고, 타이밍 컨트롤 회로(104)는 내부에 복수 라인(예를 들면, 2 라인)분의 표시 데이터를 저장 하는 라인 메모리(106-1, 106-2)를 갖는다. 라인 메모리(106-1, 106-2) 각각은, 1 라인분의 기억 용량을 갖고, 라인 메모리(106-1, 106-2)의 2개가 합해져, 1 라인분의 기억 용량을 갖는다. 참조 부호 107은 액정 표시 패널(101)에서의 행 방향에 대한 인가 전압 타이밍을 결정하는 주사선 구동 회로 제어 신호, 참조 부호 108은 타이밍 컨트롤 회로(104)에서 1수평 주사 기간(데이터선 구동 회로(116-1, 116-2)가 1 라인분의 계조 전압을 통합하여 액정 표시 패널(101)의 화소에 인가하는 간격) 내에서의 표시 데이터의 재배열(순서 변경)이 행해진 1화소 10비트의 표시 데이터이다. 참조 부호 109는 표시 데이터의 동기 클럭, 참조 부호 110은 액정 표시 패널(101)에 인가되는 계조 전압의 극성을 제어하는 교류화 신호, 참조 부호 111은 액정 표시 패널(101)에 대한 액정 표시 패널(101)에 인가해야 할 계조 전압의 출력 타이밍을 규정하는 출력 신호이다. 참조 부호 112는 외부로부터 입력되는 기준 전압이고, 2 레벨의 전압값으로 이루어진다. 참조 부호 113은 계조 기준 전압 생성 회로, 참조 부호 114는 계조 기준 전압이다. 계조 기준 전압 생성 회로(113)는 기준 전압을 분압하여 18 레벨로 이루어지는 계조 기준 전압(114)을 생성한다. 참조 부호 115는 주사선 구동 회로 제어 신호(107)에 기초하여 주사선에 인가하는 전압을 결정하는 주사선 구동 회로, 참조 부호 116-1, 116-2는 데이터선 구동 회로이고, 내부의 회로 구성은 모두 동등한 기능을 갖고, 데이터선 구동 회로(116-1)가 액정 표시 패널(101)의 데이터선 Y1∼Y6에, 데이터선 구동 회로(116-2)가 Y7∼Y12에 표시 데이터에 따른 계조 전압을 출력한다. 데이터선 구동 회로(116)의 수는, 3 이상인 것이 바람직하지만, 본 실시 형태에서는 설명의 편의상 2로 한다. 참조 부호 117-1은 데이터선 구동 회로(116-1)의 입력 인에이블 신호, 참조 부호 117-2는 데이터선 구동 회로(116-2)의 입력 인에이블 신호이다. 입력 인에이블 신호(117-1)는 항상 하이 레벨이고, 또한 입력 인에이블 신호(117-2)는 데이터선 구동 회로(116-1)로부터 출력된다. 각 데이터선 구동 회로(116-1, 116-2)는 표시 데이터(108), 출력 신호(111), 입력 인에이블 신호(117-I, 117-2)에 기초하여 표시 데이터의 취득을 개시한다. 참조 부호 118은 데이터선 구동 회로(116) 내에서의 타이밍 제어 회로, 참조 부호 119는 계조 기준 전압(114)을 분압하여 정극성 1024 레벨, 부극성 1024 레벨의 합계 2048 레벨의 계조 전압을 생성하는 분압 회로이고, 참조 부호 120은 분압된 계조 전압이다. 참조 부호 121-1, 121-2는 표시 데이터(108)와 교류화 신호(110)에 기초하여, 계조 전압(120)으로부터 1 레벨의 전압을 선택함으로써 디지털 데이터를 아날로그 데이터로 변환하는 변환 블록으로서, 참조 부호 121-1과 121-2는 모두 동등한 기능을 갖는다. 참조 부호 122는 아날로그 데이터(계조 전압)를 액정 표시 패널(101)로 출력하는 출력 회로이다. 단, 라인 메모리(106)는 1 라인분의 라인 메모리가 1개뿐이어도 된다.
도 1의 (b)는 도 1의 (a)에 도시한 표시 데이터(102)와 표시 데이터(108)에서의 데이터의 재배열의 관계를 도시한 도면으로서, D1, D2,…, D12는 각각 액정 표시 패널(101)의 열 방향 단자 Y1, Y2,…, Y12에 대응한 8비트 혹은 10비트의 표시 데이터이다. 타이밍 컨트롤 회로(104)는, D1, D2…D12의 순서(액정 표시 패널의 수평 방향의 화소의 배열 순서)로 입력된 표시 데이터(102)를, D1, D4, D7, D10, …D12의 순서로 변경하여, 표시 데이터(108)로서 출력한다. 또한, 데이터선 구동 회로(116) 내에, 변환 블록(121)이 1개인 경우에는, 표시 데이터(108)의 순서를 D1, D7, D4, D10, D2, D8, D5, D11, D3, D9, D6, D12로 해도 된다. 즉, 이 경우에는 타이밍 컨트롤 회로(104)는 데이터선 구동 회로(116-1)와 데이터선 구동 회로(116-2)에 대하여, 교대로 표시 데이터(108)를 출력하게 된다. 또한, 데이터선 구동 회로(116)가 N개인 경우에는, 1번째의 데이터선 구동 회로(116-1)에 D1, 2번째의 데이터선 구동 회로(116-2)에 D7, 3번째의 데이터선 구동 회로(116-3)에 D13, …N 번째의 데이터선 구동 회로(116-N)로 D(6N-5)의 순서로 출력해도 된다. 여기서, D1∼D6은 데이터선 구동 회로(116-1)가 1수평 기간 중에 액정 표시 패널(101)로 출력하는 표시 데이터군, 즉 액정 표시 패널(101)에 동시에(통합하여) 출력하는 표시 데이터군이다.
도 2는 타이밍 컨트롤 회로(104)의 상세한 구성을 도시하는 도면이다. 참조 부호 200은 외부 시스템(200)으로부터 표시 데이터(102)와 제어 신호(103)와 설정 신호(105)를 입력하는 인터페이스, 참조 부호 201은 타이밍 조정 회로, 참조 부호 202-1, 202-2는 표시 데이터의 비트수 선택 회로, 참조 부호 203은 데이터의 비트수를 변환하기 위한 룩업 테이블이다. 타이밍 조정 회로(201)는 제어 신호(103)와 설정 신호(105)에 기초하여, 타이밍 컨트롤 회로(104)의 내부 동작의 기준이 되는 타이밍 신호(204), 메모리 액세스 타이밍을 규정하는 메모리 제어 신호(205-1, 205-2), 내부 기준 클럭(206)을 생성한다. 참조 부호 207은 10비트로 이루어지는 표시 데이터로서, 외부 시스템(100)으로부터 입력되는 표시 데이터(102)가 1화소 8비트인 경우, 비트수 선택 회로(202-1, 202-2)에 의해 룩업 테이블(203)을 통하는 계를 선택함으로써 8비트의 표시 데이터를 10비트의 표시 데이터로 변환하고, 표시 데이터(102)가 10비트인 경우에는 룩업 테이블(203)을 통하지 않는 계를 선택함으로써 통과한 표시 데이터가 되고, 이것을 메모리 제어 신호(205-1, 205-2)에 기초하여 라인 메모리(106-1, 106-2)에 기입한다. 참조 부호 208은 라인 메모리(106-1, 106-2)로부터 판독된 표시 데이터이다. 참조 부호 209는 PLL 회로로서, 내부 기준 클럭(206)을 체배화하여, 기준 클럭(210)을 생성한다. 참조 부호 211은 표시 데이터 타이밍 조정 회로로서, 타이밍 신호(204), 표시 데이터(208), 기준 클럭(210)에 기초하여 표시 데이터(108)를 생성한다. 참조 부호 212는 데이터선 구동 회로 타이밍 조정 회로로서, 타이밍 신호(204), 기준 클럭(210)에 기초하여 데이터선 구동 회로(116-1, 116-2)의 동작에 필요한 동기 클럭(109), 교류화 신호(110), 출력 신호(111)를 생성한다. 참조 부호 213은 주사선 구동 회로 타이밍 조정 회로로서, 타이밍 신호(204), 기준 클럭(210)에 기초하여 주사선 구동 회로(115)의 동작에 필요한 주사선 구동 제어 신호(107)를 생성한다.
도 3은 데이터선 구동 회로(116-1)의 상세한 구성을 도시하는 도면으로서, 도 1에서 동등한 기능을 갖는 블록은 동일한 부호를 기재하고 있다. 참조 부호 301-i(i=1, 2)는 제1 래치 회로, 참조 부호 302-i는 제1 래치 신호, 참조 부호 303은 계조 전압의 극성을 결정하는 교류화 신호, 참조 부호 304-i는 표시 데이터이고, 제1 래치 회로(301-i)는 10비트로 이루어지는 표시 데이터(108)와 교류화 신호(303)를 제1 래치 신호(302-i)에 의해 래치하고, 11비트로 이루어지는 표시 데이터(304-i)를 생성한다. 참조 부호 305-i는 제2 래치 회로, 참조 부호 306은 제2 래치 신호, 참조 부호 307-i는 표시 데이터이고, 제2 래치 회로(305-i)는 표시 데이터(304-i)를 제2 래치 신호(306)로 래치하여, 표시 데이터(307-i)를 얻는다. 참조 부호 308-i는 DA 변환 회로, 참조 부호 309-i는 출력 전압이고, DA 변환 회로(308-i)는 분압 회로(119)에 의해 18 레벨의 계조 기준 전압(114)을 분압하여 생성된 2048 레벨의 계조 전압(120)으로부터 표시 데이터(307-i)에 기초하여 1 레벨의 전압 레벨을 선택하고, 출력 전압(309-i)으로서 출력한다. 여기서, 제1 래치 회로(301-1), 제2 래치 회로(305-1), DA 변환 회로(308-1)는 도 1에서 도시한 변환 블록(121-1)을 구성하고, 마찬가지로 제1 래치 회로(301-2), 제2 래치 회로(305-2), DA 변환 회로(308-2)는 변환 블록(121-2)을 구성한다. 참조 부호 310-j(j=1∼6)는 샘플 홀드 회로, 참조 부호 311-k(k=1, 2, 3)는 샘플 홀드 회로(310-j)의 제어 신호군, 참조 부호(312-j)는 각각 샘플 홀드 회로(310-j)로부터 출력되는 출력 전압이다. 도 3에 도시한 바와 같이, 샘플 홀드 회로(310-1와 310-4)에 대하여 제어 신호군(311-1)이 입력되고, 샘플 홀드 회로(310-2와 310-5)에 대하여 제어 신호군(311-2)이 입력되고, 샘플 홀드 회로(310-3와 310-6)에 대하여 제어 신호군(311-3)이 입력된다. 샘플 홀드 회로(310-j)는 각각 제어 신호군(311-k)에 기초하여, 출력 전압(309-1, 309-2)의 샘플링 및 홀드 동작을 행하는 것에 의해, 적절한 타이밍(예를 들면, 1수평 주사 주기의 타이밍)으로 출력 전압(312-j)(계조 전압)을 출력한다. 참조 부호 313은 출력 단자와 대응한 6개로 이루어지는 출력 스위치군이고, 참조 부호 314는 출력 스위치군의 온 상태, 오프 상태를 결정하는 제어 신호이다. 또한, 데이터선 구동 회로(116-2)는 도 3에서 입 력 인에이블 신호(117-1)를 참조 부호 117-2로 한 것으로, 데이터선 구동 회로(116-2)에서의 출력 인에이블 신호는 슬레이브가 되는 데이터선 구동 회로가 없기 때문에 의미를 갖지 않는다.
도 4는 샘플 홀드 회로(310-j)(j=1∼6)의 구성을 도시하는 도면으로서, 도 3에 도시한 샘플 홀드 회로(310-1∼310-6)는 모두 도 3과 동등한 기능을 갖는다. 참조 부호 401은 버퍼 증폭기, 참조 부호 402-1, 402-2는 샘플링 신호, 참조 부호 403-1, 403-2는 각각 샘플링 신호(402-1, 402-2)에 의해 온, 오프 동작을 행하는 스위치 회로, 참조 부호 404-1, 404-2는 축적 용량, 참조 부호 405-1, 405-2는 홀드 신호, 참조 부호 406-1, 406-2는 각각 홀드 신호(405-1, 405-2)에 의해 온, 오프 동작을 행하는 스위치 회로, 참조 부호 407은 출력 버퍼이다. 또한, 샘플링 신호(402-1, 402-2) 및 홀드 신호(405-1, 405-2)는 제어 신호군(311-j)의 구성 요소이다.
도 5는 타이밍 컨트롤 회로(104)의 동작을 도시하는 타이밍도이다.
도 6은 데이터선 구동 회로(116-1, 116-2)의 동작을 도시하는 타이밍도이다.
이상의 도면에 기초하여, 각 회로의 동작에 대하여 설명한다.
본 실시예에서의 액정 표시 패널(101)은 12×3화소의 매트릭스 구조를 갖기 때문에, 액정 표시 패널(101)의 Y1, Y2, …, Y12에 대응한 1라인 12화소분의 표시 데이터(102)가 D1, D2, …, D12로 순차적으로 전송되어 온다. 이 입력 표시 데이터(102)는 타이밍 컨트롤 회로(104)에서 라인 메모리(106-1, 106-2)를 통과하는 것에 의해, 도 1의 (b)에 도시한 바와 같이, D1, D4, D7, D10, D2, D5, D8, D11, D3, D6, D9, D12로 데이터의 재배열이 행해진 후, 표시 데이터(108)로서 출력된다.
이 동작을 도 2, 도 5를 이용하여 상세히 설명한다. 타이밍 컨트롤 회로(104)에 입력되는 표시 데이터(102)는 외부 시스템(100)으로부터의 입력 신호(표시 데이터(102))가 8비트인 경우, 룩업 테이블(203)에 의해, 8비트의 데이터를 보간 신장함으로써 액정 표시 패널(101)의 특성에 따른 1화소 10비트로 이루어지는 변환한 표시 데이터(207)를 얻는다. 입력 신호가 10비트인 경우, 룩업 테이블(203)을 통하지 않고, 직접 라인 메모리(106-1, 106-2)에 전송한다. 또한, γ보정을 행하는 경우 등에는 필요에 따라 10비트로부터 10비트의 데이터로 변환해도 된다. 입력 신호의 비트수가 8비트인지 10비트인지는, 비트 선택 회로(202-1, 202-2)를 판단해도 되고, 외부 시스템(100)이 판단하여 비트 선택 회로(202-1, 202-2)를 제어해도 된다. γ 보정이란, γ 특성(전압-계조 특성)의 진폭이나 기울기를 조정하는 것을 의미한다.
이와 같이 하여 얻어진 표시 데이터(207)는, 제어 신호(103)에 기초하여 타이밍 조정 회로(201)에 의해 생성된 메모리 제어 신호(205-1, 205-2)에 기초하여, 라인 메모리(106-1, 106-2)의 어느 한쪽에 기입됨과 함께, 기입이 행해지지 않은 다른 쪽의 라인 메모리로부터 표시 데이터(208)로서 판독된다. 이 때의 기입 및 판독은, 도 5에 도시한 바와 같이 1수평 주사 기간을 단위로 하여 행해지며, 예를 들면 라인 메모리(106-1)에 D1, D2, D3…, D12로 순차적으로 기입을 행하는 경우, 다른 쪽의 라인 메모리(106-2)로부터는 1 라인 전의 표시 데이터는 상술한 바와 같이 D1, D4, D7, D10, …, D9, D12로 판독된다. 다음 수평 주사 기간에서는, 앞서 판독이 행해진 라인 메모리(106-2)에 D1, D2, D3…, D12로 데이터가 기입됨과 함께, 1수평 주사 기간 전에 기입이 행해진 라인 메모리(106-1)로부터, 참조 부호 106-2로부터의 판독 순서와 동일하게, D1, D4, D7, D10, …, D9, D12로 판독된다.
판독된 표시 데이터(207)는, 표시 데이터 타이밍 조정 회로(211)에 의해, 도 5에 도시하는 표시 데이터 중 빗금 표시한 무효 표시 데이터 영역에 리세트 신호 RST를 설정한다. 리세트 신호 RST는 특정한 패턴을 갖고, 데이터선 구동 회로(116-1, 116-2)는, 출력 신호(111)가 상승하고나서 이 신호 패턴을 검출하면, 내부 회로의 리세트를 행한다.
동시에, 데이터선 구동 회로(116-1, 116-2)의 제어 신호인 표시 데이터와 동기한 동기 클럭(109), 액정 표시 패널(101)에 대한 계조 전압의 정극성, 부극성을 결정하는 교류화 신호(110), 및 액정 표시 패널(101)에 대한 계조 전압의 출력 타이밍을 결정하는 출력 신호(111)를 데이터선 구동 회로 타이밍 조정 회로(212)에 의해 생성하고, 주사선 구동 회로(115)를 제어하기 위한 주사 구동 회로 제어 신호(107)를 주사 구동 회로 타이밍 조정 회로(213)에 의해 생성한다. 또한, PLL 회로(209)는 내부 기준 클럭(206)을 체배화함으로써, 표시 데이터의 데이터 버스 개수를 삭감함과 함께, 표시 데이터와 동기 클럭의 고속 전송을 실현하기 위해 설치되어 있지만, 물론 없어도 된다. 이와 같이 하여 생성된 리세트 신호를 포함하는 표시 데이터(108), 동기 클럭(109), 교류화 신호(110), 출력 신호(111)는 데이터선 구동 회로(116-1, 116-2)에 대하여 멀티 드롭 형식의 버스 구성을 통하여 전송된다. 동시에, 주사선 구동 회로 제어 신호(107)는 주사선 구동 회로(115)에 전 송된다. 주사선 구동 회로(115)의 동작은 종래예와 마찬가지이며 여기서는 자세히 기술하지 않는다.
이상과 같이 재배열이 행해진 표시 데이터에 기초하는 데이터선 구동 회로(116-1, 116-2)의 동작을 도 3, 도 4, 도 6을 이용하여 설명한다.
데이터선 구동 회로(116-1, 116-2)는 모두 동일한 회로를 갖고, 표시 데이터(108), 동기 클럭(109), 출력 신호(111), 및 입력 인에이블 신호(117-1, 117-2)에 기초하여 표시 데이터의 취득을 개시한다. 구체적으로 설명하면, 데이터선 구동 회로(116-1, 116-2)는 출력 신호(111)가 하이 레벨이 된 상태에서 표시 데이터(108)에서의 RST 신호를 검출하면 타이밍 조정 회로(118)의 리세트 동작을 행한 후, 그 내부에 갖는 동기 클럭을 계수하는 카운터에 의해 계수를 개시한다. 여기서, 데이터선 구동 회로(116-1)는 입력 인에이블 신호(117-1)가 항상 하이 레벨이기 때문에 마스터 상태에 있는 데이터선 구동 회로가 되고, RST 신호를 검출하고나서 규정의 클럭 후에 표시 데이터의 취득을 개시하기 위해, 상술한 카운터의 계수값에 기초하여 제1 래치 신호(302-1, 302-2)를 생성한다. 이것에 대하여 데이터선 구동 회로(116-2)는 입력 인에이블 신호(117-2)를 통하여 데이터선 구동 회로(116-1)가 슬레이브 상태이기 때문에, 이 단계에서는 래치 신호의 생성을 행하지 않는다.
제1 래치 신호(302-1와 302-2)는 표시 데이터 1화소분의 위상이 어긋난 신호로서, 데이터선 구동 회로(116-1)에서의 제1 래치 회로(301-1)는 제1 래치 신호(302-1)에 기초하여 표시 데이터 D1을, 다음 클럭에서 제1 래치 회로(301-2)가 제1 래치 신호(302-2)에 기초하여 표시 데이터 D4를, 계조 전압의 극성을 결정하는 교류화 신호(303)와 함께 래치하고, 표시 데이터 10비트, 교류화 신호 1비트, 총 11비트로 이루어지는 표시 데이터(304-1 및 304-2)를 생성한다. 또한, 일반적으로 교류화 신호(303)는 적어도 1수평 주사 기간에서 일정하기 때문에, 계조 전압을 결정하기까지의 임의의 타이밍에서 반영시켜도 된다.
동시에 데이터선 구동 회로(116-1) 내의 타이밍 제어 회로(118)는 카운터의 계수값에 기초하여 입력 인에이블 신호(117-2)를 생성한다. 입력 인에이블 신호(117-2)는 데이터선 구동 회로(116-2)에서의 표시 데이터 취득 개시를 지시하는 신호이다.
본 실시예에서는 참조 부호 121-1, 121-2의 2화소분의 변환 블록으로 구성되기 때문에, 1회의 인에이블 신호로 2화소분의 표시 데이터를 취득한다. 따라서 도 6에 도시한 바와 같이, 1수평 주사 기간에서 데이터선 구동 회로(116-2)에 대응한 최초의 표시 데이터인 D7이 전송되어 오기 전에 입력 인에이블 신호(117-2)가 하이 레벨로 되도록 출력한다. 데이터선 구동 회로(116-2)는 이 입력 인에이블 신호(117-2)에 기초하여, 참조 부호 116-1과 마찬가지로 D7, D10의 표시 데이터를 각각 데이터선 구동 회로(116-2)에서의 제1 래치 회로(301-1, 301-2)에 의해 취득한다.
이와 같이 하여 데이터선 구동 회로(116-1)에 취득된 D1, D4, 및 데이터선 구동 회로(116-2)에 취득된 D7, D10은, 다음으로 제2 래치 신호(306)에 기초하여 제2 래치 회로(305-1, 305-2)에 래치되고, 11비트로 이루어지는 표시 데이터(307- 1, 307-2)를 얻는다. 18레벨로 이루어지는 계조 기준 전압(114)은 분압 회로(119)에 의해 분압됨으로써, 정극성 1024레벨, 부극성 1024레벨의 총 2048레벨로 이루어지는 계조 전압(120)을 얻는다. 이와 같이 하여 얻어진 계조 전압(120)은 DA 변환 회로(308-1, 308-2)에 입력된다. DA 변환 회로(308-1, 308-2)는 각각 11비트의 표시 데이터(307-1, 307-2)에 기초하여 2048레벨의 계조 전압(120)으로부터 1 레벨의 전압을 선택하여, 출력 전압(309-1, 309-2)을 생성한다.
이상의 동작에 의해 표시 데이터 D1, D4, D7, D10에 기초하여 디지털 데이터로부터 아날로그 전압에의 변환이 이루어지며, 변환된 전압이 각각 데이터선 구동 회로(116-1, 2)의 출력 전압(309-1, 309-2)으로서 생성된다.
다음으로 표시 데이터가 D2, D5, D8, D11로 전송되어 오지만, 각 회로가 시계열로 동작함으로써, 타이밍 제어 회로(118)의 내부 카운터에 기초하여 데이터의 취득이 행해지며, D1, D4와 D7, D10과 마찬가지로 D2, D5와 D8, D11이 각각 데이터선 구동 회로(116-1, 116-2)에 취득된다. 즉, 데이터선 구동 회로(116-1)의 내부 카운터의 계수값이 1, 2일 때에 표시 데이터 D1, D4의 취득을 행하는 경우, 다음으로 계수값이 5, 6이 되었을 때, 각각 표시 데이터 D2, D5를 취득하여, DA 변환 회로(308-1, 308-2)를 통하여 출력 전압(309-1, 309-2)을 생성한다. 이것에 대하여 데이터선 구동 회로는 입력 인에이블 신호(117-2)에 기초하여, D8, D11을 취득하여, 출력 전압으로 변환한다.
이어서 전송되어 오는 표시 데이터 D3, D6, D9, D12도 마찬가지다. 따라서, 데이터선 구동 회로(116-1)에서의 출력 전압(309-1)은 1수평 주사 기간에서 D1, D2, D3에 기초하는 전압이 되고, 출력 전압(309-2)은 D4, D5, D6에 기초하는 전압이 된다. 또한 데이터선 구동 회로(116-2)에서의 출력 전압(309-1)은 1 수평 주사 기간에서 D7, D8, D9에 기초한 전압이 되고, 출력 전압(309-2)은 D10, D11, D12에 기초하는 전압이 된다. 이하, Dx(x=1∼12)에 기초하여 결정한 도 6에 도시한 바와 같이 전압 레벨을 Vx로 기재한다.
이와 같이 하여 생성된 출력 전압 Vx는 각각 샘플 홀드 회로(310-j)에서 전압 레벨의 유지 동작이 행해진다. 이 동작에 대하여 다음에 설명한다. 각 샘플 홀드 회로(310-j)에 입력되는 출력 전압 Vx는 도 4에 도시하는 샘플링 신호(402-1) 혹은 샘플링 신호(402-2)에 기초하여 스위치 회로(403-1, 403-2)를 통하여 축적 용량(404-1 혹은 404-2) 중 어느 한쪽에 기입된다. 기입되는 전압은 도 6에 도시한 바와 같이 2 행분의 수평 주사 기간을 1 주기로 하고, 축적 용량(404-1과 404-2)에 대하여 1수평 주사 기간마다 교대로 기입된다. 예를 들면 도 6에서 (3)으로 나타낸 부분에 상당하는 주사 기간에는, 데이터선 구동 회로(116-1) 내에서, 최초로 아날로그 전압으로 변환되는 출력 전압 V1(3)과 V4(3)가 각각 샘플 홀드 회로(310-1와 310-4)의 축적 용량(404-1)에 기입된다. 이어서 출력 전압(309-1, 309-2)의 전압 레벨이 V1(3), V4(3)로부터 V2(3), V5(3)로 변화하기 전의 타이밍에서 스위치 회로(403-1)를 개방 상태로 하고, 기입 동작을 유지 동작으로 한다. 전압 레벨이 V2(3), V5(3)로 변화하면 샘플 홀드 회로(310-2와 310-5)에서의 스위치 회로(403-1)를 개방 상태로부터 폐쇄 상태로 함으로써, 각각에 대응한 축적 용량(404-1)에 기입된다. 전압 레벨이 V2(3), V5(3)로부터 V3(3), V6(3)으로 변화하는 경우에도 마찬가지의 동작을 행한다. 이상의 동작에 의해 샘플 홀드 회로(310-1∼310-6) 내의 축적 용량(404-1)에 대하여 출력 전압 V1(3)∼V6(3)의 기입·유지 동작이 행해진다. 다음의 수평 주사 기간에서는, 샘플 홀드 회로(310-1∼310-6) 내의 축적 용량(404-2)에 대해서는, 출력 전압 V1(4)∼V6(4)의 기입·유지 동작이 행해진다.
1 행분 모든 표시 데이터가 전송됨으로써 데이터선 구동 회로(116-1, 116-2)의 모든 축적 용량(404-1)에 대하여 기입이 행해지면, 스위치 회로(403-1)는 열린 상태에서 샘플 홀드 회로(310-j)의 모든 스위치 회로(406-1)를 동시에 닫음으로써, 유지된 전압 레벨의 판독을 행하고, 이것을 출력 버퍼(407)를 통하여 전류 증폭을 행한 후, 출력 신호(111)에 기초하여 결정되는 제어 신호(314)에 의해 출력 스위치군의 개폐를 행함으로써, V1(3)∼V6(3)의 전압 레벨을 액정 표시 패널(101)에 출력한다. 액정 표시 패널(101)은 각 주사 기간에 데이터선 구동 회로(116-1, 116-2)로부터 출력되는 전압에 기초하여 계조 표시를 행함으로써 표시를 실현한다.
이상에서 기재한 바와 같이 본 실시 형태에 의하면, 종래의 데이터선 구동 회로에서는 출력 단자마다 필요했던, 즉 본 실시예에 따르면 12회로씩 필요했던, 제1 래치 회로, 제2 래치 회로, 및 DA 변환 회로가 2회로이면 되어, 회로 규모를 대폭 삭감할 수 있다. 그것을 대신하여 출력 단자수만큼의 샘플 홀드 회로가 필요하지만, 증가하는 회로는 아날로그 데이터를 유지하는 회로이기 때문에, 표시 데이터의 비트수가 증가한 경우, 종합적인 칩 사이즈를 삭감하는 것이 가능하게 된다.
또한 본 실시예에서는 복수의 데이터선 구동 회로를 1개의 회로와 같이 간주하여, 데이터선 구동 회로 단위가 아니라 변환 블록 단위로의 표시 데이터 전송을 행한다. 즉, 변환 블록(121-1)에 D1을 입력하고, 그 후 변환 블록(121-2)에 D4를 입력하고, 그 후 변환 블록(121-1)에 D2를 입력하고, 그 후 변환 블록(121-2)에 D5를 입력하고, 그 후 변환 블록(121-1)에 D3을 입력하고, 그 후, 변환 블록(121-2)에 D6을 입력한다. 이에 의해, 데이터선 구동 회로에 따른 버스 구성을 종래와 동등한 멀티 드롭 형식으로 할 수 있기 때문에, 데이터선 구동 회로를 기판 설계에 종래의 자산을 살리는 것이 가능하게 된다. 또한 표시 데이터 버스와 동기 클록 버스를 동일한 버스 형식으로 설계할 수 있기 때문에, 칩마다의 표시 데이터와 동기 클럭의 지연의 영향을 무시할 수 있기 때문에, 보다 고속의 표시 데이터의 전송을 실현할 수 있다.
여기서, 1개의 데이터선 구동 회로 내에서의 변환 블록의 개수는 샘플 홀드 회로가 출력 전압을 샘플링하는 기간에 의해 규정되고, 1회의 샘플링에 갖는 기간을 길게 확보할 수 있으면 DA 변환 회로를 포함하는 변환 블록(121)의 개수를 삭감할 수 있다. 본 실시예에 기재한 바와 같이, 종래와 같이 칩 단위가 아니라 변환 블록(121) 단위로의 데이터 전송을 행함으로써, 샘플 홀드 기간을 충분히 길게 확보 가능해져, 이에 의해 데이터선 구동 회로의 소칩화를 실현하는 것이 가능하게 된다. 샘플링 기간은 1㎲정도 확보할 수 있으면 충분하며, 이것을 실제의 액정 표시 패널(101)에 적용시키면, 예를 들면 와이드 표시의 TV용 액정 디스플레이에 적합한 1366×RGB×768의 해상도를 갖는 액정 표시 패널에 414 출력의 데이터선 구동 회로를 10개 적용하고, 이 표시 데이터 버스 및 동기 클럭 버스를 좌우로 나눈 멀티드롭 형식의 데이터 버스 구성 1 수평 주사 기간을 20㎲로 하고, 데이터선 구동 회로 1개당 변환 블록을 36개로 하면, 변환 블록 1개에 대응한 출력 단자 수는 11 혹은 12 출력이 되기 때문에, 샘플링 기간에 20÷12=1.6㎲를 확보할 수 있다. 마찬가지로 1280×RGB×768의 해상도를 갖는 액정 표시 패널에 384 출력의 데이터선 구동 회로를 10개 적용하고, 이것을 좌우로 나눈 데이터 버스 구성으로 한 경우, 데이터선 구동 회로 1개당 변환 블록을 32개로 한 경우에도, 샘플 홀드 기간은 1.6㎲로 되어, 어떤 경우든 충분한 샘플 홀드 기간을 확보하는 것이 가능하게 된다.
이어서 제1 실시 형태 외에, 계조 기준 전압을 바꾸는 것에 의해, 보다 고화질의 표시 장치를 제공하는 경우에 대해 도 7∼도 9를 이용하여 설명한다.
도 7의 (a)는 제2 실시 형태의 구성을 도시하는 도면으로, 도 1과 비교하여, 참조 부호 701∼703이 서로 다르다. 또한, 표시 데이터는 제1 실시 형태와 동일하게 1화소 10비트, 액정 표시 패널(101)은 RGB 3화소로 1도트를 구성하는 것으로 하고, 열 전극 Y1, Y4, Y7, Y10은 표시색 R에 대응하고, Y2, Y5, Y8, Y11은 표시색 G에 대응하고, Y3, Y6, Y9, Y12는 표시색 B에 대응하는 것으로 한다. 참조 부호 701은 타이밍 컨트롤 회로, 참조 부호 702는 계조 기준 전압 생성 회로 제어 신호, 참조 부호 703은 계조 기준 전압 생성 회로이고, 참조 부호 704는 계조 기준 전압이다.
도 7의 (b)는 표시 데이터(102와 108)의 전송순을 도시한 것으로, 결과적으로는 도 1과 마찬가지이지만, 본 실시예에서는 1수평 주사 기간 중 표시색 R에 대응한 데이터를 처음에 전송하고, 다음으로 표시색 G에 대응한 데이터를 전송하고, 마지막으로 표시색 B에 대응한 데이터를 전송하고 있다.
도 8은 계조 기준 전압 생성 회로(703)의 구성을 도시하는 도면으로서, 참조 부호 801-R, 801-G, 801-B는 각각 R, G, B의 표시색에 대응한 계조 기준 전압을 생성하기 위한 분압 회로, 참조 부호 802-R, 802-G, 802-B는 각각 분압 회로에 의해 분압된 R, G, B의 각 표시색에 대응한 계조 기준 전압, 참조 부호 803은 계조 기준 전압 생성 회로 제어 신호(702)에 기초하여, 참조 부호 802-R, 802-G, 802-B 중 하나의 계조 기준 전압을 선택하는 선택 회로이고, 참조 부호 804는 선택된 계조 기준 전압, 참조 부호 805는 계조 기준 전압을 전류 증폭하는 증폭기 회로, 참조 부호 806은 각각 R, G, B의 표시색마다 γ 특성, 즉 계조 번호에 대한 전압값을 설정하기 위한 레지스터이다.
도 9는 계조 기준 생성 전압 생성 회로(703)의 동작을 도시하는 타이밍도이다.
이상의 도면에 기초하여, 제2 실시 형태의 동작에 대하여 설명한다.
본 실시 형태에서의 타이밍 컨트롤 회로(701)는 도 7의 (a)에서 도시한 바와 같이 제1 실시 형태에서 기재한 신호 외에, 제어 신호(103)에 기초하여 계조 기준 전압 생성 회로 제어 신호(702)를 생성한다.
계조 기준 전압 생성 회로 제어 신호(702)는 도 9에 도시한 바와 같이 계조 기준 전압 생성 회로(703)에서의 계조 기준 전압(802-R, 802-G, 802-B)의 전환에 이용하는 2비트로 이루어지는 신호이다. 이 계조 기준 전압 생성 회로(703)의 논리에 대하여 설명하기 전에, 계조 기준 전압 생성 회로(703)의 동작에 대하여 설명한다.
계조 기준 전압 생성 회로(703)는 도 8에 도시하는 회로로 이루어진다. 분압 회로(801-R, 801-G, 801-B)는 각각 기준 전압(112)을 분압함으로써 각각 18 레벨의 전압값으로 이루어지는 계조 기준 전압(802-R, 802-G, 802-B)을 생성한다. 계조 기준 전압(802-R, 802-G, 802-B)는 각각 액정 표시 패널(101)의 표시색 R, 표시색 G, 표시색 B의 γ 특성에 대응한 계조 기준 전압으로, 각 전압값은 정전압이다.
여기서, 참조 부호 802-R의 전압값을 VR17>VR16>…>VR0, 참조 부호 802-G의 전압값을 VG17>VG16>…>VG0, 참조 부호 802-B의 전압값을 VB17>VB16>…>VB0으로 한다. 생성된 계조 기준 전압(802-R, 802-G, 802-B)은 선택 회로(803)에서 계조 기준 전압 생성 회로 제어 신호(702)에 기초하여 계조 기준 전압(804)으로서 선택된다. 이 선택 방법은, 도 9에 도시한 바와 같이 2비트로 이루어지는 계조 기준 전압 생성 회로 제어 신호(702)가 "00"의 경우에는, VR17, VG17, VB17로부터 VR17을 선택하고, VR16, VG16, VB16으로부터 VR16을 선택하고, …, VR0, VG0, VB0으로부터 VR0을 선택하고, "01"인 경우에는 VR17, VG17, VB17로부터 VG17을 선택하고, VR16, VG16, VB16으로부터 VG16을 선택하고, …, VR0, VG0, VB0으로부터 VG0을 선택하고, "10"인 경우에는, VR17, VG17, VB17로부터 VB17을 선택하고, VR16, VG16, VB16으로부터 VB16을 선택하고, …, VR0, VG0, VB0으로부터 VB0을 선택한다. 이와 같이 선택된 계조 기준 전압(804)은 증폭기 회로(805)에 의해 증폭된 후, 계조 기준 전압(704)으로서 데이터선 구동 회로(116-1, 116-2)에 공급된다. 여기서, 도 7의 (b)에 도시한 바와 같이, 본 실시 형태에서는 1수평 주사 기간에 대하여, 데이터선 구동 회로에서의 DA 변환 회로(308-1, 308-2)에서, 처음에 액정 표시 패널(101)의 표시색 R에 대응한 아날로그 변환을 행하고, 이어서 표시색 G에 대응한 변환을 행하고, 마지막으로 표시색 B에 대응한 아날로그 변환을 행한다. 따라서, 1수평 주사 기간에서는 처음에 표시색 R에 대응한 D1, D4, D7, D10에 대응한 출력 전압을 데이터선 구동 회로(116-1, 116-2)의 샘플 홀드 회로(310-1과 310-4)에 기입하고 있는 기간에서는 계조 기준 전압(704)을 표시색 R에 대응한 계조 기준 전압(802-R)으로 하여, 합계 4개의 샘플 홀드 회로에의 기입이 완료한 후에 계조 기준 전압(704)을 802-R로부터 표시색 G에 대응한 계조 기준 전압(802-G)으로 한다. 이어서 표시색 G인 D2, D5, D8, D11에 대응한 출력 전압을 데이터선 구동 회로(116-1, 116-2)의 샘플 홀드 회로(310-2와 310-5)에의 기입이 완료될 때까지 계조 기준 전압(704)을 표시색 G에 대응한 계조 기준 전압(802-G)으로 하고, 기입이 완료된 후에 계조 기준 전압(703)을 참조 부호 802-G로부터 표시색 B에 대응한 계조 기준 전압(802-B)으로 한다. 이어서 표시색 B인 D3, D6, D9, D12에 대응한 출력 전압을 데이터선 구동 회로(116-1, 116-2)의 샘플 홀드 회로(310-3와 310-6)에의 기입이 완료될 때까지 계조 기준 전압(704)을 계조 기준 전압(802-B)으로 하고, 기입이 완료한 후에 계조 기준 전압(703)을 참조 부호 802-B로부터 표시색 R에 대응한 계조 기준 전압(802-R)으로 한다. 계조 기준 전압 생성 회로 제어 신호(702)는 이러한 전환이 행해지도록 타이밍 컨트롤 회로(701)에 의해 생성하면 되고, 이것은 입력되는 제어 신호(103)에 기초하여 용이하게 실현할 수 있다.
이상, 본 실시 형태에 따르면, 데이터선 구동 회로(116-1, 116-2)에 대하여, 표시색마다의 계조 기준 전압 입력 단자를 설치하거나, 표시색마다의 분압 회로를 데이터선 구동 회로 내에 설치하거나 할 필요가 없기 때문에, 데이터선 구동 회로의 칩 사이즈를 증가시키지 않고, 각 표시색(RGB)마다의 γ 보정을 계조 기준 전압에 기초하여 설정하는 것이 가능하게 된다.
이어서, 데이터선 구동 회로의 출력 수를 보다 현실적인 값으로 한 경우의 구체적인 구성을 도 10∼도 12를 이용하여 설명한다. 이하, 기능적으로 제1 실시 형태와 중복되는 부분에 대해서는 본 실시 형태에서의 설명을 행하지 않는다.
도 10은 본 실시 형태의 구성을 도시하는 도면이다. 본 실시 형태에서는 액정 표시 패널(101)의 가로 방향의 해상도를 1280×3화소로 하고, 그 열 전극은 도 10의 좌측으로부터 Y1, Y2, …, Y3840로 카운트하는 것으로 한다. 또한, 데이터선 구동 회로 1개당 출력 단자 수를 384 출력으로 한다. 따라서, 데이터선 구동 회로는 참조 부호 116-1∼116-10으로 나타내는 10개를 이용하고 있으며, 전송 속도가 빠른 표시 데이터 버스 및 동기 클럭 버스는 좌우 5개씩 쌍으로 한 멀티드롭 구성, 그것과 비교하여 전송 속도가 느린 교류화 신호 및 출력 신호를 좌우 공통 버스 형식으로 한 멀티드롭에서의 전송으로 한다.
참조 부호 1001-1은 도면 좌측 5개의 데이터선 구동 회로(116-1∼116-5)(제1 그룹)에 대한 표시 데이터 및 동기 클럭의 데이터 버스이고, 참조 부호 1001-2는 도면 우측 5개의 데이터선 구동 회로(116-6∼116-10)(제2 그룹)에 대한 표시 데이터 및 동기 클럭의 데이터 버스이다. 참조 부호 1002는 교류화 신호 및 출력 신호의 데이터 버스이다.
도 11은 384 출력의 출력 단자를 갖는 데이터선 구동 회로(116-1∼116-10)에서의 출력 회로(122)의 구성을 도시하는 도면으로, 도 3에 도시한 데이터선 구동 회로와 동등한 기능을 갖는 블록에는 동일한 부호로 기재하고 있다.
도 12는 도 11과 상이한 출력 회로(122)의 구성을 도시하는 도면으로서, 도 10과 마찬가지로 도 3에 도시한 데이터선 구동 회로와 동등한 기능을 갖는 블록에는 동일한 부호로 기재하고 있다.
도 13의 (a)는 도 11에 도시하는 출력 회로를 갖는 경우의 표시 데이터(1008-1와 1008-2)의 전송순을 나타내는 타이밍도이고, 도 13의 (b)는 도 12에 도시하는 출력 회로를 갖는 경우의 표시 데이터(1008-1와 1008-2)의 전송순을 나타내는 타이밍도이다.
이상의 도면에 기초하여 본 실시 형태의 동작에 대하여 설명한다.
도 11에서 도시한 출력 회로(122)는, 참조 부호 308-1∼308-32로 나타낸 32개의 DA 변환 회로와, 참조 부호 310-1∼310-384로 나타낸 384개의 샘플 홀드 회로로 구성되고, 각 샘플 홀드 회로로부터 스위치 회로(313)를 통하여 액정 패널에 접속한다. 이 출력 단자는 샘플 홀드 회로(310-1)의 출력 단자가 Y1에, 참조 부호 310-2의 출력 단자가 Y2에, 참조 부호 …, 310-384의 출력 단자가 Y384에 접속하고 있다. DA 변환 회로는 32개로 구성되어 있기 때문에, 도시하지 않은 제1 래치 회로 및 제2 래치 회로도 또한 32개로 구성되어 있는 것으로 한다.
DA 변환 회로(308-1∼308-32)와 샘플 홀드 회로(310-1∼310-384) 사이의 접속 형식은, DA 변환 회로(308-1)의 출력 단자가 샘플 홀드 회로(310-1∼310-12)에 접속하고, 참조 부호 308-2의 출력 단자가 샘플 홀드 회로(310-13∼310-24)에 접속하고, 참조 부호 …, 308-32의 출력 단자가 참조 부호 310-373∼310-384에 접속하고 있다.
또한, 샘플 홀드 회로의 제어 신호군(311-1)은 샘플 홀드 회로(310-1, 310-13, 310-25, …310-361, 310-373)와 대응하고, 참조 부호 311-2는 참조 부호 310-2, 310-14, 310-26, …310-362, 310-374)와 대응하고, 참조 부호 …, 311-12는 310-12, 310-24, 310-36, …310-372, 310-384로 첨자가 12마다 되어 있는 회로와 대응하고, 각각 대응한 샘플 홀드 회로는 동시에 동작하게 된다.
이 구성에서의 표시 데이터의 전송순은 도 13의 (a)에 도시한 바와 같이, 데이터선 구동 회로(116-1∼116-5)를 갖는 도면 좌측의 표시 데이터 버스에 대해서는 1수평 주사 기간에서, 참조 부호 D1, D13, D25, …, D1909로, D1로부터 12화소마다의 표시 데이터를 전송한다. 데이터선 구동 회로 5 갯수분의 DA 변환 회로의 개수는 5×32=160이기 때문에, 160화소분의 표시 데이터를 전송하면, 재차 데이터선 구동 회로(116-1)에 대응한 표시 데이터로 되돌아가, D2, D14, …, D1910으로 다시 12화소마다 160화소분의 표시 데이터를 전송한다. 이것을 12회 반복함으로써 160×12=1920화소분의 표시 데이터가 전송되어, 데이터선 구동 회로(116-1∼116-5)의 모든 열 전극에 대응한 표시 데이터의 전송은 완료하게 된다.
마찬가지로 도면 우측의 표시 데이터 버스에 대해서는, D1921로부터 12화소마다의 표시 데이터를 160화소분 전송하고, 이어서 D1922로부터 12화소마다의 표시 데이터를 160화소분 전송하고, …, 이것을 12층 반복함으로써 데이터선 구동 회로(116-6∼116-10)의 모든 열 전극에 대응한 표시 데이터의 전송은 완료하게 된다.
또한, 도 12에서 도시한 출력 회로(122)는 참조 부호 308-1∼308-32로 나타낸 32개의 DA 변환 회로와, 참조 부호 310-1∼310-384로 나타낸 384개의 샘플 홀드 회로로 구성되고, 각 샘플 홀드 회로로부터 스위치 회로(313)를 통하여 액정 패널에 접속하는 출력 단자는 샘플 홀드 회로(310-1)의 출력 단자가 Y1에, 참조 부호 310-2의 출력 단자가 Y2에, …, 310-384의 출력 단자가 Y384에 접속하고 있다.
DA 변환 회로(308-1∼308-32)와 샘플 홀드 회로(310-1∼310-384) 사이의 접속 형식은, DA 변환 회로(308-1)의 출력 단자가 12개의 샘플 홀드 회로(310-1, 310-33, 310-65, …, 310-353)에 접속하고, 참조 부호 308-2의 출력 단자가 참조 부호 310-2, 310-34, 310-66, …, 310-354에 접속하고, 참조 부호 …, 308-32의 출력 단자가 참조 부호 310-32, 310-64, 310-96, …, 310-384에 접속하고 있다.
또한, 샘플 홀드 회로의 제어 신호군(311-1)은 샘플 홀드 회로(310-1∼310-32)와 대응하고, 참조 부호 311-2는 참조 부호 310-33∼310-64과 대응하고, 참조 부호 …, 311-12는 참조 부호 310-353∼310-384와 대응하며, 각각 대응한 샘플 홀드 회로는 동시에 동작하게 된다.
이 구성에서의 표시 데이터의 전송순은 도 13의 (b)에 도시한 바와 같이, 데이터선 구동 회로(116-1∼116-5)를 갖는 도면 좌측의 표시 데이터 버스에 대해서는 1수평 주사 기간에, 데이터선 구동 회로(116-1)의 Y1∼Y32에 대응한 32화소분의 표시 데이터 D1∼D32를 전송하고, 이어서 116-2의 Y1∼Y32에 대응한 D385∼D416을 전 송하고, 이어서 116-3의 Y1∼Y32에 대응한 D769∼D800을 전송하고, …, 이어서 116-5의 Y1∼Y32에 대응한 D1537∼D1568을 전송한다. 이와 같이 하여 데이터선 구동 회로(116-1∼116-5)에 대응한 160화소분의 표시 데이터를 전송하면, 재차 데이터선 구동 회로(116-1)의 Y33∼Y64에 대응한 표시 데이터 D33∼D64를 전송하고, 이어서 참조 부호 116-2의 Y33∼Y64에 대응한 표시 데이터 D417∼D448을 전송하고, …, 이것을 반복함으로써 1920화소분의 표시 데이터를 전송한다. 마찬가지로 도면 우측의 표시 데이터 버스에 대해서도 도면 좌측의 전송 순서와 1920화소분 어긋난 표시 데이터를 마찬가지로 전송한다.
이상과 같이 데이터선 구동 회로 내에서의 DA 변환 회로, 샘플 홀드 회로, 샘플 홀드 회로 제어 신호의 접속 관계에 따른 패턴으로 표시 데이터를 전송함으로써, 샘플 홀드 회로를 이용한 데이터선 구동 회로에서 멀티드롭 형식의 표시 데이터 버스를 실현하는 것이 가능하게 된다.
본 발명의 실시 형태에 따르면, 표시 데이터를 데이터선 구동 회로 내부의 변환 블록을 단위로 한 전송을 행함으로써, 비트수가 많은 경우라도 칩 면적이 좁은 데이터선 구동 회로를 이용한 멀티드롭 형식의 표시 데이터 버스를 실현하는 것이 가능하게 된다. 또한, 각 데이터선 구동 회로에의 1 라인분의 표시 데이터를 각 색마다 전송 가능하므로, 각 색마다의 γ특성을 아날로그 전압을 이용하여 바꾸는 것이 가능하게 된다.
본 발명에 따르면, 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서 로 입력된 표시 데이터의 순서를, 각 표시 구동 회로(예를 들면, 데이터선 구동 회로)가 담당하는 M 화소분(1<M<1 라인분의 화소수, M은 정수)의 표시 데이터 중 N 화소분(1≤N<M, N은 정수)의 표시 데이터마다의 순서로 변경하고, 또한 그 변경 후의 순서가, N 화소분의 표시 데이터마다 다음의 표시 구동 회로가 담당하는 표시 데이터가 되는 순서이기 때문에, 표시 제어 회로 내의 회로(예를 들면, DA 변환 회로나 래치 회로)를 삭감할 수 있어, 표시 구동 회로를 소형화할 수 있다.
또한, 본 발명에 따르면, 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 입력된 표시 데이터의 순서를, 표시 제어 회로 내의 각 변환 회로가 담당하는 X 화소분(1<X<각 표시 구동 회로가 담당하는 화소수, X는 정수)의 표시 데이터중 Y 화소분(1≤Y<X, Y는 정수)의 표시 데이터마다의 순서로 변경하기 때문에, 표시 제어 회로 내의 회로(예를 들면, DA 변환 회로나 래치 회로)를 삭감할 수 있어, 표시 구동 회로를 소형화할 수 있다.
또한, 본 발명에 따르면, R 마다 또는 G 마다 또는 B 마다 γ 보정을 할 수 있기 때문에, RGB의 γ 특성을 맞출 수 있어, 화상의 재현성을 향상할 수 있다.

Claims (24)

  1. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 인가하는 복수의 표시 구동 회로에 상기 표시 데이터를 출력하기 위한 표시 제어 회로로서,
    상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 상기 표시 데이터를 수신하는 입력 회로와,
    상기 표시 데이터의 순서를, 각 표시 구동 회로가 담당하는 M 화소분(1<M<1 라인분의 화소수, M은 정수)의 표시 데이터 중 N 화소분(1≤N<M, N은 정수)의 표시 데이터마다의 순서로 변경하는 제어 회로와,
    변경 후의 순서에 따라 상기 표시 데이터를 상기 복수의 표시 구동 회로로 출력하는 출력 회로
    를 포함하고,
    상기 변경 후의 순서는, 상기 N 화소분의 표시 데이터마다 다음의 표시 구동 회로가 담당하는 표시 데이터로 되는 순서인 표시 제어 회로.
  2. 제1항에 있어서,
    상기 표시 패널의 화소의 1 또는 복수 라인분의 표시 데이터를 기억하는 메모리를 포함하고,
    상기 제어 회로는, 상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 상기 표시 데이터를 상기 메모리에 기입하고, 상기 변경 후의 순서로 상기 표시 데이터를 상기 메모리로부터 판독하는 표시 제어 회로.
  3. 제2항에 있어서,
    상기 입력 회로로부터의 상기 표시 데이터의 비트수를 변환하고, 변환 후의 상기 표시 데이터를 상기 메모리로 출력하는 변환 회로를 포함하는 표시 제어 회로.
  4. 제1항에 있어서,
    상기 표시 패널의 화소는 R을 표시하는 화소, B를 표시하는 화소, G를 표시하는 화소를 포함하고,
    상기 N 화소분의 표시 데이터는, R 마다 또는 G 마다 또는 B 마다의 표시 데이터인 표시 제어 회로.
  5. 제1항에 있어서,
    상기 출력 회로는 복수의 표시 구동 회로에 공통인 버스를 통하여, 상기 표시 데이터를 상기 복수의 표시 구동 회로로 출력하는 표시 제어 회로.
  6. 제1항에 있어서,
    상기 복수의 표시 구동 회로는, 복수의 그룹으로 분할되어 있고,
    상기 제어 회로는 상기 그룹마다 상기 표시 데이터의 순서를 변경하고,
    상기 출력 회로는 상기 그룹마다 공통의 버스를 통하여, 상기 그룹 사이에서 병행하여 상기 표시 데이터를 상기 그룹마다의 표시 구동 회로에 출력하는 표시 제어 회로.
  7. 제1항에 있어서,
    상기 제어 회로는, 상기 표시 패널의 화소의 1 라인마다, 상기 표시 데이터의 순서를 변경하는 표시 제어 회로.
  8. 표시 데이터에 따른 계조 전압을 표시 패널에 인가하는 복수의 표시 구동 회로에 상기 표시 데이터를 출력하기 위한 표시 제어 회로로서,
    상기 표시 데이터를 입력하는 입력 회로와,
    제1 표시 구동 회로가 상기 표시 패널에 통합하여 인가하는 제1 계조 전압군에 대응하는 제1 표시 데이터군보다도 적은 제1 표시 데이터를 상기 제1 표시 구동 회로로 출력하고, 그 후, 제2 표시 구동 회로가 상기 표시 패널로 통합하여 인가하는 제2 계조 전압군에 대응하는 제2 표시 데이터군보다도 적은 제2 표시 데이터를 상기 제2 표시 구동 회로로 출력하는 출력 회로를 포함하는 표시 제어 회로.
  9. 표시 데이터에 따른 계조 전압을 표시 패널에 라인 단위로 통합하여 인가하는 복수의 표시 구동 회로에 상기 표시 데이터를 출력하기 위한 표시 제어 회로로서,
    상기 표시 데이터를 입력하는 입력 회로와,
    상기 복수의 표시 구동 회로가 라인 단위의 상기 계조 전압을 상기 표시 패널에 통합하여 인가하는 간격 내에, 각 표시 구동 회로에 상기 각 표시 구동 회로가 담당하는 각 표시 데이터를 복수회로 나누어 출력하는 출력 회로를 포함하는 표시 제어 회로.
  10. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 인가하는 표시 구동 회로로서,
    상기 표시 데이터를 입력하는 입력 회로와,
    디지털의 상기 표시 데이터를 아날로그의 상기 계조 전압으로 변환하는 변환 회로와,
    상기 계조 전압을, 해당 표시 구동 회로가 담당하는 M개(1<M<1 라인분의 화소수, M은 정수)의 화소로 통합하여 인가하는 출력 회로와,
    상기 N 화소분(1≤N<M, N은 정수)의 표시 데이터를 입력한 경우에, 다른 표시 구동 회로가 상기 표시 데이터의 입력을 개시하기 위한 인에이블 신호를 상기 다른 표시 구동 회로로 출력하는 인에이블 출력 회로를 포함하는 표시 구동 회로.
  11. 제10항에 있어서,
    상기 변환 회로는, 상기 N 화소분의 표시 데이터마다 통합하여 변환하는 표시 구동 회로.
  12. 제10항에 있어서,
    클럭을 계수하는 계수 회로를 포함하고,
    상기 입력 회로는, 소정의 클럭 수에 도달한 경우에, 상기 N 화소분의 표시 데이터를 입력했다고 판정하는 표시 구동 회로.
  13. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 인가하는 표시 구동 회로로서,
    표시 제어 회로로부터 상기 표시 데이터를 입력하는 입력 회로와,
    디지털의 상기 표시 데이터를 아날로그의 상기 계조 전압으로 변환하는 변환 회로와,
    상기 계조 전압을, 상기 화소에 인가하는 출력 회로
    를 포함하고,
    상기 표시 제어 회로는, 상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 상기 표시 데이터를 수신하고, 상기 표시 데이터의 순서를, 복수의 표시 구동 회로 각각이 담당하는 M 화소분(1<M<1 라인분의 화소수, M은 정수)의 표시 데이터 중 N 화소분(1≤N<M, N은 정수)의 표시 데이터마다의 순서로 변경하고, 변경 후의 순서에 따라 상기 표시 데이터를 상기 복수의 표시 구동 회로로 출력하고,
    상기 변경 후의 순서는, 상기 N 화소분의 표시 데이터마다 다음의 표시 구동 회로가 담당하는 표시 데이터로 되는 순서인 표시 구동 회로.
  14. 제13항에 있어서,
    상기 변환 회로를 복수개 포함하고,
    상기 입력 회로는, 상기 N 화소분의 표시 데이터를 상기 복수의 변환 회로에 순서대로 출력하는 표시 구동 회로.
  15. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 라인 단위로 인가하는 복수의 표시 구동 회로와, 상기 표시 구동 회로에 상기 표시 데이터를 출력하는 표시 제어 회로를 포함하는 표시 회로로서,
    상기 표시 제어 회로는, 상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 상기 표시 데이터를 수신하고, 상기 표시 데이터의 순서를, 각 표시 제어 회로가 담당하는 M 화소분(1<M<1 라인분의 화소수, M은 정수)의 표시 데이터 중 N 화소분(1≤N<M, N은 정수)의 표시 데이터마다의 순서로 변경하고, 변경 후의 순서에 따라 상기 표시 데이터를 상기 각 표시 제어 회로로 출력하고,
    상기 변경 후의 순서는, 상기 N 화소분의 표시 데이터마다 다음 표시 구동 회로가 담당하는 표시 데이터로 되는 순서인 표시 회로.
  16. 제15항에 있어서,
    상기 표시 구동 회로는, 상기 N 화소분의 표시 데이터를 입력한 경우에, 다른 표시 구동 회로가 표시 데이터의 입력을 개시하기 위한 인에이블 신호를 상기 다른 표시 구동 회로로 출력하는 표시 회로.
  17. 제15항에 있어서,
    상기 N 화소분의 표시 데이터는 R 마다 또는 G 마다 또는 B 마다의 표시 데이터이고,
    상기 표시 구동 회로는, 상기 N 화소분의 표시 데이터마다, 디지털의 상기 표시 데이터를 아날로그의 상기 계조 전압으로 변환하는 표시 회로.
  18. 제17항에 있어서,
    상기 표시 구동 회로가 복수의 계조 전압을 생성하기 위한 기준이 되는 기준 전압을 R 마다 또는 G 마다 또는 B 마다 생성하는 기준 전압 생성 회로를 포함하는 표시 회로.
  19. 제18항에 있어서,
    상기 기준 전압 생성 회로에 대하여, R 마다 또는 G 마다 또는 B 마다 γ 특성을 설정하기 위한 레지스터를 포함하는 표시 회로.
  20. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 인가하는 복수의 표시 구동 회로에 상기 표시 데이터를 출력하기 위한 표시 제어 회로로서,
    각 표시 구동 회로는, 디지털의 상기 표시 데이터를 아날로그의 상기 계조 전압으로 변환하는 변환 회로를 복수개 포함하고,
    해당 표시 제어 회로는,
    상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 상기 표시 데이터를 수신하는 입력 회로와,
    상기 표시 데이터의 순서를, 각 변환 회로가 담당하는 X 화소분(1<X<각 표시 구동 회로가 담당하는 화소수, X는 정수)의 표시 데이터 중 Y 화소분(1≤Y<X, Y는 정수)의 표시 데이터마다의 순서로 변경하는 제어 회로와,
    변경 후의 순서에 따라 상기 표시 데이터를 상기 각 표시 구동 회로로 출력하는 출력 회로
    를 포함하고,
    상기 변경 후의 순서는, 상기 Y 화소분의 표시 데이터마다 다음의 변환 회로가 담당하는 표시 데이터로 되는 순서인 표시 제어 회로.
  21. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 인가하는 표시 구동 회로로서,
    표시 제어 회로로부터 상기 표시 데이터를 입력하는 입력 회로와,
    디지털의 상기 표시 데이터를 아날로그의 상기 계조 전압으로 변환하는 복수의 변환 회로와,
    상기 계조 전압을, 상기 화소에 인가하는 출력 회로를 포함하고,
    상기 표시 제어 회로는, 상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 입력된 상기 표시 데이터의 순서를, 각 변환 회로가 담당하는 X 화소분(1<X<각 표시 구동 회로가 담당하는 화소수, X는 정수)의 표시 데이터 중 Y 화소분(1≤Y<X, Y는 정수)의 표시 데이터마다의 순서로 변경하고, 변경된 순서에 따라 상기 표시 데이터를 각 표시 구동 회로로 출력하고,
    상기 변경 후의 순서는, 상기 Y 화소분의 표시 데이터마다 다음의 변환 회로가 담당하는 표시 데이터가 되는 순서인 표시 구동 회로.
  22. 표시 데이터에 따른 계조 전압을 표시 패널의 화소에 라인 단위로 인가하는 복수의 표시 구동 회로와, 상기 표시 구동 회로에 상기 표시 데이터를 출력하는 표시 제어 회로를 포함한 표시 회로로서,
    R 마다 또는 G 마다 또는 B 마다 γ 특성을 조정하기 위한 조정 회로를 포함하고,
    각 표시 구동 회로는, 기준 전압으로부터 복수의 계조 전압을 생성하는 회로와, 디지털의 상기 표시 데이터에 따른 아날로그의 상기 계조 전압을 상기 복수의 계조 전압으로부터 선택하는 변환 회로를 포함하고,
    상기 변환 회로는 RGB 공통이며, 또한 RGB 또는 GBR 또는 BRG 또는 BGR의 순으로 상기 계조 전압을 상기 복수의 계조 전압으로부터 선택하는 표시 회로.
  23. 제22항에 있어서,
    상기 조정 회로는, 기준 전압을 R 마다 또는 G 마다 또는 B 마다 생성하는 기준 전압 생성 회로와 상기 기준 전압 생성 회로에 대하여 R 마다 또는 G 마다 또는 B 마다 γ 특성을 설정하기 위한 레지스터를 포함하는 표시 회로.
  24. 표시 데이터에 따른 계조 전압을 표시 패널에 인가하는 복수의 표시 제어 회로로서,
    상기 표시 패널의 화소의 라인 방향의 배열 순서에 따른 순서로 상기 표시 데이터를 수신하는 입력 회로와,
    디지털의 상기 표시 데이터를 아날로그의 상기 계조 전압으로 변환하는 복수의 변환 회로와,
    상기 입력 회로에 의해 입력된 상기 표시 데이터의 순서를, 각 변환 회로가 담당하는 X 화소분(1<X<각 표시 구동 회로가 담당하는 화소수, X는 정수)의 표시 데이터 중 Y 화소분(1≤Y<X, Y는 정수)의 표시 데이터마다의 순서로 변경하고, 상기 복수의 변환 회로에 출력하는 제어 회로와,
    상기 계조 전압을, 상기 표시 패널의 화소에 통합하여 인가하는 출력 회로를 포함하고,
    상기 변경 후의 순서는, 상기 Y 화소분의 표시 데이터마다 다음의 변환 회로가 담당하는 표시 데이터로 되는 순서인 표시 제어 회로.
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