KR100544243B1 - 다중 보안 레벨을 갖는 보안 메모리 - Google Patents

Abstract

본 발명에 따르면, 보안 메모리(20)는 발행자 퓨즈(20)가 끊어지기 전에 보안 메모리(20)에의 억세스를 제어하는 억세스 코드(SCI)를 갖는 제1 레벨의 보안 존(22), 보안 코드 시도 카운터(SCAC)를 리세팅하기 전에 상기 억세스 코드 입력 시도의 횟수가 소정의 횟수에 도달한 경우 상기 보안 메모리(20)에의 억세스를 금지시키는 보안 코드 시도 카운터(SLAC), 및 복수의 어플리케이션 존(24)을 포함하며, 상기 복수의 어플리케이션 존 각각은: 저장 메모리 존(SMZ2-4), 발행자 퓨즈(28)가 끊어진 후에 상기 저장 메모리 존에의 억세스를 제어하는 어플리케이션 존 억세스 코드(SC2-4)를 갖는 어플리케이션 보안 존(24), 상기 어플리케이션 존 보안 코드 시도 카운터를 리세트하기 전에 상기 어플리케이션 존 억세스 코드(SC2-4) 입력 시도의 횟수가 소정의 횟수에 도달한 경우 상기 어플리케이션 존에의 억세스를 금지시키는 어플리케이션 존 보안 코드 시도 카운터(S2-4AC), 발행자 퓨즈가 끊어진 후에 상기 저장 메모리 존에의 소거 억세스를 제어하는 소거 키 코드를 갖는 소거 키(EZ2-4) 구획, 및 상기 소거 키 시도 카운터(E1-4AC)를 리세트하기 전에 상기 소거 키 코드(EZ2-4) 입력 시도의 횟수가 소정의 횟수에 도달한 경우 상기 어플리케이션 존에의 소거 억세스를 금지시키는 소거 키 시도 카운터(E1-4AC)를 포함한다.

보안 메모리, 소거 키 시도 카운터, 코드 일치 시도, 보안 코드, 억세스 코드, 어플리케이션 존

Description

다중 보안 레벨을 갖는 보안 메모리{SECURE MEMORY HAVING MULTIPLE SECURITY LEVELS}

본 발명은 보안 메모리에 관한 것이다. 보다 구체적으로는, 본 발명은 어플리케이션 영역에 다중 레벨의 보안을 제공하는 보안 메모리에 관한 것이다.

다이너스 클럽의 카드를 도입한 1950년대 이후 지불용 플라스틱 카드가 이용되어 왔다. 그 이후 이런 카드의 사용은 폭발적으로 증가해 왔다. 오늘날, 여러 기관에 의해 연간 수백만장의 카드가 발행되고 있으며, 그 용도는 현재 지불과 정보 기록용으로 보편화되어 있다.

원래, 이들 플라스틱 카드는 엠보싱되어 있어 보안을 유지하기 위해 비교용으로 사용될 수 있는 서명 라인을 가지고 있다. 그러나, 이는 상상할 수 있는 바와 같이, 부정사용(fraud) 및 오용(misuse)에 대한 우려가 있다. 제1 주요 보안 개선책은 엠보싱된 카드의 후면에 자성 스트라이프를 첨가하는 것이다. 자성 스트라이프를 갖는 플라스틱 카드는 오늘날 가장 대중적으로 이용 가능한 지불 및 정보 카드 형태이다. 자성 스트라이프에 의해 제공된 메모리 저장은 또한 플라스틱 카드의 앞면에 엠보싱될 수 있는 것 보다 더 많은 정보량을 기록할 수 있다. 이들 카드가 어느 정도의 보호를 제공하지만, 누군가가 적당한 판독/기록 장치에 억세스하여, 자성 스트라이프에 저장된 데이터를 판독, 소거 및 재기록하는 것은 그다지 어려운 일이 아니다. 따라서, 기밀 데이터를 저장하거나, 통화 대신에 사용될 수 있는 값을 저장하기에는 적당하지 않다.

이러한 문제를 제거하기 위해 보안 메모리를 갖는 플라스틱 카드가 개발되었다. 이들 카드들은 "스마트 카드"로 알려져 있다. 이 보안 메모리의 저장 영역은 보통 메모리 블럭으로 분할되어 있다. 메모리에 보안을 제공하는 것은 이들 블럭에의 무권한 억세스 및 부정행위(tampering)를 방지하기 위한 것이다. 통상적으로, 보안은 하드웨어와 소프트웨어의 결합에 의해 제공된다. 보안 메모리로는 판독 또는 소거가 불가능한 기밀 데이터를 기록할 수 있으며, 하드웨어 및 소프트웨어의 결합에 의해 판독, 기록 및 소거 동작을 제어함으로써 데이터의 기록을 금지시킬 수 있으며, 이러한 동작은 하드웨어와 소프트웨어의 실행 이전에 특정 조건을 만족하는 경우에 수행되도록 되어 있다.

보안 메모리를 갖는 "스마트 카드"의 일례로서 광범위하게 사용되는 것으로는 전화 메모리 카드가 있다. 이들 카드는 미리 지불되어, 메모리에 전자적으로 저장된 값이 적당한 양 만큼 사용시에 공제된다. 물론, 오용을 방지하기 위해서는 사용자가 카드에 부정행위를 하여 기억되어 있는 값을 늘리는 것을 방지할 필요가 있다. 자성 스트라이프 카드인 경우, 카드에 새로운 값을 손쉽게 기록할 수 있을 것이다.

보안 메모리에 부정행위를 하여 저장된 값을 늘리는 행위를 방지하기 위한 한 방법으로, 카드 발행자만이 알고 있는 보안 코드를 제공하는 방법이 공지되어 있다. 보안 코드의 입력 횟수가 소정 횟수를 초과하는 경우에, 카드의 추가 사용을 금지시키는 시도 횟수 카운터를 제공함으로써, 보안 코드를 악의적으로 알아 맞히려는 시도를 방지할 수 있다. 시도 횟수 카운터가 그 최대치에 이르기 전에 올바른 보안 코드가 입력되면, 시도 카운터는 제로(0)로 리세트된다. 이들 블럭 각각은 소거 코드에 의해 추가로 보호되며, 이 소거 코드는 저장 블럭이 제거되기 전에 입력되어야 한다. 그러나, 이들 소거 코드는 악의적인 공격에 약한 특징이 있다.

전화 메모리 카드의 부정행위를 방지하는 또 다른 방법은 일단 기록되면 메모리 셀의 소거를 사실상 불가능하게 만드는 것이다. 이런 유형의 카드에서는, 통상 퓨즈를 끊어버려 메모리의 소거 기능을 불가능하게 한다. 따라서, 메모리에의 기록에 의해 카드에서의 값의 감소가 이루어짐에 따라, 소거에 의해 추가의 값을 메모리에 부가할 수 없게 된다. 이것이 부정행위를 방지하는 적당한 방법이긴 하지만, 카드의 값이 고갈되면, 카드에 부가의 값을 부가하여 카드를 재사용할 수 없기 때문에 적합하지 않다.

따라서, 본 발명의 목적은 스마트 카드 등의 보안 메모리를 필요로 하는 장치에 결합된 메모리에 부가의 보안을 제공하는 것이다.

또한, 본 발명의 또 다른 목적은 반복 재사용이 가능한, 스마트 카드 등의 보안 메모리를 갖는 장치에 결합된 메모리에 보안을 제공하는 것이다.

본 발명에 따르면, 보안 메모리는 발행자 퓨즈가 끊어지기 전에 상기 보안 메모리에의 억세스를 제어하는 억세스 코드를 갖는 제1 레벨 보안 존; 보안 코드 시도 카운터를 리세팅하기 전에 상기 억세스 코드 입력 시도의 횟수가 소정의 횟수에 도달한 경우 상기 보안 메모리에의 억세스를 금지시키는 보안 코드 시도 카운터; 및 복수의 어플리케이션 존을 포함하고, 상기 복수의 어플리케이션 존 각각은, 저장 메모리 존; 발행자 퓨즈가 끊어진 후에 상기 저장 메모리 존에의 억세스를 제어하는 어플리케이션 존 억세스 코드를 갖는 어플리케이션 보안 존; 상기 어플리케이션 존 보안 코드 시도 카운터를 리세트하기 전에 상기 어플리케이션 존 억세스 코드 입력 시도의 횟수가 소정의 횟수에 도달한 경우 상기 어플리케이션 존에의 억세스를 금지시키는 어플리케이션 존 보안 코드 시도 카운터; 발행자 퓨즈가 끊어진 후에 상기 저장 메모리 존에의 소거 억세스를 제어하는 소거 키 코드를 갖는 소거 키 구획; 및 상기 소거 키 시도 카운터를 리세트하기 전에 상기 소거 키 코드 입력 시도의 횟수가 소정의 횟수에 도달한 경우 상기 어플리케이션 존에의 소거 억세스를 방지하는 소거 키 시도 카운터를 포함한다.

도 1은 본 발명에 따른 보안 메모리의 블럭도.

도 2는 본 발명에 따라 분할된 EEPROM 메모리의 메모리 맵.

도 3은 본 발명에 따른 보안 코드 비교 및 확인의 타이밍도.

도 4A는 본 발명에 사용되기 적합한 리세트 동작의 타이밍도.

도 4B는 본 발명에 사용되기 적합한 판독 동작의 타이밍도.

도 4C는 본 발명에 사용되기 적합한 비교 동작의 타이밍도.

도 4D는 본 발명에 사용되기 적합한 소거/기록 동작의 타이밍도.

도 5는 본 발명에 사용되기 적합한 EEPROM 메모리에서 어드레스의 위치를 제어하기 위한 회로의 개략도.

도 6은 본 발명에 사용되기 적합한 보안 코드를 비교하기 위한 회로의 개략도.

도 7은 본 발명에 사용되기 적합한 제로 검사를 기록하기 위한 회로의 개략도.

도 8은 본 발명에 사용되기 적합한 보안 플래그를 세팅하기 위한 회로의 개략도.

도 9는 본 발명에 따라 퓨즈가 로직 '0'으로 세팅되기 전에 보안 메모리를 개인화(personalize)하기 위한 억세스 조건의 테이블.

도 10은 본 발명에 사용되기 적합한 Rn 및 Pn 플래그를 세팅하기 위한 회로의 개략도.

도 11은 본 발명에 따라 퓨즈가 로직 '0'으로 세팅된 후에 보안 메모리를 개인화하기 위한 억세스 조건의 테이블.

도 12A는 본 발명에 따라 판독 인에이블 신호를 생성하기 위한 회로의 개략도.

도 12B는 본 발명에 따라 퓨즈 기록 제어 신호 및 기록 제어 신호를 생성하기 위한 회로의 개략도.

도 12C는 본 발명에 따라 소거 제어 신호를 생성하기 위한 회로의 개략도.

도 13은 본 발명에 따라 퓨즈 기록, 기록 및 제거 인에이블 신호를 생성하기 위한 회로의 개략도.

당업자는 아래에서 설명할 본 발명에 대한 설명은 예시를 위한 것이며, 이것에 한정되는 것이 아님을 알 수 있을 것이다. 또한, 당업자들은 본 발명과 다른 실시예를 용이하게 도출해 낼 수 있을 것이다.

통상, 스마트 카드에 결합된 보안 메모리의 취급에는 적어도 세 그룹의 사람이 관련되어 있다. 제1의 그룹은 보안 메모리의 제작자가다. 제2 그룹은 보안 메모리를 스마트 카드에 장착하여 스마트 카드를 최종 사용자에게 배포하는 카드 제작자가다. 때로는 카드 제조 및 발행자 또는 배포자의 역할을 다른 그룹의 사람이 수행하는 경우도 있다. 제3 그룹은 카드 발행자 또는 배포자로부터 제품을 구입한 보안 메모리의 사용자이다. 본 발명에 따르면, 종래 기술에 비해 보안을 강화함으로써, 최종 사용자나 보안 메모리의 취급에 관련되지 않은 이들이 보안 메모리를 무단으로 사용하는 것을 방지하도록 하고 있다.

본 발명에 따른 보안 메모리(10)의 구조를 나타낸 블럭도를 도 1에서 도시한다. 보안 메모리(10)에는, 파워 온 리세트(12), 어드레스 디코더(14), 보안 로직(16) 및 EEPROM 메모리(18)를 위한 블럭들이 있다. 보안 메모리(10)에는 도시된 바와 같이 8개의 핀, 즉 VDD, VSS, RST, CLK, PGM, FUS, 및 I/O이 보안 메모리(10)의 블럭에 연결되어 있다. 후술되는 바와 같이, EEPROM 메모리(18)는 분할되어 있어, READ, WRITE, COMPARE 및 ERASE의 동작을 실행하기 위한 여러 구획에의 인증 억세스가 본 발명에 따라 제공된 보안에 의해 제어되게 된다.

EEPROM 메모리(18)에의 비인증 억세스를 방지하기 위해서는 다음의 2가지 가능한 비인증 억세스 행위에 대처해야 한다. 첫번재 경우는 보안 메모리(10)의 제작자로부터 보안 메모리(10)의 발행자에게 보안 메모리(10)를 전송하기 때문에 발생한다. 보안 메모리(10)를 발행자로부터 빼돌려 보안 메모리(10)를 무단(비인증) 사용하는 행위를 방지하기 위해서, 제작자가 정하여 발행자에게 전달된 보안 코드는 발행자에 의해서만 메모리에의 억세스가 가능하도록 되어야 한다. 본 발명에 따르면, 최종 사용자 이외의 사람에 의한 비인증 사용을 방지하며, 발행자 이외의 사람에 의한 부정행위 또는 발행자에 의해 허가되지 않은 방식으로 메모리를 사용하는 행위를 방지하기 위한 보안을 제공한다.

도 2를 참조하면, EEPROM 메모리(18)의 메모리 구획을 나타내는 메모리 맵(20)이 도시되어 있다. 메모리 맵(20)에는, 각 메모리 구획의 EEPROM 메모리(18)에서의 어드레스가 각 메모리 구획의 비트수와 함께 표시되어 있다. 예를 들어, 후술되는 제작 존(Fabrication Zone)으로 표기된 구획은 메모리 맵(20)의 어드레스 0 내지 15에 위치하며, 16 비트가 할당되어 있다. EEPROM 메모리(18)의 비트는 8비트 워드로 함께 그룹화되어 있다. EEPROM 메모리(18)의 메모리 맵(20)은 각각의 메모리 구획의 이해를 도모하기 위하여 4개의 섹션(22, 24, 26, 및 28)으로 분할되어 있다.

메모리 맵(20)의 섹션 22는 제작자와 발행자에 대한 구획을 포함한다. 섹션 22의 구획은 제작 존, 발행자 존, 보안 코드, 보안 코드 시도 카운터, 및 코드 보호 존이 잇다. 코드 보호 존은 또한 최종 사용자가 억세스 가능하다.

제작 존 및 발행자 존 각각은 제작자와 발행자 각각에 속하는 정보를 포함한다. 제작 존은 보안 메모리 제작자에 의해 프로그램화되어 있으며 변경이 불가능하다. 발행자 존에의 억세스는 보안 코드 플래그에 의해 제어되며, 이 보안 코드 플래그는 보안 메모리(10)에서 유효 보안 코드인 것으로 인식되는 경우에 세팅된다.

보안 코드의 구획은 EEPROM 메모리(18)를 억세스하여 EEPROM 메모리(18)의 여러 구획을 개인화하하기 위하여 발행자가 일치시켜야 하는 보안 코드를 포함한다. 보안 코드는 제작자와 발행자 사이의 전송을 보안화하는 작용을 하며, 아래에서 상세히 설명하는 바와 같이, EEPROM 메모리(18)가 발행자에 의해 개인화된 후, 보안 코드는 EEPROM 메모리(18)의 어플리케이션 존에의 비인증 억세스를 방지한다. 이와 같이, 보안 코드는 전체의 EEPROM 메모리(18)에 대한 전반적인 억세스를 제어한다.

보안 코드 시도 카운터는 보안 코드의 입력 시도의 횟수를 기록한다. 보안 메모리(10)는 보안 코드 시도 카운터가 보안 코드를 8회 오입력한 것으로 나타내면 잠기게(lock) 된다. 코드 보호 존은 READ 억세스는 허용되나, WRITE/ERASE 동작은 보안 코드 플래그에 의해 제어되는 스크래치 패드(scratch pad)로서 사용될 수 있는 구획이다.

메모리 맵(20)의 섹션 24는 보안과 메모리 저장을 위한 구획을 포함하는, 4개의 어플리케이션 존을 포함한다. 메모리 맵(20)에 나타낸 4개의 어플리케이션 존 각각은 보안 코드, 보안 코드 시도 카운터, 소거 키, 소거 키 시도 카운터, 및 저장 메모리 존에 대한 구획을 포함한다. EEPROM 메모리(18)가 발행자에 의해 개인화되면, 어플리케이션 존 각각에서의 보안 코드 및 보안 코드 시도 카운터의 구획은, 다른 보안 측정과 함께 그 관련 저장 메모리 존에의 판독 및 기록 억세스를 제어하고; 어플리케이션 존 각각의 소거 키 및 소거 키 시도 카운터에 대한 구획은, 다른 보안 측정과 함께 그 관련 저장 메모리 존에의 소거 억세스를 제어한다. 당업자라면, EEPROM에의 기록은 EEPROM 메모리 비트에 로직 '0'을 위치시키는 처리이고, 소거는 EEPROM 메모리 비트에 로직 '1'을 위치시키는 처리라는 것을 이해할 것이다.

섹션 26은 보안 억세스의 필요 없이 보안 메모리(10)의 모든 동작을 테스트하기 위해 제공된 메모리 테스트 존이다.

섹션 28은 퓨즈를 위한 구획이다. 일단 보안 메모리(10)가 발행자에 의해 개인화되면, 퓨즈 구획 28은 이를 로직 '0'으로 세팅하여 영구히 끊어진다. 이 끊어진 비트는 영구히 '0'으로 세팅된 EEPROM 메모리의 독립-비트(stand alone bit)임을 알 수 있을 것이다.

상술된 바와 같이, 보안 메모리(10)가 제작자로부터 발행자에게 전송되면, 제작자가 정한 보안 코드는 제작자에 의해 발행자에게 전달된다. 사용자에 대해 보안 메모리(10)를 개인화하도록 발행자가 보안 메모리(10)를 억세스하기 위해서는, 발행자는 제조자가 프로그램한 보안 코드와 비교하기 위하여 제작자에 의해 전달된 보안 코드를 메모리 맵(20)의 섹션 22의 보안 코드 구획에 입력해야 한다. 발행자가 EEPROM 메모리(18)에 억세스하기 위해서는, 발행자자 입력된 보안 코드와 제작자가 프로그램한 보안 코드가 정확히 일치해야 한다.

무권한자에 의한 악의적인 보안 메모리(10)에의 공격을 방지하기 위해서, 보안 코드를 입력하여 제작자가 프로그램한 보안 코드와 비교되는 보안 메모리(10)에의 접속 시도는 섹션 22 내의 보안 코드 시도 카운터에서 기록된다. 프로그램된 보안 코드와 일치하지 않은 횟수가 8회인 경우, 보안 플래그는 더이상 세팅되지 않게 된다. 입력된 보안 코드를 프로그램된 보안 코드와 비교하여 일치하는 경우에는, 보안 코드 시도 카운터를 매번 제로(0)로 리세트한다.

도 3을 참조하면, 성공한 경우의 보안 코드의 비교와 보안 코드 플래그의 세팅에 대한 타이밍도(30)가 도시되어 있다. 타이밍도(30)에서, RESET, READ, COMPARE, WRITE 및 ERASE의 동작이 실행된다. RESET, READ, COMPARE 및 ERASE/WRITE 동작의 타이밍도를 도 4A 내지 도 4D에 각각 나타낸다.

타이밍도(30)에 도시된 바와 같이, 보안 코드를 제작자가 프로그램한 보안 코드와 비교하기 위해서, 먼저 리세트 신호가 보안 메모리(10)의 RST(리세트) 핀에 입력된다. RESET 동작에서, 어드레스 디코더(14)의 어드레스 카운터는 제로로 리세트되고 EEPROM 메모리(18)의 제1 비트가 리세트 신호의 하강 에지 후에 I/O 핀에 입력되게 된다. 다음에, 어드레스 카운터는 CLK(클럭) 핀에 제공된 신호에 의해 증대되는 한편, 보안 코드 구획의 어드레스에 이르를 때까지 보안 메모리(10)의 PGM(프로그램/소거) 핀에 제공된 신호는 로우로 유지된다. 이것이 READ 동작이다.

어드레스 카운트 제어 회로(40)에 의해 제어되는 EEPROM 메모리(18)의 어드레스 카운터를 도 5에 나타낸다. 두 신호, CLKR 및 R은 어드레스 카운트 제어 회로(40)에 의해 생성되어 EEPROM 메모리(18)의 원하는 어드레스를 생성하는 데에 사용되는 멀티 스테이지 카운터를 제어한다. CLKR 신호는 어드레스 카운터를 증대시키는 데에 사용되는 내부 클럭 신호이며, R 신호는 어드레스 카운터를 제로로 리세트하는 데에 사용되는 내부 신호이다.

어드레스 카운트 제어 회로(40)는 다음의 입력 신호: PGMERASEFUNC, WRT, CLK, RST, FLGRST 및 CPUB를 갖는다. 어드레스 카운트 제어 회로에서, PBMERASEFUNC 및 WRT 신호는 NOR 게이트(42)의 입력에 연결된다. NOR 게이트(42)의 출력과 CLK 신호는 AND 게이트(44)의 입력에 연결된다. AND 게이트(44)의 출력과 RST 신호는 NOR 게이트(46)의 입력에 연결되고, NOR 게이트(46)의 출력은 인버터(48 및 50)를 통과한 후 CLKR 신호를 형성한다. CLK 신호 및 FLGRST 신호는 AND 게이트(52)의 입력에 연결된다. AND 게이트(52)의 출력 및 CPUB 신호는 출력이 D형 플립플립(56)의 네거티브 에지 트리거 클리어 입력에 연결되어 있는 NOR 게이트(54)의 입력에 연결되어 있다. RST 신호는 또한 인버터(58)를 통해 D형 플립플롭(56)의 클럭 입력에 연결되어 있다. D형 플립플롭(56)의 데이터 입력은 Vss에 연결된 인버터(60)를 통해 HIGH로 유지된다. D형 플립플롭(56)의 데이터 출력과 CPUB 신호는 NOR 게이트(62)의 입력에 연결되고, NOR 게이트(62)의 출력은 인버터(64)를 통과한 후 R 신호를 형성한다.

PGMERASEFUNC 신호는 후술되는 회로의 내부에서 생성된다. 이 신호는 소거 또는 기록 사이클이 실행되고 있을 때, 어드레스 카운트 제어 회로(40)의 검사시 이해될 수 있는 바와 같이, AND 게이트(42)에 CLK 신호를 통과시키지 않음으로써, 그것이 토글(toggle)됨에 따라, 어드레스 카운터를 일시 정지시키게 된다. RST 신호는 외부에서 생성되며 어드레스 카운터를 제로로 리세트한다. RST 신호가 HIGH에서 LOW로 천이될 때, D형 플립플롭(56)에 클럭이 공급되며, D형 플립플롭(56)의 데이터 출력은 HIGH가 된다. 그 결과, R 신호는 HIGH가 되고 어드레스 카운터는 제로로 리세트된다. FLGRST 신호는 R 신호가 HIGH가 될 때 어드레스 카운터가 제로로 리세트된 후 R 신호를 LOW로 리세트한다. FLGRST 신호는 EEPROM 메모리(18)의 어드레스가 제로가 되거나 EEPROM 메모리(18)가 리세트되거나 어드레스 카운터가 제로로 떨어질(roll over) 때 어드레스 카운터에 의해 생성된다. CPUB 신호는 보안 메모리(10)에 전원이 공급될 때 생성된다.

어드레스 카운터의 출력은 EEPROM 메모리(18)의 특정 어드레스에 이르를 때를 나타내기 위해 제어워드 신호를 생성하는 데에 사용되는 제어 워드 식별자에 공급된다. 제어 워드 식별자는 EEPROM 메모리(18)의 각 워드의 제1 비트, 제2 비트 및 제8(마지막) 비트에 대한 신호를 생성한다. 더욱 상세히 후술되는 바와 같이, 제어 워드 식별자에 의해 생성된 신호는 보안 로직에 의해 사용되어 워드의 제1, 제2 또는 마지막 비트가 어드레스되고 있는지와, EEPROM 메모리(18) 내의 어느 구획이 억세스되고 있는지를 식별한다.

프로그램된 보안 코드와 I/O 핀에 입력된 보안 코드와의 비트 대 비트의 비교가 수행되며, 이 때 클럭 신호는 프로그램된 보안 코드의 어드레스를 증대시킨다. 이 비교는 도 6에 도시된 비교 비트 회로(70)에 의해 행해진다. 비교 비트 회로(70)에서, SAOUT 라인 상의 감지 증폭기에 의해 EEPROM 메모리(18)로부터 1회에 1비트씩 판독된 데이터는, XNOR 게이트(72)에서, D형 플립플롭(74)를 통해 클록됨에 따라 I/O 라인에 입력되고 있는 보안 코드와 비교된다. COMPARE 동작에서, 어드레스 카운터는 클럭의 하강 에지에서 증대되며, 입력 데이터는 클럭의 상승 에지에서 래치된다. 이 비교는 클럭의 다음 하강 에지에서 행해진다.

비교는 D형 플립플롭(82)이 클록되는 때에 이루어진다. 비교가 이루어질 때, CMPBIT는 비교 결과가 일치함을 나타내기 위하여 HIGH를 유지해야 한다. CMPBIT를 HIGH로 하기 위해서, NAND 게이트(80)의 두 입력 모두가 HIGH이어야 하고, 이들 중 하나가 LOW이면, CMPBIT 신호는 LOW로 유지된다. NAND 게이트(80)의 입력들 중 하나가 OR 게이트(78)의 출력에 연결되어 있기 때문에, OR 게이트(78)의 출력은 CMPBIT 신호가 HIGH를 유지할 수 있도록 HIGH에 유지되어야 한다. OR 게이트(78)의 입력은 XNOR 게이트(72)로부터의 비교 출력과 인버터(76)를 통해 공급된 SC WORD 신호이다. 어드레스 카운터가 보안 코드를 포함하는 구획 내에 있을 때, SC WORD 신호는 HIGH가 되고, 그 결과, OR 게이트(78)의 출력은 SC WORD 신호에 의해 HIGH가 되지 않는 한편, 어드레스 카운터는 보안 코드에 대한 구획 내에 있게 된다. XNOR 게이트(72)의 출력이 OR 게이트(78)로부터 HIGH 출력을 제공하도록 HIGH가 되어 CMPBIT가 HIGH로 유지되는 것은 비교되고 있는 비트가 동일할 때이다. 비교시, OR 게이트(78)의 출력이 LOW가 되면, CMPBIT는 LOW가 되어 유지된다. 비교시 파워가 다운되면, D형 플립플롭이 CPUB 신호에 의해 리세트되기 때문에 COMPARE 동작이 정지되는 것에 유의해야 한다. FLGRST 신호는 D형 플립플롭(82)을 리세트하게 되므로, 다른 COMPARE 동작이 가능하게 된다.

프로그램된 보안 코드와 입력 보안 코드와의 일치성 검사 후에, 확인(validation) 동작이 실행되어야 한다. 확인 동작시, 보안 코드 시도 카운터는 증대되고, READ 동작은 보안 코드 시도 카운터에서 로직 '1'이 발견될 때 까지 실행된다. READ 동작 동안, 어드레스 카운터가 증대된다. READ 동작시, 어드레스 카운터가 증대되면, 제1 비트는 클럭의 하강 에지 후에 I/O 상에 입력되게 된다. 보안 코드 시도 카운터는 리세트되어 있기 때문에, 모두 로직 '1'을 갖는 보안 코드 시도 카운터는 모두 올바르게 입력되었음을 나타낸다. 로직 '1'이 발견된 어드레스에서는, WRITE 동작이 실행되어 어드레스 위치에 로직 '0'을 위치시킨다.

기록 제로 검사 회로(90)를 도 7에서 설명한다. 기록 제로 검사 회로(90)에의 입력 신호는 CPUB, CLK, PGM 및 SAOUT이다. CPUB 신호는 인버터(92)를 통해 AND 게이트(94)의 입력과 D형 플립플롭(100)의 클리어 입력 'C'에 연결되어 있다. CLK 신호는 제1 NAND 게이트(96), 제2 NAND 게이트(98)의 입력, D형 플립플롭(100)의 클럭 입력 및 제3 NAND 게이트(102)에 연결되어 있다. PGM 신호는 D형 플립플롭(104)의 클럭 입력에 연결되어 있으며, 인버터(106)를 통해 D형 플립플롭(100)의 데이터 입력과 제3 NAND 게이트(102)의 입력에 연결되어 있다. D형 플립플롭(100)의 데이터 출력은 제3 NAND 게이트(102)의 입력에 연결된다. 제3 NAND 게이트(102)의 출력은 AND 게이트(94)의 입력에 연결된다. SAOUT 신호는 D형 플립플롭(104)의 데이터 입력에 연결된다. 제1 NAND 게이트(96)의 다른 입력은 인버터(108)를 통해 D형 플립플롭(104)의 데이터 출력에 연결된다. 제1 NAND 게이트(96)의 출력은 AND 게이트(110)의 일 입력에 연결되는 한편, AND 게이트(110)의 다른 입력은 AND 게이트(94)의 출력에 연결된다. AND 게이트(94)의 출력은 D형 플립플롭(112)의 네거티브 에지 트리거형 클리어 입력 'C' 및 NAND 게이트(98)의 입력에 연결되어 있다. D형 플립플롭(104)의 데이터 출력은 또한 NAND 게이트(98)에 연결되고, D형 플립플롭(104)의 인버트 출력은 D형 플립플롭(112)의 클럭 입력에 연결되어 있다. Vss는 인버터(114)를 통해 D형 플립플롭(112)의 데이터 입력에 연결되어 있고, D형 플립플롭(112)의 데이터 출력은 인버터(116 및 118)를 통과한 후 기록 제로 검사 회로(90)의 출력을 형성한다.

이하 도 7를 참조하여 검사 동작을 설명한다. 상술된 바와 같이, COMPARE 동작에 이어 보안 코드 시도 카운터로부터 로직 '1'이 판독되면, SAOUT 신호는 로직 '1'이어야 한다. PGM 신호가 HIGH가 되어, 로직 '1'이 판독된 보안 코드 시도 카운터의 어드레스에 '0'의 WRITE 동작을 개시하게 되면, D형 플립플롭(104)의 'Q' 출력에서 로직 '1'이 래치되어야 한다. 이 시점에서 WR0VEN 신호는 LOW가 된다. WRITE '0' 동작이 발생하면, SAOUT 신호는 PGM의 다음 상승 에지에서 래치된다.

다음에, ERASE 동작이 보안 코드 시도 카운터에서 실행된다. 이는 결과적으로 로직 '1'이 D형 플립플롭(112)의 클럭 입력 상승 에지에서 D형 플립플롭(112)의 출력에 래치되게 한다. ERASE 동작이 실행될 때 전 바이트가 변화되는 것이 아니라, WRITE 동작이 실행될 때 하나의 비트만이 변화되는 것에 주의해야 한다. 그 후, READ 동작이 수행되어, 보안 코드 시도 카운터의 소거가 허여되었기 때문에 보안 코드 플래그가 세팅되었음을 나타낸다. 로직 '1'의 READ 동작은 보안 코드 시도 카운터의 소거가 일어났기 때문에 보안 코드 플래그가 세팅되었음을 나타낸다. 로직 '0'의 READ 동작은 보안 코드 시도 카운터의 소거가 일어나지 않았기 때문에 보안 코드 플래그가 세팅되지 않았음을 나타낸다. D형 플립플롭(100), NAND 게이트(102) 및 AND 게이트(94)는 파워가 리세트되거나 어드레스가 증대되는 경우에도 WR0VEN 신호가 강제로 로직 '0'이 되도록 보장한다.

일단 성공적인 COMPARE 동작이 이루어지고 WRITE 동작이 실행되면, 도 9에 나타낸 보안 플래그 회로(120)에 의해 보안 코드 플래그가 세팅되게 된다. 보안 코드 플래그 회로(120)에의 입력은 ENABLE, CPUB, WRO0VEN, ACWORD 및 CMPBIT이고, 출력은 SV이다. ENABLE 신호는 인버터(122)를 통해 NOR 게이트(124)의 입력 및 NAND 게이트(126)의 입력에 연결된다. NAND 게이트(126)의 2개의 다른 입력에는 신호 ACWORD 및 CMPBIT가 연결된다. CPUB 신호는 NOR 게이트(124)의 다른 입력에 연결되고, NOR 게이트(124)의 출력은 D형 플립플롭(128)의 네거티브 에지 트리거형 클리어 입력 'C'에 연결되어 있다. WR0VEN 신호는 D형 플립플롭(128)의 클럭 입력에 연결된다. D형 플립플롭(128)의 데이터 입력은, 제1 입력이 NAND 게이트(126)의 출력에 연결되고, 제2 입력이 인버터(132)를 통해 D형 플립플롭(128)의 데이터 출력에 연결되어 있는 NAND 게이트(130)의 출력에 연결되어 있다.

NAND 게이트(126)에의 CMPBIT 입력이 보안 코드 비교에 따라 여전히 HIGH에 있다면, WR0VEN이 상승하는 경우, D형 플립플롭(128)은 HIGH 출력 SV를 래치하게 된다. (ENABLE 및 AC WORD가 또한 HIGH에 있다면,) SV 상의 로직 '1'이 인버터를 통해 NAND 게이트(130)에 공급되어 NAND 게이트(130)에 로직 '0'을 입력하기 때문에, 파워가 보안 메모리(10)에 공급되고 있고 ENABLE이 HIGH인 한, SV는 HIGH로 유지된다. D형 플립플롭(128)에의 입력은 이 피드백으로 인해 HIGH로 유지되게 된다.

보안 코드 플래그가 세트되면, 보안 메모리(10)의 발행자는 최종 사용자에 대해 어플리케이션 존을 개인화할 억세스를 갖는다. 발행자가 억세스를 가진 보안 메모리(10)의 원하는 부분을 개인화한 후, 섹션 28 내의 퓨즈의 값은 로직 '0'으로 기록된다. 도 9의 표 1에서는 퓨즈가 로직 '0'으로 세팅되기 전의 보안 메모리(10)을 개인화하기 위한 억세스 조건이 기재되어 있다. 보안 메모리(10)를 개인화하기 위해서, 발행자는 억세스 조건에 의해 허여된 바와 같이, 원하는 데이터를 보안 메모리(10) 내에 기록하거나 소거한다. 표 1에서, 코드 SV는 세팅시 로직 '1'인 보안 코드 플래그를 나타내고, 코드 Rn은 어플리케이션 존에 대한 판독 플래그를 나타내고, 여기에서 n=1, 2, 3 또는 4는 4개의 어플리케이션 존에 대응하며, 'X'는 상관 없음(don't care)을 나타낸다.

제1 예로서, 보안 코드 시도 카운터(SCAC)의 구획에서, SV=0, 즉 보안 코드 플래그가 세팅되지 않았을 때에는 판독 및 기록 억세스만이 가능하고, SV=1, 즉 코드 플래그가 세팅될 때에는 판독, 기록 및 소거 억세스가 가능하다. 제2 예로서, 제1 저장 메모리 존 (SMZ1)의 구획에서, SV=0 및 R1=0일 때에는 어떠한 억세스도 가능하지 않고, SV=0 및 R1=1일 때에는 판독 억세스만이 가능하고, SV=1일 때에는 판독, 기록 및 소거 억세스가 가능하다. 바람직한 실시예예서, Rn 플래그는 4개의 저장 메모리 존 각각에서 제2 비트의 값으로 세팅된다. Rn 플래그는, 특정 저장 메모리 존의 제2 비트가 후속 동작에 의해 로직 '0'으로 기록되더라도, 보안 메모리의 파워가 디스에이블될 때 까지는, 세팅된 채로 유지되게 된다.

도 10에서는 Rn 플래그를 세팅하는 P 및 R 플래그 세팅 회로(140)가 도시되어 있다. P 및 R 플래그 세팅 회로(140)는 후술되는 Pn 플래그를 세팅한다. P 및 R 플래그 세팅 회로(140)는 입력 신호 CPUB, CLKB, BIT0, SAOUT, WORD, 및 BIT1를 갖는다. CPUB 신호는 D형 플립플롭(142 및 144)의 리세트 입력 'R'에 연결되어 있다. CLKB 신호는 D형 플립플롭(142 및 144)의 클럭 입력에 연결되어 있다. SAOUT 및 WORD 신호는 AND 게이트(146 및 148)의 제1 및 제2 입력에 연결되고, BIT0 및 BIT1 신호는 각각 AND 게이트(146 및 148)의 제1 입력에 연결된다. AND 게이트(146 및 148)의 출력은 NOR 게이트(150 및 152)의 제1 입력에 각각 연결된다. NOR 게이트(150 및 152)의 출력은 각각 D형 플립플롭(142 및 144)의 데이터 입력에 연결되어 있다. D형 플립플롭(142 및 144)의 데이터 출력은 각각 NOR 게이트(150 및 152)의 제2 입력으로 피드백되어, Pn 및 Rn 플래그를 형성한다.

P 및 R 플래그 세팅 회로(140)의 동작시, BIT0, BIT1, 및 WORD 신호는 제어 워드 식별자 회로에 의해 세팅된다. 특정 Rn 플래그의 세팅시, 어드레스는 Rn 플래그가 판독되는 메모리의 구획에 있으며, 그 워드의 WORD 신호 및 BIT1는 HIGH가 되고, SAOUT 라인에서 판독된 BIT1에서의 값이 또한 HIGH이면 RN 플래그가 세팅되게 된다. Rn 플래그는 보안 메모리의 파워가 CPUB 신호에 의해 디스에이블될 때 까지는 세팅된 채로 유지된다. OR 게이트(152)를 통해 피드백되고 있는 D형 플립플롭(144)의 출력이 OR 게이트(152)의 출력을 로직 '1'로 유지하도록 하기 때문에, 특정 저장 메모리 존에서의 제2 비트가 후속 동작에 의해 로직 '0'으로 기록되어, AND 게이트(148)의 출력을 강제로 로직 '0'이 되도록 하더라도 이것은 마찬가지이다. Pn 플래그의 세팅을 위한 동작은 BIT1 신호 대신에 BIT0 신호가 이용되는 것을 제외하고는 Rn 플래그의 세팅과 마찬가지이다.

당업자라면 도 9로부터 어느 플래그가 보안 메모리(10)의 구획에서 데이터를 판독, 기록 소거 또는 비교하도록 세팅되어야 하는지를 용이하게 이해할 수 있을 것이다. 보안 메모리(10)에서의 데이터 판독, 기록, 소거 및 비교는 도 4A 내지 4D의 타이밍도에 의해 개시된 바와 같이 보안 메모리(10)의 핀들에 적당한 신호 시퀀스를 공급함으로써 달성될 수 있다.

예를 들어, 제1 어플리케이션 존에서 보안 코드의 구획에 기록하기 위해서는, 보안 메모리(10)의 어드레스가 먼저 RESET 동작을 실행함으로써 제로로 리세트된다. 당업자라면 RESET 동작이 도 4A에서 개시된 RESET 동작에 대한 타이밍도에 의해 나타낸 순서대로 보안 메모리의 핀들에 신호를 공급하여 실행될 수 있음을 이해할 것이다. 다음에 READ 동작은 어드레스 카운터의 어드레스가 제1 어플리케이션 존에서 보안 코드의 구획에의 초기 어드레스로 증대될 때 까지 실행된다. 마지막으로, WRITE 동작은 제1 어플리케이션 존의 보안 코드의 어드레스에 원하는 데이터를 기록하도록 실행된다. 상술된 바와 같이, 발행자가 최종 사용자에 대해 보안 메모리(10)의 개인화를 종료하면, 퓨즈 구획은 끊어진 퓨즈의 상태를 에뮬레이트하도록 로직 '0'으로 영구히 세팅된다.

일단 퓨즈가 끊어지면, 보안 메모리에의 억세스는 도 11의 표 2에 기재된 억세스 조건에 따라서 결정된다. 표 2에서는, 도 9의 표 1에서 제시되지 않은 3개의 부가의 코드가 있다. 이들 코드들은 Sn, Pn 및 En이다. 코드 Sn은 4개의 어플리케이션 존에 대한 보안 코드 플래그를 나타내고 여기에서 n=1, 2, 3, 또는 4는 4개의 어플리케이션 존에 대응한다.

특정 어플리케이션 존에 대한 보안 코드 플래그가 세팅될 때, Sn 코드는 로직 '1'이다. 특정 어플리케이션 존에서 Sn 플래그를 세팅하기 위해서, 특정 어플리케이션 존의 보안 코드 구획에 저장된 보안 코드와 일치하는 보안 코드가 제시되어야 한다. 비교 및 확인 동작은 섹션(22)의 보안 코드 구획에서 구해진 보안 코드에 대해 상술된 것과 유사한 방식으로 실행된다. 유일한 차이는 비교가 선택된 어플리케이션 존과 결합된 보안 코드 구획의 어드레스에서 시작한다는 것이다.

코드 Pn은 4개의 어플리케이션 존 각각에 대한 기록 플래그가다. 바람직한 실시예에서, Pn 플래그는 4개의 어플리케이션 존 각각에서 제1 비트의 값으로 세팅된다. 세팅시의 Pn 플래그는 로직 '1'이다. Pn 플래그는, 특정 어플리케이션 존의 제1 비트가 후속 동작에 의해 로직 '0'으로 기록되더라도, 보안 메모리의 파워가 디스에이블될 때 까지는 세팅된 채로 유지된다. Pn 플래그의 세팅은 도 10과 관련하여 설명된 대로 실행된다.

코드 En은 4개의 어플리케이션 존에 대한 소거 코드 플래그를 나타낸다. 특정 어플리케이션 존에 대한 소거 코드 플래그가 세팅될 때, En 코드는 로직 '1'이다. 특정 어플리케이션 존에서 En 플래그를 세팅하기 위해서는, 특정 어플리케이션 존의 소거 키 구획에 저장된 소거 코드와 일치하는 소거 코드가 제시되어야 한다. 비교 및 확인 동작은 섹션(22)의 보안 코드 구획에서 구해진 보안 코드에 대해 상술된 것과 유사한 방식으로 실행된다. 유일한 차이는 비교가 선택된 어플리케이션 존과 관련된 소거 키 구획의 어드레스에서 시작하게 된다는 것이다.

최종 사용자가 판독, 기록, 소거 및 비교를 위해 EEPROM(18)의 여러 구획에의 억세스를 얻기 위해서, SV, Sn, Pn, Rn 및 En 플래그의 정확한 조합이 세팅되어야 한다. 예로서, 저장 메모리 존들 중 하나에 판독, 기록, 소거 및 비교를 위해 세팅되어야 하는 필요한 조합의 SV, Sn, Pn, Rn 및 En 플래그를 설명한다.

메모리 저장 존에서는, 여러 조합의 플래그에 의해 제공된 억세스를 여러 조합의 플래그를 세 그룹으로 나눔으로써 용이하게 이해할 수 있다. 제1 그룹에서는, Sn=0이고, 저장 메모리 존에 허여된 유일한 억세스는 Rn=1일 때 발생하는 READ 동작이다. 제2 그룹에서는, SV=1, Sn=1 및 Pn=0이다. 이 세트의 플래그가 발생하면, 저장 메모리 존에의 억세스는 En 플래그에 따라 좌우된다. En=0이면, READ 동작만이 허여된다. 그렇지 않고, En=1이면, READ 및 ERASE 동작이 가능하다. 제3 그룹에서는, SV=1, Sn=1 및 Pn=1이다. 이 세트의 플래그가 발생되면, 저장 메모리 존에의 억세스는 En 플래그에 따라 좌우된다. En=0이면, READ 및 WRITE 동작이 허여된다. 그렇지 않고, En=1이면, READ, WRITE 및 ERASE 동작이 허여된다.

따라서, 다음과 같이 이루어져야 한다. 먼저, 메모리 저장 존으로부터의 READ가 허여되지 않는 유일한 때는 Sn=0 및 Rn=0일 때이다. 둘째, WRITE가 허여되는 유일한 때는 SV=1, SN=1 및 Pn=1일 때이다. 세째, ERASE가 허여되는 유일한 때는 SV=1, Sn=1 및 En=1일 때이다.

EEPROM(18)의 데이터의 READ, WRITE 또는 ERASE가 이루어지도록 EEPROM(18)에 보내진 인에이블 신호 및 상술된 바와 같이 개인화를 위한 퓨즈를 끊기 위한 인에이블 신호 생성의 논리 조합에 대한 회로도를 도 12A∼도 12C에 도시한다. 당업자라면 도 12A∼도 12C로부터 원하는 출력 인에이블 신호를 취득하도록 상술된 바와 같이 플래그가 세팅되어야 한다는 것을 용이하게 인식할 수 있을 것이다. 예를 들어, 도 12A는 PGMERASEFUNC가 LOW일 때 HIGH인 판독 인에이블 신호를 생성하고, MEM 신호가 HIGH이고, 억세스되고 있는 선택된 구획에 대한 플래그가 또한 HIGH이다. 설명을 간략히 하기 위해서, 상술된 플래그 각각에 대한 설명은 생략한다.

도 12B 및 도 12C는 기록 제어(WRT CTRL), 퓨즈 기록 제어(FZ WRTCTRL), 및 클리어 또는 소거 제어(CLR CTRL)를 상술된 바와 같이 세팅된 플래그으로부터 각각 생성한다. 다음에 WRT CTRL, FZ WRT CTRL 및 CLR CTRL 신호는 데이터를 기록 및 소거하도록 EEPROM(18)에 의해 이용된 신호 WRTEN, CLREN, 및 WRT를 생성하고, 또한 퓨즈에 대한 프로그래밍 신호, FZ WRT EN를 제어하기 위한 인에이블 신호를 생성하는 도 13에 도시된 기록 및 소거 제어 회로에 공급된다. 당업자라면 상술된 플래그에 따라 판독, 기록, 소거 및 퓨즈 프로그래밍에 대한 인에이블 신호를 생성하는 도 12A∼도 12C에 기재된 회로의 동작을 용이하게 이해할 것이다.

이상, 본 발명을 특정 실시예 및 어플리케이션에 대해 설명하였지만, 당업자라면 본 발명의 범주를 일탈하지 않는 범위 내에서 각종의 변형예가 가능함을 알 수 있을 것이다. 따라서, 본 발명은 그 모든 등가물들을 포함하도록 기재된 하기의 청구 범위에 의해서만 한정되어야 한다.

Claims (1)

1. 보안 메모리에 있어서,

   발행자 퓨즈가 끊어지기 전에 상기 보안 메모리에의 억세스를 제어하는 억세스 코드를 갖는 제1 레벨 보안 존;

   보안 코드 시도 카운터를 리세팅하기 전에 상기 억세스 코드의 매칭(matching) 시도 횟수가 소정의 횟수에 도달한 경우 상기 보안 메모리에의 억세스를 금지시키는 보안 코드 시도 카운터; 및

   복수의 어플리케이션 존

   을 포함하고,

   상기 복수의 어플리케이션 존 각각은,

   저장 메모리 존;

   발행자 퓨즈가 끊어진 후에 상기 저장 메모리 존에의 억세스를 제어하는 어플리케이션 존 억세스 코드를 갖는 어플리케이션 보안 존;

   어플리케이션 존 보안 코드 시도 카운터를 리세트하기 전에 상기 어플리케이션 존 억세스 코드의 매칭 시도 횟수가 소정의 횟수에 도달한 경우 상기 어플리케이션 존에의 억세스를 금지시키는 어플리케이션 존 보안 코드 시도 카운터;

   발행자 퓨즈가 끊어진 후에 상기 저장 메모리 존에의 소거 억세스를 제어하는 소거 키 코드를 갖는 소거 키 구획; 및

   소거 키 시도 카운터를 리세트하기 전에 상기 소거 키 코드의 매칭 시도 횟수가 소정의 횟수에 도달한 경우 상기 어플리케이션 존에의 소거 억세스를 방지하는 소거 키 시도 카운터

   를 포함하는 보안 메모리.

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