JP2001519561A - 多数のセキュリティレベルを有する安全メモリ - Google Patents
多数のセキュリティレベルを有する安全メモリInfo
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- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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- G—PHYSICS
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- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
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- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
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Abstract
(57)【要約】
第１レベルセキュリティゾーン２２は、発行者ヒューズ２８がとばされる前に、安全メモリ２０へのアクセスを制御するアクセスコードを有しており、セキュリティコード試行カウンタは、該セキュリティコード試行カウンタをリセットする前に、前記アクセスコードを整合させることにおける所定数の試行が行われた場合に、前記安全メモリへのアクセスを防止し、複数のアプリケーションゾーン２４の各々は、記憶メモリゾーンと、アプリケーション・セキュリティゾーンと、アプリケーションゾーン・セキュリティコード試行カウンタと、消去キー区画と、消去キー試行カウンタとを具備する。
Description
【０００１】
本発明は、安全メモリ（secured memory）に関し、より詳細には、本発明は、
アプリケーションゾーンに対して多数のセキュリティレベルを供給する安全なメ
モリに関する。
アプリケーションゾーンに対して多数のセキュリティレベルを供給する安全なメ
モリに関する。
【０００２】
支払用のプラスチックカードの使用は、ダイナーズクラブ（Diner's Club）カ
ードの導入とともに、１９５０年代から存在していた。その時以来のカードの使
用の急増は、ただ驚異的なものに他ならなかった。今日では、何百万枚ものカー
ドが、毎年様々な組織から発行されており、これにより、支払および情報記録の
双方のためのカードの使用は、今やほとんど、万国共通となっている。
ードの導入とともに、１９５０年代から存在していた。その時以来のカードの使
用の急増は、ただ驚異的なものに他ならなかった。今日では、何百万枚ものカー
ドが、毎年様々な組織から発行されており、これにより、支払および情報記録の
双方のためのカードの使用は、今やほとんど、万国共通となっている。
【０００３】 元来、これらのプラスチックカードは、浮彫加工され、かつ、セキュリティを
維持するための比較用に用いることができる署名ライン（signature line）を有
していた。しかしながら、想像され得るように、これは、詐欺行為や誤用を大し
て抑止するものではない。第１の主なセキュリティの改善は、浮彫加工されたカ
ードの背面に磁気ストライプを追加することであった。磁気ストライプを備えた
プラスチックカードは、おそらく、今日利用可能な支払いおよび情報カードに関
する最も一般的な形式である。磁気ストライプにより供給されたメモリ記憶装置
は、さらに、プラスチックカードの表面に浮彫加工する場合よりもはるかに大量
の情報の記録を可能にしていた。これらのカードは、幾つかのレベルの保護を供
給するが、磁気ストライプ上に記憶されたデータを、誰かが適切な読み取り／書
き込み装置にアクセスすることによって読み取り、消去し、かつ、再書き込みす
ることはそれほど難しいことではない。したがって、秘密データの記憶、または
、通過の代わりに用いることができる値の記憶には決して適していない。
維持するための比較用に用いることができる署名ライン（signature line）を有
していた。しかしながら、想像され得るように、これは、詐欺行為や誤用を大し
て抑止するものではない。第１の主なセキュリティの改善は、浮彫加工されたカ
ードの背面に磁気ストライプを追加することであった。磁気ストライプを備えた
プラスチックカードは、おそらく、今日利用可能な支払いおよび情報カードに関
する最も一般的な形式である。磁気ストライプにより供給されたメモリ記憶装置
は、さらに、プラスチックカードの表面に浮彫加工する場合よりもはるかに大量
の情報の記録を可能にしていた。これらのカードは、幾つかのレベルの保護を供
給するが、磁気ストライプ上に記憶されたデータを、誰かが適切な読み取り／書
き込み装置にアクセスすることによって読み取り、消去し、かつ、再書き込みす
ることはそれほど難しいことではない。したがって、秘密データの記憶、または
、通過の代わりに用いることができる値の記憶には決して適していない。
【０００４】 これらの限界に応えて、安全メモリを備えたプラスチックカードが開発された
。これらのカードは、産業界においては“スマートカード”として知られている
。この安全メモリの記憶領域は、しばしば、メモリブロックに分割されている。
メモリにセキュリティをもたらす目的は、これらのブロックに対する認証されて
いないアクセスと、これらのブロックの改ざんとから、これらのブロックを保護
することである。セキュリティは、通常は、ハードウェアおよびソフトウェアの
双方のある組み合わせにより供給される。安全メモリを用いて、読み取りと書き
込みと消去とを、特定の条件に依ってこれらの動作前に生じるハードウェアおよ
びソフトウェアの組み合わせとともに管理することにより、読み取ることも消去
することもできない秘密データを書き込むことと、データの書き込みを防止する
こととが可能である。
。これらのカードは、産業界においては“スマートカード”として知られている
。この安全メモリの記憶領域は、しばしば、メモリブロックに分割されている。
メモリにセキュリティをもたらす目的は、これらのブロックに対する認証されて
いないアクセスと、これらのブロックの改ざんとから、これらのブロックを保護
することである。セキュリティは、通常は、ハードウェアおよびソフトウェアの
双方のある組み合わせにより供給される。安全メモリを用いて、読み取りと書き
込みと消去とを、特定の条件に依ってこれらの動作前に生じるハードウェアおよ
びソフトウェアの組み合わせとともに管理することにより、読み取ることも消去
することもできない秘密データを書き込むことと、データの書き込みを防止する
こととが可能である。
【０００５】 安全メモリを備えた“スマートカード”および広く用いられている“スマート
カード”の例は、テレフォンカードである。これらのカードは、前払い式であり
、メモリに電子的に記憶された値は、使用中に適切な量だけ差し引かれる。もち
ろん、誤用を防止するためには、ユーザーがカードを改ざんして記憶された値を
増加させないようにすることが必要である。これが磁気ストライプカードであれ
ば、カードに新たな値を書き込むことが容易に可能である。
カード”の例は、テレフォンカードである。これらのカードは、前払い式であり
、メモリに電子的に記憶された値は、使用中に適切な量だけ差し引かれる。もち
ろん、誤用を防止するためには、ユーザーがカードを改ざんして記憶された値を
増加させないようにすることが必要である。これが磁気ストライプカードであれ
ば、カードに新たな値を書き込むことが容易に可能である。
【０００６】 安全メモリを改ざんして記憶値を増加させないようにするための、従来技術に
おいて公知の方法は、カード発行者にのみ知られるセキュリティコードを供給す
ることである。セキュリティコードを決定するための系統的な攻撃は、有効なセ
キュリティコードを示すための試行回数が所定数を超えた場合にカードのさらな
る使用を止めさせる試行コンピュータにより抑止される。試行カウンタがその限
界に到達する前に有効なセキュリティコードが示される場合には、試行コンピュ
ータはゼロにリセットされる。これらのブロックの各々は、記憶ブロックを消去
できる前に示される必要がある消去コードによりさらに保護される。残念ながら
、これらの消去コードは系統的な攻撃に弱い。
おいて公知の方法は、カード発行者にのみ知られるセキュリティコードを供給す
ることである。セキュリティコードを決定するための系統的な攻撃は、有効なセ
キュリティコードを示すための試行回数が所定数を超えた場合にカードのさらな
る使用を止めさせる試行コンピュータにより抑止される。試行カウンタがその限
界に到達する前に有効なセキュリティコードが示される場合には、試行コンピュ
ータはゼロにリセットされる。これらのブロックの各々は、記憶ブロックを消去
できる前に示される必要がある消去コードによりさらに保護される。残念ながら
、これらの消去コードは系統的な攻撃に弱い。
【０００７】 テレフォンカードの改ざんを防止する他の方法は、一度書き込まれたメモリセ
ルを消去することを殆ど不可能にしている。この形式のカードに関しては、通常
はヒューズがとんでメモリの消去機能を損なわせる。したがって、メモリへの書
き込みによりカード内の値の減少がなされるにつれて、消去によりさらなる値を
メモリに追加することができない。これは、改ざんを防止するのに十分な方法で
あるが、いったんカード上の値が消耗されると、そのカードにさらなる値を追加
して再利用することはできないという理由により魅力的なものではない。
ルを消去することを殆ど不可能にしている。この形式のカードに関しては、通常
はヒューズがとんでメモリの消去機能を損なわせる。したがって、メモリへの書
き込みによりカード内の値の減少がなされるにつれて、消去によりさらなる値を
メモリに追加することができない。これは、改ざんを防止するのに十分な方法で
あるが、いったんカード上の値が消耗されると、そのカードにさらなる値を追加
して再利用することはできないという理由により魅力的なものではない。
【０００８】
本発明は、スマートカードのような、安全メモリを必要とする装置に組み込ま
れるメモリのためにさらなるセキュリティを提供することを目的とする。
れるメモリのためにさらなるセキュリティを提供することを目的とする。
【０００９】 さらに、本発明は、スマートカードのような、安全メモリを備える装置に組み
込まれるメモリのための、かつ、スマートカードが従来の方法で繰り返し再利用
されることを妨げないセキュリティを提供することを目的とする。
込まれるメモリのための、かつ、スマートカードが従来の方法で繰り返し再利用
されることを妨げないセキュリティを提供することを目的とする。
【００１０】
本発明によれば、安全メモリは、第１レベルセキュリティゾーンと、セキュリ
ティコード試行カウンタと、複数のアプリケーションゾーンとを具備し、前記第
１レベルセキュリティゾーンは、発行者ヒューズがとばされる前に、前記安全メ
モリへのアクセスを制御するアクセスコードを有しており、前記セキュリティコ
ード試行カウンタは、該セキュリティコード試行カウンタをリセットする前に、
前記アクセスコードを整合させることにおける所定数の試行が行われた場合に、
前記安全メモリへのアクセスを防止し、前記複数のアプリケーションゾーンの各
々は、記憶メモリゾーンと、アプリケーション・セキュリティゾーンと、アプリ
ケーションゾーン・セキュリティコード試行カウンタと、消去キー区画と、消去
キー試行カウンタとを具備し、前記アプリケーション・セキュリティゾーンは、
発行者ヒューズがとばされた後に前記記憶メモリゾーンへのアクセスを制御する
アプリケーションゾーン・アクセスコードを有し、前記アプリケーションゾーン
・セキュリティコード試行カウンタは、該アプリケーションゾーン・セキュリテ
ィコード試行カウンタをリセットする前に、前記アプリケーションゾーン・アク
セスコードを整合させることにおける所定数の試行が行われた場合に、前記アプ
リケーションゾーンへのアクセスを防止し、前記消去キー区画は、発行者ヒュー
ズがとばされた後に前記記憶メモリゾーンへの消去アクセスを制御する消去キー
コードを有し、前記消去キー試行カウンタは、該消去キー試行カウンタをリセッ
トする前に、前記消去キーコードを整合させることにおける所定数の試行が行わ
れた場合に、前記アプリケーションゾーンへの消去アクセスを防止する。
ティコード試行カウンタと、複数のアプリケーションゾーンとを具備し、前記第
１レベルセキュリティゾーンは、発行者ヒューズがとばされる前に、前記安全メ
モリへのアクセスを制御するアクセスコードを有しており、前記セキュリティコ
ード試行カウンタは、該セキュリティコード試行カウンタをリセットする前に、
前記アクセスコードを整合させることにおける所定数の試行が行われた場合に、
前記安全メモリへのアクセスを防止し、前記複数のアプリケーションゾーンの各
々は、記憶メモリゾーンと、アプリケーション・セキュリティゾーンと、アプリ
ケーションゾーン・セキュリティコード試行カウンタと、消去キー区画と、消去
キー試行カウンタとを具備し、前記アプリケーション・セキュリティゾーンは、
発行者ヒューズがとばされた後に前記記憶メモリゾーンへのアクセスを制御する
アプリケーションゾーン・アクセスコードを有し、前記アプリケーションゾーン
・セキュリティコード試行カウンタは、該アプリケーションゾーン・セキュリテ
ィコード試行カウンタをリセットする前に、前記アプリケーションゾーン・アク
セスコードを整合させることにおける所定数の試行が行われた場合に、前記アプ
リケーションゾーンへのアクセスを防止し、前記消去キー区画は、発行者ヒュー
ズがとばされた後に前記記憶メモリゾーンへの消去アクセスを制御する消去キー
コードを有し、前記消去キー試行カウンタは、該消去キー試行カウンタをリセッ
トする前に、前記消去キーコードを整合させることにおける所定数の試行が行わ
れた場合に、前記アプリケーションゾーンへの消去アクセスを防止する。
【００１１】
当業者には、本発明に関する以下の説明が例示的なものに過ぎず、かつ、決し
て制限的なものではないことが理解される。このような当業者にとって、本発明
に関する他の実施形態は、それ自体容易に示唆されることになる。
て制限的なものではないことが理解される。このような当業者にとって、本発明
に関する他の実施形態は、それ自体容易に示唆されることになる。
【００１２】 通常は、スマートカードに組み込まれている安全メモリの扱いにおいて、少な
くとも３つの個人グループが必要とされる。第１は、安全メモリの製造者である
。第２は、安全メモリをスマートカードに組み込みかつ次にこのスマートカード
をエンドユーザーに分配するカード製造者である。（しばしば、カード製造の役
割と、カード発行者または分配者の役割とは、異なる個人グループにより実行さ
れる。）第３は、発行者または分配者から製品を得た、安全メモリのユーザーで
ある。本発明によれば、従来技術において知られているよりも高いセキュリティ
が、エンドユーザーまたは安全メモリの扱いに関与していない者による、安全メ
モリの認証されていない使用を防止するために供給される。
くとも３つの個人グループが必要とされる。第１は、安全メモリの製造者である
。第２は、安全メモリをスマートカードに組み込みかつ次にこのスマートカード
をエンドユーザーに分配するカード製造者である。（しばしば、カード製造の役
割と、カード発行者または分配者の役割とは、異なる個人グループにより実行さ
れる。）第３は、発行者または分配者から製品を得た、安全メモリのユーザーで
ある。本発明によれば、従来技術において知られているよりも高いセキュリティ
が、エンドユーザーまたは安全メモリの扱いに関与していない者による、安全メ
モリの認証されていない使用を防止するために供給される。
【００１３】 図１には、本発明による、概括化された安全メモリ１０のアーキテクチャのブ
ロック図が示されている。安全メモリ１０において、パワーオンリセット１２と
、アドレス復号器１４と、セキュリティ・ロジック１６と、ＥＥＰＲＯＭメモリ
とに関するブロックが存在する。安全メモリ１０は、示されるように、該安全メ
モリ１０ないの種々のブロックに接続された８つのピン、すなわち、ＶＤＤ，Ｖ
ＳＳ，ＲＳＴ，ＣＬＫ，ＰＧＭ，ＦＵＳ，Ｉ／Ｏを有している。後述するように
、ＥＥＰＲＯＭ１８は区画されており（partitioned）、かつ、ＲＥＡＤ（読み 取り）、ＷＲＩＴＥ（書き込み）、ＣＯＭＰＡＲＥ（比較）、ＥＲＡＳＥ（消去
）という工程を実行するための種々の区画（partition）に対する認証されたア クセスは、本発明により供給されたセキュリティにより制御される。
ロック図が示されている。安全メモリ１０において、パワーオンリセット１２と
、アドレス復号器１４と、セキュリティ・ロジック１６と、ＥＥＰＲＯＭメモリ
とに関するブロックが存在する。安全メモリ１０は、示されるように、該安全メ
モリ１０ないの種々のブロックに接続された８つのピン、すなわち、ＶＤＤ，Ｖ
ＳＳ，ＲＳＴ，ＣＬＫ，ＰＧＭ，ＦＵＳ，Ｉ／Ｏを有している。後述するように
、ＥＥＰＲＯＭ１８は区画されており（partitioned）、かつ、ＲＥＡＤ（読み 取り）、ＷＲＩＴＥ（書き込み）、ＣＯＭＰＡＲＥ（比較）、ＥＲＡＳＥ（消去
）という工程を実行するための種々の区画（partition）に対する認証されたア クセスは、本発明により供給されたセキュリティにより制御される。
【００１４】 前記ＥＥＰＲＯＭ１８に対する認証されていないアクセスの防止において、認
証されていないアクセスに関する２つの可能な例について述べる必要がある。第
１の例は、安全メモリ１０の製造者から安全メモリ１０の発行者への安全メモリ
１０の引き渡しによって生じる。発行者から安全メモリ１０を横取りし得る者に
よる安全メモリ１０の認証されていない使用を防止するために、製造者により決
定されかつ発行者へ伝達されたセキュリティコードが、安全メモリへのアクセス
を得るために、発行者により用いられる必要がある。本発明によれば、セキュリ
ティは、エンドユーザー以外の者による認証されていない使用を防止し、かつ、
発行者以外の者が該発行者により許可されていない方法でメモリを改ざんまたは
使用するのを防止するために供給される。
証されていないアクセスに関する２つの可能な例について述べる必要がある。第
１の例は、安全メモリ１０の製造者から安全メモリ１０の発行者への安全メモリ
１０の引き渡しによって生じる。発行者から安全メモリ１０を横取りし得る者に
よる安全メモリ１０の認証されていない使用を防止するために、製造者により決
定されかつ発行者へ伝達されたセキュリティコードが、安全メモリへのアクセス
を得るために、発行者により用いられる必要がある。本発明によれば、セキュリ
ティは、エンドユーザー以外の者による認証されていない使用を防止し、かつ、
発行者以外の者が該発行者により許可されていない方法でメモリを改ざんまたは
使用するのを防止するために供給される。
【００１５】 図２に目を向けると、ＥＥＰＲＯＭ１８に対してなされた種々のメモリ区画を
示すメモリマップ２０が示されている。メモリマップ２０においては、各々のメ
モリ区画のＥＥＰＲＯＭ１８におけるアドレスは、各々のメモリ区画に関するビ
ット数に沿って識別される。例えば、後述する製造ゾーンとして分類された区画
は、メモリマップ２０内のアドレス０〜１５において見出され、かつ、１６ビッ
トに割り当てられる。ＥＥＰＲＯＭ１８におけるビットは、８ビットワードにま
とめられる。ＥＥＰＲＯＭ１８のメモリマップ２０は、各々のメモリ区画につい
てのより容易な理解のために、４つの区分（section）２２，２４，２６，２８ に分割されている。
示すメモリマップ２０が示されている。メモリマップ２０においては、各々のメ
モリ区画のＥＥＰＲＯＭ１８におけるアドレスは、各々のメモリ区画に関するビ
ット数に沿って識別される。例えば、後述する製造ゾーンとして分類された区画
は、メモリマップ２０内のアドレス０〜１５において見出され、かつ、１６ビッ
トに割り当てられる。ＥＥＰＲＯＭ１８におけるビットは、８ビットワードにま
とめられる。ＥＥＰＲＯＭ１８のメモリマップ２０は、各々のメモリ区画につい
てのより容易な理解のために、４つの区分（section）２２，２４，２６，２８ に分割されている。
【００１６】 メモリマップ２０の区分２２は、製造者と発行者とに関する区画を有している
。区分２２における区画は、製造ゾーン（Fabrication Zone）、発行者ゾーン（
Issuer Zone）、セキュリティコード（Security Code）、セキュリティコード試
行カウンタ（Security Code Attempts Counter）、コード保護ゾーン（Code Pro
tected Zone）である。コード保護ゾーンは、エンドユーザーにもアクセス可能 である。
。区分２２における区画は、製造ゾーン（Fabrication Zone）、発行者ゾーン（
Issuer Zone）、セキュリティコード（Security Code）、セキュリティコード試
行カウンタ（Security Code Attempts Counter）、コード保護ゾーン（Code Pro
tected Zone）である。コード保護ゾーンは、エンドユーザーにもアクセス可能 である。
【００１７】 製造ゾーンおよび発行者ゾーンは、各々が、製造者および発行者に直接関係し
ている情報をそれぞれ有している。製造ゾーンは、安全メモリ製造者によりプロ
グラムされており、かつ、アクセス可能ではない。発行者ゾーンへのアクセスは
、有効なセキュリティコードが安全メモリ１０により認識されたときに設定され
るセキュリティコードフラグにより制御される。
ている情報をそれぞれ有している。製造ゾーンは、安全メモリ製造者によりプロ
グラムされており、かつ、アクセス可能ではない。発行者ゾーンへのアクセスは
、有効なセキュリティコードが安全メモリ１０により認識されたときに設定され
るセキュリティコードフラグにより制御される。
【００１８】 前記セキュリティコードのための区画は、ＥＥＰＲＯＭ１８にアクセスしかつ
これによりＥＥＰＲＯＭ１８内の種々の区画をパーソナライズ（personalize） するために発行者により整合される必要があるセキュリティコードを有する。セ
キュリティコードは、製造者と発行者との間の輸送を保証するように作用し、か
つ、より詳細に後述するように、ＥＥＰＲＯＭ１８が発行者によりパーソナライ
ズされた後に、セキュリティコードは、ＥＥＰＲＯＭメモリ１０のアプリケーシ
ョンゾーンへの認証されていないアクセスを防止する。このように、セキュリテ
ィコードは、ＥＥＰＲＯＭ１８全体に対する包括的なアクセス制御手段である。
これによりＥＥＰＲＯＭ１８内の種々の区画をパーソナライズ（personalize） するために発行者により整合される必要があるセキュリティコードを有する。セ
キュリティコードは、製造者と発行者との間の輸送を保証するように作用し、か
つ、より詳細に後述するように、ＥＥＰＲＯＭ１８が発行者によりパーソナライ
ズされた後に、セキュリティコードは、ＥＥＰＲＯＭメモリ１０のアプリケーシ
ョンゾーンへの認証されていないアクセスを防止する。このように、セキュリテ
ィコードは、ＥＥＰＲＯＭ１８全体に対する包括的なアクセス制御手段である。
【００１９】 前記セキュリティコード試行カウンタは、セキュリティコードを表示させると
きになされる試行回数を記録する。セキュリティコード試行カウンタがセキュリ
ティコードの無効表示を８つ記録すれば、安全メモリ１０がロックされる。コー
ド保護ゾーンは、スクラッチパッドとして用いることができる区画であり、ここ
で、読み取りアクセスが許可され、かつ、書き込み／消去工程がセキュリティコ
ードフラグにより制御される。
きになされる試行回数を記録する。セキュリティコード試行カウンタがセキュリ
ティコードの無効表示を８つ記録すれば、安全メモリ１０がロックされる。コー
ド保護ゾーンは、スクラッチパッドとして用いることができる区画であり、ここ
で、読み取りアクセスが許可され、かつ、書き込み／消去工程がセキュリティコ
ードフラグにより制御される。
【００２０】 メモリマップ２０の区分２４は４つのアプリケーションゾーンを有しており、
これらのアプリケーションゾーンは、セキュリティおよびメモリ記憶の双方のた
めの区画を有している。メモリマップ２０に示された４つのアプリケーションゾ
ーンの各々は、セキュリティコード（Security Code）、セキュリティコード試 行カウンタ（Security Code Attempts Counter）、消去キー（Erase Key）、消 去キー試行カウンタ（Erase Key Attempts Counter）、記憶メモリゾーン（Stor
age Memory Zone）のための区画を有している。いったんＥＥＰＲＯＭメモリ１ ８が発行者によりパーソナライズされると、各々のアプリケーションゾーン内に
おけるセキュリティコードとセキュリティコード試行カウンタとに関する区画は
、関連した記憶メモリゾーンに対する読み出し／書き込みアクセスを、他のセキ
ュリティ測定値と結合させて制御し、各々のアプリケーションゾーン内における
消去キーと消去キー試行カウンタとに関する区画は、関連した記憶メモリゾーン
に対する読み出し／書き込みアクセスを、他のセキュリティ測定値とともに制御
する。当業者には、ＥＥＰＲＯＭへの書き込みがＥＥＰＲＯＭメモリビットに論
理値‘０’を配する工程であり、かつ、消去がＥＥＰＲＯＭメモリビットに論理
値‘１’を配する工程であることが理解されるべきである。
これらのアプリケーションゾーンは、セキュリティおよびメモリ記憶の双方のた
めの区画を有している。メモリマップ２０に示された４つのアプリケーションゾ
ーンの各々は、セキュリティコード（Security Code）、セキュリティコード試 行カウンタ（Security Code Attempts Counter）、消去キー（Erase Key）、消 去キー試行カウンタ（Erase Key Attempts Counter）、記憶メモリゾーン（Stor
age Memory Zone）のための区画を有している。いったんＥＥＰＲＯＭメモリ１ ８が発行者によりパーソナライズされると、各々のアプリケーションゾーン内に
おけるセキュリティコードとセキュリティコード試行カウンタとに関する区画は
、関連した記憶メモリゾーンに対する読み出し／書き込みアクセスを、他のセキ
ュリティ測定値と結合させて制御し、各々のアプリケーションゾーン内における
消去キーと消去キー試行カウンタとに関する区画は、関連した記憶メモリゾーン
に対する読み出し／書き込みアクセスを、他のセキュリティ測定値とともに制御
する。当業者には、ＥＥＰＲＯＭへの書き込みがＥＥＰＲＯＭメモリビットに論
理値‘０’を配する工程であり、かつ、消去がＥＥＰＲＯＭメモリビットに論理
値‘１’を配する工程であることが理解されるべきである。
【００２１】 区分２６は、セキュリティアクセスを必要とせずに安全メモリ１０の全ての工
程をテストするために供給されたメモリテストゾーン（Memory Test Zone）であ
る。
程をテストするために供給されたメモリテストゾーン（Memory Test Zone）であ
る。
【００２２】 区分２８は、ヒューズ（Fuse）のための区画である。いったん安全メモリ１０
が発行者によりパーソナライズされると、ヒューズ区画２８は、論理値‘０’に
設定されることにより永続的に“とばされる（blown）”。とばされるビットは 、永続的に論理値‘０’に設定されているＥＥＰＲＯＭメモリのスタンドアロン
・ビットであることが理解されるべきである。
が発行者によりパーソナライズされると、ヒューズ区画２８は、論理値‘０’に
設定されることにより永続的に“とばされる（blown）”。とばされるビットは 、永続的に論理値‘０’に設定されているＥＥＰＲＯＭメモリのスタンドアロン
・ビットであることが理解されるべきである。
【００２３】 上述したように、安全メモリ１０が製造者から発行者へ渡されるときに、製造
者により決定されたセキュリティコードが、製造者により発行者へ伝達される。
ユーザー用にパーソナライズするために発行者がアクセスすべき安全メモリ１０
に関して、発行者は、安全メモリの製造者によりプログラムされたようなセキュ
リティコードとの比較のために製造者により伝達されたセキュリティコードを、
メモリマップ２０の区分２２におけるセキュリティコード区画内に入力する必要
がある。発行者がＥＥＰＲＯＭメモリ１８へのアクセスを得るために、発行者に
より入力されたセキュリティコードと製造者によりプログラムされたセキュリテ
ィコードとが正確に整合する必要がある。
者により決定されたセキュリティコードが、製造者により発行者へ伝達される。
ユーザー用にパーソナライズするために発行者がアクセスすべき安全メモリ１０
に関して、発行者は、安全メモリの製造者によりプログラムされたようなセキュ
リティコードとの比較のために製造者により伝達されたセキュリティコードを、
メモリマップ２０の区分２２におけるセキュリティコード区画内に入力する必要
がある。発行者がＥＥＰＲＯＭメモリ１８へのアクセスを得るために、発行者に
より入力されたセキュリティコードと製造者によりプログラムされたセキュリテ
ィコードとが正確に整合する必要がある。
【００２４】 認証されていない人物による安全メモリ１０への系統的な攻撃を防止するため
に、製造者によりプログラムされたセキュリティコードと比較すべきセキュリテ
ィコードを入力することにより試行された安全メモリ１０へのアクセスの各々は
、区分２２におけるセキュリティコード試行カウンタにより記録される。プログ
ラムされたセキュリティコードにセキュリティコードを整合させる試行が８回失
敗すれば、セキュリティフラグを設定する能力はもはや実行不可能になる。入力
されたセキュリティコードがプログラムされたセキュリティコードと比較されて
整合がなされる度に、セキュリティコード試行カウンタはゼロにリセットされる
。
に、製造者によりプログラムされたセキュリティコードと比較すべきセキュリテ
ィコードを入力することにより試行された安全メモリ１０へのアクセスの各々は
、区分２２におけるセキュリティコード試行カウンタにより記録される。プログ
ラムされたセキュリティコードにセキュリティコードを整合させる試行が８回失
敗すれば、セキュリティフラグを設定する能力はもはや実行不可能になる。入力
されたセキュリティコードがプログラムされたセキュリティコードと比較されて
整合がなされる度に、セキュリティコード試行カウンタはゼロにリセットされる
。
【００２５】 以下、図３に目を向けると、成功したセキュリティコード比較と、セキュリテ
ィコードフラグの設定とに関するタイミング図３０が示されている。タイミング
図３０において、ＲＥＳＥＴ（リセット）、ＲＥＡＤ（読み取り）、ＣＯＭＰＡ
ＲＥ（比較）、ＷＲＩＴＥ（書き込み）、ＥＲＡＳＥ（消去）の工程が実行され
る。リセット、読み取り、比較、書き込み／消去工程に関するタイミング図は、
図４Ａ〜図４Ｄにそれぞれ示されている。
ィコードフラグの設定とに関するタイミング図３０が示されている。タイミング
図３０において、ＲＥＳＥＴ（リセット）、ＲＥＡＤ（読み取り）、ＣＯＭＰＡ
ＲＥ（比較）、ＷＲＩＴＥ（書き込み）、ＥＲＡＳＥ（消去）の工程が実行され
る。リセット、読み取り、比較、書き込み／消去工程に関するタイミング図は、
図４Ａ〜図４Ｄにそれぞれ示されている。
【００２６】 タイミング図３０に示されるように、セキュリティコードと、プログラムされ
たセキュリティコードとを比較するために、リセット信号が最初に安全メモリ１
０のＲＳＴ（reset）ピンに供給される。リセット工程において、リセット信号 の降下エッジ（falling edge）の後に、アドレス復号器１４におけるアドレスカ
ウンタはゼロにリセットされ、かつ、ＥＥＰＲＯＭメモリ１８の最初のビットが
、Ｉ／Ｏピン上で有効となる。次に、アドレスカウンタは、ＣＬＫ（clock）ピ ンに供給された信号によりインクリメントされ、その一方で、安全メモリ１０の
ＰＧＭ（program/erase）ピンに供給された信号は、セキュリティコード区画の アドレスが到達されるまでローに保持される。これは、読み取り工程である。
たセキュリティコードとを比較するために、リセット信号が最初に安全メモリ１
０のＲＳＴ（reset）ピンに供給される。リセット工程において、リセット信号 の降下エッジ（falling edge）の後に、アドレス復号器１４におけるアドレスカ
ウンタはゼロにリセットされ、かつ、ＥＥＰＲＯＭメモリ１８の最初のビットが
、Ｉ／Ｏピン上で有効となる。次に、アドレスカウンタは、ＣＬＫ（clock）ピ ンに供給された信号によりインクリメントされ、その一方で、安全メモリ１０の
ＰＧＭ（program/erase）ピンに供給された信号は、セキュリティコード区画の アドレスが到達されるまでローに保持される。これは、読み取り工程である。
【００２７】 図５には、アドレスカウント制御回路４０により制御される、ＥＥＰＲＯＭメ
モリ１８のアドレスカウンタが示されている。２つの信号ＣＬＫＲ，Ｒは、ＥＥ
ＰＲＯＭメモリ１８の所望のアドレスを生成するために用いられる多段カウンタ
を制御するためのアドレスカウント制御回路４０により生成される。ＣＬＫＲ信
号は、アドレスカウンタをインクリメントするために用いられる内部クロック信
号であり、その一方で、Ｒ信号は、アドレスカウンタをゼロにリセットするため
に用いられる内部信号である。
モリ１８のアドレスカウンタが示されている。２つの信号ＣＬＫＲ，Ｒは、ＥＥ
ＰＲＯＭメモリ１８の所望のアドレスを生成するために用いられる多段カウンタ
を制御するためのアドレスカウント制御回路４０により生成される。ＣＬＫＲ信
号は、アドレスカウンタをインクリメントするために用いられる内部クロック信
号であり、その一方で、Ｒ信号は、アドレスカウンタをゼロにリセットするため
に用いられる内部信号である。
【００２８】 前記アドレスカウント制御回路４０は、ＰＧＭＥＲＡＳＥＦＵＮＣ，ＷＲＴ，
ＣＬＫ，ＲＳＴ，ＦＬＧＲＳＴ，ＣＰＵＢという入力信号を有している。このア
ドレスカウント制御回路４０において、ＰＧＭＥＲＡＳＥＦＵＮＣ信号およびＷ
ＲＴ信号は、ともに、ＮＯＲゲート４２の入力に接続されている。ＮＯＲゲート
４２の出力およびＣＬＫ信号は、ＡＮＤゲート４４の入力に接続されている。Ａ
ＮＤゲート４４の出力およびＲＳＴ信号は、ＮＯＲゲート４６の入力に接続され
ており、かつ、ＮＯＲゲート４６の出力は、インバータ４８，５０を通過してＣ
ＬＫＲ信号を形成している。ＣＬＫ信号およびＦＬＧＲＳＴ信号は、ＡＮＤゲー
ト５２の入力に接続されている。ＡＮＤゲート５２の出力およびＣＰＵＢ信号は
、ＮＯＲゲート５４の入力に接続され、該ＮＯＲゲート５４は、Ｄ型フリップフ
ロップ５６の負のエッジトリガクリア入力（negative edge triggered clear in
put）を有している。さらに、ＲＳＴ信号は、インバータ５８を介してＤ型フリ ップフロップ５６のクロック入力にも接続されている。Ｄ型フリップフロップ５
６のデータ入力は、Ｖssに接続されたインバータ６０を介してハイに保持される
。Ｄ型フリップフロップ５６のデータ出力およびＣＰＵＢ信号は、ＮＯＲゲート
６２に接続され、かつ、ＮＯＲゲート６２の出力は、インバータ６４を通過して
、Ｒ信号を形成している。
ＣＬＫ，ＲＳＴ，ＦＬＧＲＳＴ，ＣＰＵＢという入力信号を有している。このア
ドレスカウント制御回路４０において、ＰＧＭＥＲＡＳＥＦＵＮＣ信号およびＷ
ＲＴ信号は、ともに、ＮＯＲゲート４２の入力に接続されている。ＮＯＲゲート
４２の出力およびＣＬＫ信号は、ＡＮＤゲート４４の入力に接続されている。Ａ
ＮＤゲート４４の出力およびＲＳＴ信号は、ＮＯＲゲート４６の入力に接続され
ており、かつ、ＮＯＲゲート４６の出力は、インバータ４８，５０を通過してＣ
ＬＫＲ信号を形成している。ＣＬＫ信号およびＦＬＧＲＳＴ信号は、ＡＮＤゲー
ト５２の入力に接続されている。ＡＮＤゲート５２の出力およびＣＰＵＢ信号は
、ＮＯＲゲート５４の入力に接続され、該ＮＯＲゲート５４は、Ｄ型フリップフ
ロップ５６の負のエッジトリガクリア入力（negative edge triggered clear in
put）を有している。さらに、ＲＳＴ信号は、インバータ５８を介してＤ型フリ ップフロップ５６のクロック入力にも接続されている。Ｄ型フリップフロップ５
６のデータ入力は、Ｖssに接続されたインバータ６０を介してハイに保持される
。Ｄ型フリップフロップ５６のデータ出力およびＣＰＵＢ信号は、ＮＯＲゲート
６２に接続され、かつ、ＮＯＲゲート６２の出力は、インバータ６４を通過して
、Ｒ信号を形成している。
【００２９】 ＰＧＭＥＲＡＳＥＦＵＮＣ信号は、後述する回路により内部的に生成される。
この信号は、アドレスカウント制御回路４０の検査に基づいて分かるように、消
去または書き込みサイクルが実行されているときに、トグルをつけてＣＬＫ信号
にＡＮＤゲート４２を通過させないことにより、アドレスカウンタを一時停止さ
せるために生成される。ＲＳＴ信号は、アドレスカウンタをゼロにリセットする
ために外部的に生成される。ＲＳＴ信号がハイからローへ移行すると、Ｄ型フリ
ップフロップ５６が計時され（clocked）、かつ、Ｄ型フリップフロップ５６の データ出力がハイになる。その結果として、Ｒ信号はハイになり、かつ、アドレ
スカウンタはゼロにリセットされる。Ｒ信号がハイになったときにアドレスカウ
ンタがゼロにリセットされた後で、ＦＬＧＲＳＴ信号はＲ信号をローにリセット
する。ＥＥＰＲＯＭメモリ１８がリセットされるかまたはアドレスカウンタがゼ
ロに巻き戻ったかのいずれかの場合においてＥＥＰＲＯＭメモリ１８のアドレス
がゼロであるときに、ＦＬＧＲＳＴ信号はアドレスカウンタにより生成される。
ＣＰＵＢ信号は、安全メモリ１０がパワーアップされるときに生成される。
この信号は、アドレスカウント制御回路４０の検査に基づいて分かるように、消
去または書き込みサイクルが実行されているときに、トグルをつけてＣＬＫ信号
にＡＮＤゲート４２を通過させないことにより、アドレスカウンタを一時停止さ
せるために生成される。ＲＳＴ信号は、アドレスカウンタをゼロにリセットする
ために外部的に生成される。ＲＳＴ信号がハイからローへ移行すると、Ｄ型フリ
ップフロップ５６が計時され（clocked）、かつ、Ｄ型フリップフロップ５６の データ出力がハイになる。その結果として、Ｒ信号はハイになり、かつ、アドレ
スカウンタはゼロにリセットされる。Ｒ信号がハイになったときにアドレスカウ
ンタがゼロにリセットされた後で、ＦＬＧＲＳＴ信号はＲ信号をローにリセット
する。ＥＥＰＲＯＭメモリ１８がリセットされるかまたはアドレスカウンタがゼ
ロに巻き戻ったかのいずれかの場合においてＥＥＰＲＯＭメモリ１８のアドレス
がゼロであるときに、ＦＬＧＲＳＴ信号はアドレスカウンタにより生成される。
ＣＰＵＢ信号は、安全メモリ１０がパワーアップされるときに生成される。
【００３０】 前記アドレスカウンタの出力は、いつＥＥＰＲＯＭメモリ１８内の特定のアド
レスが到達されたのかを示す制御ワード信号を生成するために用いられる制御ワ
ード識別子内に供給される。さらに、制御ワード識別子は、ＥＥＰＲＯＭメモリ
１８内の各々のワードの第１、第２、第８（最終）ビットに関する信号も生成す
る。より詳細に後述するように、制御ワード識別子により生成された信号は、ワ
ードの第１、第２、最終ビットもまたアドレス指定されているかどうかの他に、
ＥＥＰＲＯＭメモリ１８のどの部分がアクセスされているのかを識別するための
セキュリティ・ロジックにより用いられる。
レスが到達されたのかを示す制御ワード信号を生成するために用いられる制御ワ
ード識別子内に供給される。さらに、制御ワード識別子は、ＥＥＰＲＯＭメモリ
１８内の各々のワードの第１、第２、第８（最終）ビットに関する信号も生成す
る。より詳細に後述するように、制御ワード識別子により生成された信号は、ワ
ードの第１、第２、最終ビットもまたアドレス指定されているかどうかの他に、
ＥＥＰＲＯＭメモリ１８のどの部分がアクセスされているのかを識別するための
セキュリティ・ロジックにより用いられる。
【００３１】 次に、プログラムされたセキュリティコードの、Ｉ／Ｏピンに示されたセキュ
リティコードとのビット比較によるビットは、プログラムされたセキュリティコ
ードのアドレスをクロック信号がインクリメントする際に構成される。この比較
は、図６に示される比較ビット回路７０によりなされる。比較ビット回路７０に
おいて、感度増幅器によりＳＡＯＵＴ回線上において１度に１ビットずつＥＥＰ
ＲＯＭメモリ１８から読み出されたデータは、ＸＮＯＲゲート７２により、Ｄ型
フリップフロップ７４を介して計時される際にＩ／Ｏ回線上に入力されているセ
キュリティコードと比較される。比較工程において、アドレスカウンタは、クロ
ックの降下エッジ上においてインクリメントされ、かつ、入力データは、クロッ
クの上昇エッジ（rising edge）上においてラッチされる。比較は、次のクロッ ク降下エッジ上において行われる。
リティコードとのビット比較によるビットは、プログラムされたセキュリティコ
ードのアドレスをクロック信号がインクリメントする際に構成される。この比較
は、図６に示される比較ビット回路７０によりなされる。比較ビット回路７０に
おいて、感度増幅器によりＳＡＯＵＴ回線上において１度に１ビットずつＥＥＰ
ＲＯＭメモリ１８から読み出されたデータは、ＸＮＯＲゲート７２により、Ｄ型
フリップフロップ７４を介して計時される際にＩ／Ｏ回線上に入力されているセ
キュリティコードと比較される。比較工程において、アドレスカウンタは、クロ
ックの降下エッジ上においてインクリメントされ、かつ、入力データは、クロッ
クの上昇エッジ（rising edge）上においてラッチされる。比較は、次のクロッ ク降下エッジ上において行われる。
【００３２】 比較は、Ｄ型フリップフロップ８２が計時された時刻においてなされる。比較
がなされる際に、ＣＭＰＢＩＴは、整合を示すための比較に対してハイのままで
ある必要がある。ＣＭＰＢＩＴがハイであるためには、ＮＡＮＤゲート８０への
双方の入力がハイである必要があり、前記入力のうちの１つがローになれば、Ｃ
ＭＰＢＩＴ信号はローにとどまることになる。ＮＡＮＤゲート８０への入力の１
つがＯＲゲート７８の出力に接続されているので、ＣＭＰＢＩＴ信号がハイのま
まであるためには、ＯＲゲート７８の出力はハイである必要がある。ＯＲゲート
７８への入力は、ＸＮＯＲゲート７２からの比較結果であり、かつ、ＳＣ ＷＯ ＲＤ信号は、インバータ７６を介して供給されている。セキュリティコードを有
する区画内にアドレスカウンタがあるときにはＳＣ ＷＯＲＤ信号はハイであり 、かつ、この結果として、ＯＲゲート７８の出力は、このセキュリティコード用
の区画内にアドレスカウンタがある間は、ＳＣ ＷＯＲＤ信号によりハイにされ 得ない。むしろ、ＣＭＰＢＩＴがハイのままであるようにＯＲゲート７８からハ
イの出力を供給すべくＸＮＯＲゲート７２の出力がハイとなるのは、比較されて
いる（複数の）ビットが同一の場合である。比較中に、ＯＲゲート７８の出力が
ローになると、ＣＭＰＢＩＴはローとなり、かつ、ローのままとなる。比較中に
電源が遮断されると、Ｄ型フリップフロップがＣＰＵＢ信号によりリセットされ
るので比較工程は停止されることを特筆しておく。ＦＬＧＲＳＴ信号は、Ｄ型フ
リップフロップをリセットし、これにより、他の比較工程が可能となる。
がなされる際に、ＣＭＰＢＩＴは、整合を示すための比較に対してハイのままで
ある必要がある。ＣＭＰＢＩＴがハイであるためには、ＮＡＮＤゲート８０への
双方の入力がハイである必要があり、前記入力のうちの１つがローになれば、Ｃ
ＭＰＢＩＴ信号はローにとどまることになる。ＮＡＮＤゲート８０への入力の１
つがＯＲゲート７８の出力に接続されているので、ＣＭＰＢＩＴ信号がハイのま
まであるためには、ＯＲゲート７８の出力はハイである必要がある。ＯＲゲート
７８への入力は、ＸＮＯＲゲート７２からの比較結果であり、かつ、ＳＣ ＷＯ ＲＤ信号は、インバータ７６を介して供給されている。セキュリティコードを有
する区画内にアドレスカウンタがあるときにはＳＣ ＷＯＲＤ信号はハイであり 、かつ、この結果として、ＯＲゲート７８の出力は、このセキュリティコード用
の区画内にアドレスカウンタがある間は、ＳＣ ＷＯＲＤ信号によりハイにされ 得ない。むしろ、ＣＭＰＢＩＴがハイのままであるようにＯＲゲート７８からハ
イの出力を供給すべくＸＮＯＲゲート７２の出力がハイとなるのは、比較されて
いる（複数の）ビットが同一の場合である。比較中に、ＯＲゲート７８の出力が
ローになると、ＣＭＰＢＩＴはローとなり、かつ、ローのままとなる。比較中に
電源が遮断されると、Ｄ型フリップフロップがＣＰＵＢ信号によりリセットされ
るので比較工程は停止されることを特筆しておく。ＦＬＧＲＳＴ信号は、Ｄ型フ
リップフロップをリセットし、これにより、他の比較工程が可能となる。
【００３３】 プログラムされたセキュリティコードと入力されたセキュリティコードとの整
合の後に、有効化（validation）工程が実行される必要がある。有効化工程にお
いて、セキュリティコード試行カウンタはインクリメントされ、かつ、セキュリ
ティコード試行カウンタにおいて論理値‘１’が見出されるまで読み取り工程が
実行される。読み取り工程中に、アドレスカウンタはインクリメントされる。読
み取り工程において、アドレスカウンタがインクリメントされると、クロックの
降下エッジの後に第１ビットがＩ／Ｏ上において利用可能となる。セキュリティ
コード試行カウンタがリセットされてから、試行されて失敗に終わる整合がなさ
れていないことを、全て論理値‘１’を有するセキュリティコード試行カウンタ
が示していることが理解されるべきである。論理値‘１’が見出されるアドレス
において、次に、書き込み工程が実行されて、そのアドレス位置に論理値‘０’
を配する。
合の後に、有効化（validation）工程が実行される必要がある。有効化工程にお
いて、セキュリティコード試行カウンタはインクリメントされ、かつ、セキュリ
ティコード試行カウンタにおいて論理値‘１’が見出されるまで読み取り工程が
実行される。読み取り工程中に、アドレスカウンタはインクリメントされる。読
み取り工程において、アドレスカウンタがインクリメントされると、クロックの
降下エッジの後に第１ビットがＩ／Ｏ上において利用可能となる。セキュリティ
コード試行カウンタがリセットされてから、試行されて失敗に終わる整合がなさ
れていないことを、全て論理値‘１’を有するセキュリティコード試行カウンタ
が示していることが理解されるべきである。論理値‘１’が見出されるアドレス
において、次に、書き込み工程が実行されて、そのアドレス位置に論理値‘０’
を配する。
【００３４】 図７には、書き込みゼロ検証回路９０が示されている。書き込みゼロ検証回路
９０への入力信号は、ＣＰＵＢ，ＣＬＫ，ＰＧＭ，ＳＡＯＵＴである。ＣＰＵＢ
信号は、インバータ９２を介してＡＮＤゲート９４の入力に、かつ、Ｄ型フリッ
プフロップ１００のクリア入力‘Ｃ’に接続されている。ＣＬＫ信号は、第１Ｎ
ＡＮＤゲート９６の入力と、第２ＡＮＤゲート９８と、Ｄ型フリップフロップ１
００のクロック入力と、第３ＮＡＮＤゲート１０２とに接続されている。ＰＧＭ
信号は、Ｄ型フリップフロップ１０４のクロック入力に接続され、かつ、インバ
ータ１０６を介して、Ｄ型フリップフロップ１００のデータ入力と第３ＮＡＮＤ
ゲート１０２の入力とに接続されている。Ｄ型フリップフロップ１００のデータ
出力もまた、第３ＮＡＮＤゲート１０２の入力に接続されている。ＮＡＮＤゲー
ト１０２の出力は、ＡＮＤゲート９４の入力に接続されている。ＳＡＯＵＴ信号
は、Ｄ型フリップフロップ１０４のデータ入力に接続されている。第１ＮＡＮＤ
ゲート９６の他の入力は、インバータ１０８を介してＤ型フリップフロップ１０
４のデータ出力に接続されている。第１ＮＡＮＤゲート９６の出力は、ＡＮＤゲ
ート１１０の一方の出力に接続されており、その一方で、ＡＮＤゲート１１０の
他方の入力は、ＡＮＤゲート９４の出力に接続されている。ＡＮＤゲート９４の
出力は、さらに、Ｄ型フリップフロップ１１２の負のエッジトリガクリア入力‘
Ｃ’と、ＮＡＮＤゲート９８の入力とに接続されている。Ｄ型フリップフロップ
１０４のデータ出力はＮＡＮＤゲート９８にも接続されており、かつ、Ｄ型フリ
ップフロップ１０４の反転された出力は、Ｄ型フリップフロップ１１２のクロッ
ク入力に接続されている。Ｖssは、インバータ１１４を介してＤ型フリップフロ
ップ１１２のデータ入力に接続されており、かつ、Ｄ型フリップフロップ１１２
のデータ出力は、インバータ１１６，１１８を通過した後に、書き込みゼロ検証
回路９０の出力を形成している。
９０への入力信号は、ＣＰＵＢ，ＣＬＫ，ＰＧＭ，ＳＡＯＵＴである。ＣＰＵＢ
信号は、インバータ９２を介してＡＮＤゲート９４の入力に、かつ、Ｄ型フリッ
プフロップ１００のクリア入力‘Ｃ’に接続されている。ＣＬＫ信号は、第１Ｎ
ＡＮＤゲート９６の入力と、第２ＡＮＤゲート９８と、Ｄ型フリップフロップ１
００のクロック入力と、第３ＮＡＮＤゲート１０２とに接続されている。ＰＧＭ
信号は、Ｄ型フリップフロップ１０４のクロック入力に接続され、かつ、インバ
ータ１０６を介して、Ｄ型フリップフロップ１００のデータ入力と第３ＮＡＮＤ
ゲート１０２の入力とに接続されている。Ｄ型フリップフロップ１００のデータ
出力もまた、第３ＮＡＮＤゲート１０２の入力に接続されている。ＮＡＮＤゲー
ト１０２の出力は、ＡＮＤゲート９４の入力に接続されている。ＳＡＯＵＴ信号
は、Ｄ型フリップフロップ１０４のデータ入力に接続されている。第１ＮＡＮＤ
ゲート９６の他の入力は、インバータ１０８を介してＤ型フリップフロップ１０
４のデータ出力に接続されている。第１ＮＡＮＤゲート９６の出力は、ＡＮＤゲ
ート１１０の一方の出力に接続されており、その一方で、ＡＮＤゲート１１０の
他方の入力は、ＡＮＤゲート９４の出力に接続されている。ＡＮＤゲート９４の
出力は、さらに、Ｄ型フリップフロップ１１２の負のエッジトリガクリア入力‘
Ｃ’と、ＮＡＮＤゲート９８の入力とに接続されている。Ｄ型フリップフロップ
１０４のデータ出力はＮＡＮＤゲート９８にも接続されており、かつ、Ｄ型フリ
ップフロップ１０４の反転された出力は、Ｄ型フリップフロップ１１２のクロッ
ク入力に接続されている。Ｖssは、インバータ１１４を介してＤ型フリップフロ
ップ１１２のデータ入力に接続されており、かつ、Ｄ型フリップフロップ１１２
のデータ出力は、インバータ１１６，１１８を通過した後に、書き込みゼロ検証
回路９０の出力を形成している。
【００３５】 以下、図７を参照して、有効化工程について説明する。比較工程に続いて論理
値‘１’がセキュリティコード試行カウンタから読み取られると、前述したよう
に、ＳＡＯＵＴ信号は論理値‘１’となるべきである。ＰＧＭ信号がハイになっ
て、論理値‘１’が読み取られたセキュリティコード試行カウンタ内のアドレス
に対する書き込みを開始する際に、論理値‘１’は、Ｄ型フリップフロップ１０
４の‘Ｑ’出力においてラッチされるべきである。この地点において、ＷＲ０Ｖ
ＥＮ信号はローである。書き込み‘０’が生じれば、ＳＡＯＵＴ信号は、次のＰ
ＧＭ上昇エッジ上においてラッチされる。
値‘１’がセキュリティコード試行カウンタから読み取られると、前述したよう
に、ＳＡＯＵＴ信号は論理値‘１’となるべきである。ＰＧＭ信号がハイになっ
て、論理値‘１’が読み取られたセキュリティコード試行カウンタ内のアドレス
に対する書き込みを開始する際に、論理値‘１’は、Ｄ型フリップフロップ１０
４の‘Ｑ’出力においてラッチされるべきである。この地点において、ＷＲ０Ｖ
ＥＮ信号はローである。書き込み‘０’が生じれば、ＳＡＯＵＴ信号は、次のＰ
ＧＭ上昇エッジ上においてラッチされる。
【００３６】 次に、消去工程は、セキュリティコード試行カウンタ上において実行される。
このことは、Ｄ型フリップフロップ１１２のクロック入力の上昇エッジ上におけ
るＤ型フリップフロップ１１２の出力においてラッチされている論理値‘１’と
いう結果となる。書き込み工程が実行されるときには単一ビットのみが変更され
るが、消去工程が実行されるときにはバイト全体が変更されることが理解される
べきである。次に、読み取り工程が実行されて、セキュリティコード試行カウン
タの消去が許可されたのでセキュリティコードフラグが設定されたことを示す。
論理値‘１’の読み出しは、セキュリティコード試行カウンタの消去が生じたの
でセキュリティコードフラグが設定されたことを示す。論理値‘０’の読み出し
は、セキュリティコード試行カウンタの消去が何も生じなかったのでセキュリテ
ィコードフラグが設定されなかったことを示す。Ｄ型フリップフロップ１００，
ＮＡＮＤゲート１０２，ＡＮＤゲート９４は、電源がリセットされるかまたはア
ドレスがインクリメントされればＷＲ０ＶＥＮ信号が強制的に論理値‘０’にさ
れることを確実にする。
このことは、Ｄ型フリップフロップ１１２のクロック入力の上昇エッジ上におけ
るＤ型フリップフロップ１１２の出力においてラッチされている論理値‘１’と
いう結果となる。書き込み工程が実行されるときには単一ビットのみが変更され
るが、消去工程が実行されるときにはバイト全体が変更されることが理解される
べきである。次に、読み取り工程が実行されて、セキュリティコード試行カウン
タの消去が許可されたのでセキュリティコードフラグが設定されたことを示す。
論理値‘１’の読み出しは、セキュリティコード試行カウンタの消去が生じたの
でセキュリティコードフラグが設定されたことを示す。論理値‘０’の読み出し
は、セキュリティコード試行カウンタの消去が何も生じなかったのでセキュリテ
ィコードフラグが設定されなかったことを示す。Ｄ型フリップフロップ１００，
ＮＡＮＤゲート１０２，ＡＮＤゲート９４は、電源がリセットされるかまたはア
ドレスがインクリメントされればＷＲ０ＶＥＮ信号が強制的に論理値‘０’にさ
れることを確実にする。
【００３７】 いったん比較が成功して行われ、かつ、書き込み工程が実行されれば、セキュ
リティコードフラグは、図８に示されるセキュリティコードフラグ回路１２０に
より設定される。セキュリティコードフラグ回路１２０への入力は、ＥＮＡＢＬ
Ｅ，ＣＰＵＢ，ＷＲ０ＶＥＮ，ＡＣＷＯＲＤ，ＣＭＰＢＩＴであり、かつ、出力
はＳＶである。ＥＮＡＢＬＥ信号は、インバータ１２２を介してＮＯＲゲート１
２４の入力に接続されており、かつ、ＮＡＮＤゲート１２６の入力にも接続され
ている。ＡＣＷＯＲＤ信号およびＣＭＰＢＩＴ信号は、ＮＡＮＤゲート１２６の
他の２入力に接続されている。ＣＰＵＢ信号は、ＮＯＲゲート１２４の他の入力
に接続されており、かつ、ＮＯＲゲート１２４の出力は、Ｄ型フリップフロップ
１２８の負のエッジトリガクリア入力‘Ｃ’に接続されている。ＷＲ０ＶＥＮ信
号は、Ｄ型フリップフロップ１２８のクロック入力に接続されている。Ｄ型フリ
ップフロップ１２８のデータ入力は、ＮＡＮＤゲート１３０の出力に接続されて
おり、このＮＡＮＤゲート１３０は、ＮＡＮＤゲート１２６の出力に接続された
第１入力と、インバータ１３２を介してＤ型フリップフロップ１２８のデータ出
力に接続された第２入力とを有している。
リティコードフラグは、図８に示されるセキュリティコードフラグ回路１２０に
より設定される。セキュリティコードフラグ回路１２０への入力は、ＥＮＡＢＬ
Ｅ，ＣＰＵＢ，ＷＲ０ＶＥＮ，ＡＣＷＯＲＤ，ＣＭＰＢＩＴであり、かつ、出力
はＳＶである。ＥＮＡＢＬＥ信号は、インバータ１２２を介してＮＯＲゲート１
２４の入力に接続されており、かつ、ＮＡＮＤゲート１２６の入力にも接続され
ている。ＡＣＷＯＲＤ信号およびＣＭＰＢＩＴ信号は、ＮＡＮＤゲート１２６の
他の２入力に接続されている。ＣＰＵＢ信号は、ＮＯＲゲート１２４の他の入力
に接続されており、かつ、ＮＯＲゲート１２４の出力は、Ｄ型フリップフロップ
１２８の負のエッジトリガクリア入力‘Ｃ’に接続されている。ＷＲ０ＶＥＮ信
号は、Ｄ型フリップフロップ１２８のクロック入力に接続されている。Ｄ型フリ
ップフロップ１２８のデータ入力は、ＮＡＮＤゲート１３０の出力に接続されて
おり、このＮＡＮＤゲート１３０は、ＮＡＮＤゲート１２６の出力に接続された
第１入力と、インバータ１３２を介してＤ型フリップフロップ１２８のデータ出
力に接続された第２入力とを有している。
【００３８】 ＮＡＮＤゲート１２６へのＣＭＰＢＩＴ入力がセキュリティコードの比較の後
にまだハイであるとすれば、ＷＲ０ＶＥＮが生じると、Ｄ型フリップフロップ１
２８は、ハイの出力ＳＶをラッチし、（ＥＮＡＢＬＥ信号およびＡＣＷＯＲＤ信
号はもまたハイであるとすれば、）電源が安全メモリ１０に供給されかつＥＮＡ
ＢＬＥがハイである限りは、ＳＶはハイのままである。その理由は、ＳＶ上にお
ける論理値‘１’がインバータを介してＮＡＮＤゲート１３０に送られて、ＮＡ
ＮＤゲート１３０に論理値‘０’を入力するためである。Ｄ型フリップフロップ
１２８への入力は、このフィードバックに起因してハイのままである。
にまだハイであるとすれば、ＷＲ０ＶＥＮが生じると、Ｄ型フリップフロップ１
２８は、ハイの出力ＳＶをラッチし、（ＥＮＡＢＬＥ信号およびＡＣＷＯＲＤ信
号はもまたハイであるとすれば、）電源が安全メモリ１０に供給されかつＥＮＡ
ＢＬＥがハイである限りは、ＳＶはハイのままである。その理由は、ＳＶ上にお
ける論理値‘１’がインバータを介してＮＡＮＤゲート１３０に送られて、ＮＡ
ＮＤゲート１３０に論理値‘０’を入力するためである。Ｄ型フリップフロップ
１２８への入力は、このフィードバックに起因してハイのままである。
【００３９】 いったんセキュリティコードフラグが設定されると、安全メモリ１０の発行者
は、エンドユーザー用のアプリケーションゾーンをパーソナライズするためのア
クセスを有している。発行者がアクセスを有する安全メモリ１０の所望の部分を
パーソナライズした後に、区分２８内のヒューズにおける値は、論理値‘０’と
書き込まれる。図９の表１には、ヒューズがゼロに設定される前に安全メモリ１
０をパーソナライズするためのアクセス条件が説明されている。安全メモリ１０
をパーソナライズするために、発行者は、アクセス条件により許可される際に、
所望のデータを安全メモリ１０内に書き込むかまたは消去する。表１においては
、コードＳＶは、設定された場合に論理値‘１’であるセキュリティコードフラ
グを示し、コードＲｎはアプリケーションゾーン用読み取りフラグである。ここ
で、ｎ＝１，２，３，または４は、４つのアプリケーションゾーンに対応してお
り、かつ、Ｘはドントケア（don't care）を示している。
は、エンドユーザー用のアプリケーションゾーンをパーソナライズするためのア
クセスを有している。発行者がアクセスを有する安全メモリ１０の所望の部分を
パーソナライズした後に、区分２８内のヒューズにおける値は、論理値‘０’と
書き込まれる。図９の表１には、ヒューズがゼロに設定される前に安全メモリ１
０をパーソナライズするためのアクセス条件が説明されている。安全メモリ１０
をパーソナライズするために、発行者は、アクセス条件により許可される際に、
所望のデータを安全メモリ１０内に書き込むかまたは消去する。表１においては
、コードＳＶは、設定された場合に論理値‘１’であるセキュリティコードフラ
グを示し、コードＲｎはアプリケーションゾーン用読み取りフラグである。ここ
で、ｎ＝１，２，３，または４は、４つのアプリケーションゾーンに対応してお
り、かつ、Ｘはドントケア（don't care）を示している。
【００４０】 第１の例として、セキュリティコード試行カウンタ（ＳＣＡＣ）用の区画にお
いて、ＳＶ＝０の場合、すなわち、セキュリティコードフラグが設定されていな
い場合には読み取りおよび書き込みアクセスが許可され、ＳＶ＝１、すなわち、
コードフラグが設定されている場合には書き込みおよび消去アクセスが許可され
る。第２の例として、第１記憶メモリゾーン（ＳＭＺ１）用の区画において、Ｓ
Ｖ＝０かつＲ１＝０の場合には何のアクセスも許可されず、ＳＶ＝０かつＲ１＝
１の場合には読み取りアクセスが許可され、ＳＶ＝１の場合には読み取り、書き
込みおよび消去アクセスが許可される。好ましい実施形態においては、Ｒｎフラ
グは、４つの記憶メモリゾーンの各々における第２ビット内の値により設定され
る。Ｒｎフラグは、たとえ後続の工程によって特定の記憶メモリゾーン内の第２
ビットを論理値‘０’と書き込むことができても、安全メモリの電源が使用不能
にされるまで設定されたままである。
いて、ＳＶ＝０の場合、すなわち、セキュリティコードフラグが設定されていな
い場合には読み取りおよび書き込みアクセスが許可され、ＳＶ＝１、すなわち、
コードフラグが設定されている場合には書き込みおよび消去アクセスが許可され
る。第２の例として、第１記憶メモリゾーン（ＳＭＺ１）用の区画において、Ｓ
Ｖ＝０かつＲ１＝０の場合には何のアクセスも許可されず、ＳＶ＝０かつＲ１＝
１の場合には読み取りアクセスが許可され、ＳＶ＝１の場合には読み取り、書き
込みおよび消去アクセスが許可される。好ましい実施形態においては、Ｒｎフラ
グは、４つの記憶メモリゾーンの各々における第２ビット内の値により設定され
る。Ｒｎフラグは、たとえ後続の工程によって特定の記憶メモリゾーン内の第２
ビットを論理値‘０’と書き込むことができても、安全メモリの電源が使用不能
にされるまで設定されたままである。
【００４１】 図１０には、Ｒｎフラグを設定するＰ，Ｒフラグ設定回路１４０が示されてい
る。Ｐ，Ｒフラグ設定回路１４０は、後述するＰｎフラグも設定する。Ｐ，Ｒフ
ラグ設定回路１４０は、入力信号ＣＰＵＢ，ＣＬＫＢ，ＢＩＴ０，ＳＡＯＵＴ，
ＷＯＲＤ，ＢＩＴ１を有している。ＣＰＵＢ信号は、Ｄ型フリップフロップ１４
２，１４４のリセット入力‘Ｒ’に接続されている。ＣＬＫＢ信号は、Ｄ型フリ
ップフロップ１４２，１４４のクロック入力に接続されている。ＳＡＯＵＴ信号
およびＷＯＲＤ信号は、第１および第２ＡＮＤゲート１４６，１４８に接続され
ており、かつ、ＢＩＴ０信号およびＢＩＴ１信号は、第１および第２ＡＮＤゲー
ト１４６，１４８にそれぞれ接続されている。ＡＮＤゲート１４６，１４８の出
力は、ＮＯＲゲート１５０，１５２の第１入力にそれぞれ接続されている。ＮＯ
Ｒゲート１５０，１５２の出力は、Ｄ型フリップフロップ１４２，１４４のデー
タ入力にそれぞれ接続されている。Ｄ型フリップフロップ１４２，１４４の出力
は、ＮＯＲゲート１５０，１５２の第２入力にそれぞれフィードバックされ、か
つさらに、Ｐｎ，Ｒｎフラグを形成する。
る。Ｐ，Ｒフラグ設定回路１４０は、後述するＰｎフラグも設定する。Ｐ，Ｒフ
ラグ設定回路１４０は、入力信号ＣＰＵＢ，ＣＬＫＢ，ＢＩＴ０，ＳＡＯＵＴ，
ＷＯＲＤ，ＢＩＴ１を有している。ＣＰＵＢ信号は、Ｄ型フリップフロップ１４
２，１４４のリセット入力‘Ｒ’に接続されている。ＣＬＫＢ信号は、Ｄ型フリ
ップフロップ１４２，１４４のクロック入力に接続されている。ＳＡＯＵＴ信号
およびＷＯＲＤ信号は、第１および第２ＡＮＤゲート１４６，１４８に接続され
ており、かつ、ＢＩＴ０信号およびＢＩＴ１信号は、第１および第２ＡＮＤゲー
ト１４６，１４８にそれぞれ接続されている。ＡＮＤゲート１４６，１４８の出
力は、ＮＯＲゲート１５０，１５２の第１入力にそれぞれ接続されている。ＮＯ
Ｒゲート１５０，１５２の出力は、Ｄ型フリップフロップ１４２，１４４のデー
タ入力にそれぞれ接続されている。Ｄ型フリップフロップ１４２，１４４の出力
は、ＮＯＲゲート１５０，１５２の第２入力にそれぞれフィードバックされ、か
つさらに、Ｐｎ，Ｒｎフラグを形成する。
【００４２】 Ｐ，Ｒフラグ設定回路１４０の動作において、ＢＩＴ０，ＢＩＴ１，ＷＯＲＤ
信号は、制御ワード識別子回路により設定される。特定のＲｎフラグの設定にお
いて、アドレスは、Ｒｎフラグが読み取られるべきメモリ内の区画に存在し、Ｗ
ＯＲＤ信号およびそのワードのＢＩＴ１はハイとなり、かつ、ＳＡＯＵＴ回線上
において読み出されたＢＩＴ１における値もまたハイであれば、Ｒｎフラグが設
定される。Ｒｎフラグは、安全メモリの電源がＣＰＵＢ信号により使用不能にさ
れるまで設定されたままである。このことは、たとえ後続の工程によって特定の
記憶メモリゾーン内の第２ビットを論理値‘０’と書き込むことができ、これに
よりＡＮＤゲート１４８の出力を強制的に論理値‘０’にしても、真である。そ
の理由は、ＯＲゲート１５２を介してフィードバックされているＤ型フリップフ
ロップ１４４の出力がＯＲゲート１５２の出力を論理値‘１’に保持するためで
ある。Ｐｎフラグの設定用の工程は、ＢＩＴ０信号がＢＩＴ１信号の代わりに用
いられることを除けば、Ｒｎフラグを設定する工程と類似している。
信号は、制御ワード識別子回路により設定される。特定のＲｎフラグの設定にお
いて、アドレスは、Ｒｎフラグが読み取られるべきメモリ内の区画に存在し、Ｗ
ＯＲＤ信号およびそのワードのＢＩＴ１はハイとなり、かつ、ＳＡＯＵＴ回線上
において読み出されたＢＩＴ１における値もまたハイであれば、Ｒｎフラグが設
定される。Ｒｎフラグは、安全メモリの電源がＣＰＵＢ信号により使用不能にさ
れるまで設定されたままである。このことは、たとえ後続の工程によって特定の
記憶メモリゾーン内の第２ビットを論理値‘０’と書き込むことができ、これに
よりＡＮＤゲート１４８の出力を強制的に論理値‘０’にしても、真である。そ
の理由は、ＯＲゲート１５２を介してフィードバックされているＤ型フリップフ
ロップ１４４の出力がＯＲゲート１５２の出力を論理値‘１’に保持するためで
ある。Ｐｎフラグの設定用の工程は、ＢＩＴ０信号がＢＩＴ１信号の代わりに用
いられることを除けば、Ｒｎフラグを設定する工程と類似している。
【００４３】 図９から、安全メモリ１０の区画内のデータを読み取り、書き込み、または比
較するためにどのフラグが設定される必要があるのかを、当業者は容易に理解す
ることができる。安全メモリ１０内のデータの読み取り、書き込み、および比較
は、図４Ａ〜図４Ｄのタイミング図により示されるように、適切な信号順序を安
全メモリ１０のピンに印加することにより行われる。
較するためにどのフラグが設定される必要があるのかを、当業者は容易に理解す
ることができる。安全メモリ１０内のデータの読み取り、書き込み、および比較
は、図４Ａ〜図４Ｄのタイミング図により示されるように、適切な信号順序を安
全メモリ１０のピンに印加することにより行われる。
【００４４】 例えば、第１アプリケーションゾーン内のセキュリティコードのための区画に
書き込むために、ＥＥＰＲＯＭメモリ１８のアドレスが、最初に、リセット工程
を実行することによりゼロにリセットされる。当業者は、図４Ａに示されたリセ
ット工程のためのタイミング図により指示された順序で信号を安全メモリのピン
に印加することにより、リセット工程を実行してもよいことを理解する。次に、
読み取り工程は、第１アプリケーションゾーン内のセキュリティコードのための
区画に対する初期アドレスまでアドレスカウンタ内のアドレスがインクリメント
されるまで、実行される。最終的に、書き込み工程は、第１アプリケーションゾ
ーン内のセキュリティコードのアドレスに所望のデータを書き込むために実行さ
れる。前述したように、いったん発行者がエンドユーザーのために安全メモリ１
０をパーソナライズすることを終了すると、ヒューズ区画は、ヒューズがとばさ
れた状態をエミュレートするために、永続的に論理値‘０’に設定される。
書き込むために、ＥＥＰＲＯＭメモリ１８のアドレスが、最初に、リセット工程
を実行することによりゼロにリセットされる。当業者は、図４Ａに示されたリセ
ット工程のためのタイミング図により指示された順序で信号を安全メモリのピン
に印加することにより、リセット工程を実行してもよいことを理解する。次に、
読み取り工程は、第１アプリケーションゾーン内のセキュリティコードのための
区画に対する初期アドレスまでアドレスカウンタ内のアドレスがインクリメント
されるまで、実行される。最終的に、書き込み工程は、第１アプリケーションゾ
ーン内のセキュリティコードのアドレスに所望のデータを書き込むために実行さ
れる。前述したように、いったん発行者がエンドユーザーのために安全メモリ１
０をパーソナライズすることを終了すると、ヒューズ区画は、ヒューズがとばさ
れた状態をエミュレートするために、永続的に論理値‘０’に設定される。
【００４５】 いったんヒューズがとぶと、安全メモリへのアクセスは、図１１の表２に示さ
れるアクセス条件に従って決定される。表２においては、図９の表１にはなかっ
た３つのさらなるコードが存在する。これらのコードは、Ｓｎ，Ｐｎ，およびＥ
ｎである。コードＳｎは、４つのアプリケーションゾーンのためのセキュリティ
コードフラグを示し、ここで、ｎ＝１，２，３，および４は、４つのアプリケー
ションゾーンに対応している。
れるアクセス条件に従って決定される。表２においては、図９の表１にはなかっ
た３つのさらなるコードが存在する。これらのコードは、Ｓｎ，Ｐｎ，およびＥ
ｎである。コードＳｎは、４つのアプリケーションゾーンのためのセキュリティ
コードフラグを示し、ここで、ｎ＝１，２，３，および４は、４つのアプリケー
ションゾーンに対応している。
【００４６】 特定のアプリケーションゾーンのためのセキュリティコードフラグが設定され
るときには、Ｓｎコードは論理値‘１’である。特定のアプリケーションゾーン
においてＳｎフラグを設定するためには、特定のアプリケーションゾーンのセキ
ュリティコード区画に記憶されたセキュリティコードに整合するセキュリティコ
ードが存在する必要がある。比較工程および有効化工程は、区分２２のセキュリ
ティコード区画において見出されたセキュリティコードに関して上述したのと同
じ方法で実行される。唯一の違いは、比較が、選択されたアプリケーションゾー
ンと関連したセキュリティコード区画のアドレスにおいて、明確に開始されるこ
とである。
るときには、Ｓｎコードは論理値‘１’である。特定のアプリケーションゾーン
においてＳｎフラグを設定するためには、特定のアプリケーションゾーンのセキ
ュリティコード区画に記憶されたセキュリティコードに整合するセキュリティコ
ードが存在する必要がある。比較工程および有効化工程は、区分２２のセキュリ
ティコード区画において見出されたセキュリティコードに関して上述したのと同
じ方法で実行される。唯一の違いは、比較が、選択されたアプリケーションゾー
ンと関連したセキュリティコード区画のアドレスにおいて、明確に開始されるこ
とである。
【００４７】 前記コードＰｎは、４つのアプリケーションゾーンの各々のための書き込みフ
ラグである。好ましい実施形態においては、Ｐｎフラグは、４つの記憶メモリゾ
ーンの各々における第１ビット内の値により設定される。Ｐｎフラグは、設定さ
れた場合に論理値‘１’である。Ｐｎフラグは、たとえ後続の工程によって特定
の記憶メモリゾーン内の第１ビットを論理値‘０’と書き込むことができても、
安全メモリの電源が使用不能にされるまで設定されたままである。Ｐｎフラグの
設定は、図１０に関して説明されたように行われる。
ラグである。好ましい実施形態においては、Ｐｎフラグは、４つの記憶メモリゾ
ーンの各々における第１ビット内の値により設定される。Ｐｎフラグは、設定さ
れた場合に論理値‘１’である。Ｐｎフラグは、たとえ後続の工程によって特定
の記憶メモリゾーン内の第１ビットを論理値‘０’と書き込むことができても、
安全メモリの電源が使用不能にされるまで設定されたままである。Ｐｎフラグの
設定は、図１０に関して説明されたように行われる。
【００４８】 前記コードＥｎは、４つのアプリケーションゾーンのための消去コードフラグ
を示す。特定のアプリケーションゾーンのための消去コードフラグが設定される
ときには、Ｅｎコードは論理値‘１’である。特定のアプリケーションゾーンに
おいてＥｎフラグを設定するためには、特定のアプリケーションゾーンの消去キ
ー区画に記憶された消去コードに整合する消去コードが存在する必要がある。比
較工程および有効化工程は、区分２２のセキュリティコード区画において見出さ
れたセキュリティコードに関して上述したのと同じ方法で実行される。唯一の違
いは、比較が、選択されたアプリケーションゾーンと関連した消去コード区画の
アドレスにおいて、明確に開始されることである。
を示す。特定のアプリケーションゾーンのための消去コードフラグが設定される
ときには、Ｅｎコードは論理値‘１’である。特定のアプリケーションゾーンに
おいてＥｎフラグを設定するためには、特定のアプリケーションゾーンの消去キ
ー区画に記憶された消去コードに整合する消去コードが存在する必要がある。比
較工程および有効化工程は、区分２２のセキュリティコード区画において見出さ
れたセキュリティコードに関して上述したのと同じ方法で実行される。唯一の違
いは、比較が、選択されたアプリケーションゾーンと関連した消去コード区画の
アドレスにおいて、明確に開始されることである。
【００４９】 エンドユーザーが、読み取り、書き込み、消去、および比較のためにＥＥＰＲ
ＯＭ１８の種々の区画へのアクセスを得るためには、ＳＶ，Ｓｎ，Ｐｎ，Ｒｎ，
Ｅｎフラグの正確な組み合わせが設定される必要がある。例として、記憶メモリ
ゾーンの１つにおいて読み取り、書き込み、消去し、かつ、比較するために設定
する必要があるＳＶ，Ｓｎ，Ｐｎ，Ｒｎ，Ｅｎフラグの、必要とされる組み合わ
せについて説明する。
ＯＭ１８の種々の区画へのアクセスを得るためには、ＳＶ，Ｓｎ，Ｐｎ，Ｒｎ，
Ｅｎフラグの正確な組み合わせが設定される必要がある。例として、記憶メモリ
ゾーンの１つにおいて読み取り、書き込み、消去し、かつ、比較するために設定
する必要があるＳＶ，Ｓｎ，Ｐｎ，Ｒｎ，Ｅｎフラグの、必要とされる組み合わ
せについて説明する。
【００５０】 前記メモリ記憶ゾーンにおいて、異なるフラグの組み合わせによりもたらされ
るアクセスについては、異なるフラグ組み合わせを３つのグループに分割するこ
とによって容易に理解することができる。第１グループにおいては、Ｓｎ＝０で
あり、かつ、唯一許可されている記憶メモリゾーンへのアクセスは、Ｒｎ＝１の
場合に発生し得る読み取り工程である。第２グループにおいては、ＳＶ＝１，Ｓ
ｎ＝１、かつ、Ｐｎ＝０である。この組のフラグが発生すると、記憶メモリゾー
ンへのアクセスは、Ｅｎフラグに依存する。Ｅｎ＝０であれば、読み取り工程の
みが許可される。そうではなく、Ｅｎ＝１であれば、読み取り工程および消去工
程が許可される。第３グループにおいては、ＳＶ＝１，Ｓｎ＝１、かつ、Ｐｎ＝
１である。この組のフラグが発生すると、記憶メモリゾーンへのアクセスは、Ｅ
ｎフラグに依存する。Ｅｎ＝０であれば、読み取り工程および書き込み工程が許
可される。そうではなく、Ｅｎ＝１であれば、読み取り工程、書き込み工程、お
よび消去工程が許可される。
るアクセスについては、異なるフラグ組み合わせを３つのグループに分割するこ
とによって容易に理解することができる。第１グループにおいては、Ｓｎ＝０で
あり、かつ、唯一許可されている記憶メモリゾーンへのアクセスは、Ｒｎ＝１の
場合に発生し得る読み取り工程である。第２グループにおいては、ＳＶ＝１，Ｓ
ｎ＝１、かつ、Ｐｎ＝０である。この組のフラグが発生すると、記憶メモリゾー
ンへのアクセスは、Ｅｎフラグに依存する。Ｅｎ＝０であれば、読み取り工程の
みが許可される。そうではなく、Ｅｎ＝１であれば、読み取り工程および消去工
程が許可される。第３グループにおいては、ＳＶ＝１，Ｓｎ＝１、かつ、Ｐｎ＝
１である。この組のフラグが発生すると、記憶メモリゾーンへのアクセスは、Ｅ
ｎフラグに依存する。Ｅｎ＝０であれば、読み取り工程および書き込み工程が許
可される。そうではなく、Ｅｎ＝１であれば、読み取り工程、書き込み工程、お
よび消去工程が許可される。
【００５１】 したがって、以下の考察がなされる。第一に、メモリ記憶ゾーンからの読み取
りが許可されていない唯一の時間は、Ｓｎ＝０およびＲｎ＝０の両方であるとき
である。第二に、書き込みが許可される唯一の時間は、ＳＶ＝１，Ｓｎ＝１、か
つ、Ｐｎ＝１であるときである。第三に、消去が許可される唯一の時間は、ＳＶ
＝１，Ｓｎ＝１、かつ、Ｅｎ＝１であるときである。
りが許可されていない唯一の時間は、Ｓｎ＝０およびＲｎ＝０の両方であるとき
である。第二に、書き込みが許可される唯一の時間は、ＳＶ＝１，Ｓｎ＝１、か
つ、Ｐｎ＝１であるときである。第三に、消去が許可される唯一の時間は、ＳＶ
＝１，Ｓｎ＝１、かつ、Ｅｎ＝１であるときである。
【００５２】 図１２〜図１６には、ＥＥＰＲＯＭ１８内のデータの読み取り、書き込み、ま
たは消去を行うことができるようにＥＥＰＲＯＭ１８に送られるイネーブル信号
と、上述したようなパーソナライゼーションのためにヒューズをとばすためのイ
ネーブル信号とを生成するための組み合わせ論理の回路図が示されている。当業
者は、所望の出力イネーブル信号を図１２〜図１６から得るためにはフラグを上
述したように設定する必要があることを、図１２〜図１６から容易に理解する。
例えば、図１２は、ＰＧＭＥＲＡＳＥＦＵＮＣがローであり、ＭＥＭ信号がハイ
であり、かつ、アクセスされている選択された区画に関するフラグもまたハイで
ある場合にハイとなる読み取りイネーブル信号を生成する。開示が複雑になり過
ぎるのを回避するために、本明細書においては、上述したこれらのフラグの各々
について再度説明しない。
たは消去を行うことができるようにＥＥＰＲＯＭ１８に送られるイネーブル信号
と、上述したようなパーソナライゼーションのためにヒューズをとばすためのイ
ネーブル信号とを生成するための組み合わせ論理の回路図が示されている。当業
者は、所望の出力イネーブル信号を図１２〜図１６から得るためにはフラグを上
述したように設定する必要があることを、図１２〜図１６から容易に理解する。
例えば、図１２は、ＰＧＭＥＲＡＳＥＦＵＮＣがローであり、ＭＥＭ信号がハイ
であり、かつ、アクセスされている選択された区画に関するフラグもまたハイで
ある場合にハイとなる読み取りイネーブル信号を生成する。開示が複雑になり過
ぎるのを回避するために、本明細書においては、上述したこれらのフラグの各々
について再度説明しない。
【００５３】 図１３〜図１６は、上述したように設定されたフラグから、書き込み制御（Ｗ
ＲＴ ＣＴＲＬ）と、ヒューズ書き込み制御（ＦＺ ＷＲＴ ＣＴＲＬ）と、クリ アまたは消去制御（ＣＬＲ ＣＴＲＬ）とをそれぞれ生成する。次に、これらの ＷＲＴ ＣＴＲＬ，ＦＺ ＷＲＴ ＣＴＲＬ，ＣＬＲ ＣＴＲＬ信号は、図１７に示
された書き込みおよび消去制御回路に供給され、この書き込みおよび消去制御回
路は、データを書き込みかつ消去するためにＥＥＰＲＯＭ１８により用いられる
信号ＷＲＴＥＮ，ＣＬＲＥＮ，ＷＲＴを生成し、かつさらに、ヒューズ用の信号
のプログラムを制御するためのイネーブル信号ＦＺ ＷＲＴ ＥＮを生成する。当
業者は、上述したフラグに従って読み取り、書き込み、消去、およびヒューズの
プログラミング用のイネーブル信号を生成するための、図１２〜図１６および図
１７に示された回路の動作について容易に理解する。
ＲＴ ＣＴＲＬ）と、ヒューズ書き込み制御（ＦＺ ＷＲＴ ＣＴＲＬ）と、クリ アまたは消去制御（ＣＬＲ ＣＴＲＬ）とをそれぞれ生成する。次に、これらの ＷＲＴ ＣＴＲＬ，ＦＺ ＷＲＴ ＣＴＲＬ，ＣＬＲ ＣＴＲＬ信号は、図１７に示
された書き込みおよび消去制御回路に供給され、この書き込みおよび消去制御回
路は、データを書き込みかつ消去するためにＥＥＰＲＯＭ１８により用いられる
信号ＷＲＴＥＮ，ＣＬＲＥＮ，ＷＲＴを生成し、かつさらに、ヒューズ用の信号
のプログラムを制御するためのイネーブル信号ＦＺ ＷＲＴ ＥＮを生成する。当
業者は、上述したフラグに従って読み取り、書き込み、消去、およびヒューズの
プログラミング用のイネーブル信号を生成するための、図１２〜図１６および図
１７に示された回路の動作について容易に理解する。
【００５４】 本発明の実施形態よび応用について示しかつ説明してきた一方で、当業者には
、上述したものよりさらに多くの変更が、本明細書における発明の概念から逸脱
することなく可能であることが明白である。したがって、本発明は、添付された
請求項の趣旨以外において制限されるものではない。
、上述したものよりさらに多くの変更が、本明細書における発明の概念から逸脱
することなく可能であることが明白である。したがって、本発明は、添付された
請求項の趣旨以外において制限されるものではない。
【図１】 本発明による安全メモリのブロック図における概略的なアーキテ
クチャを示す図である。
クチャを示す図である。
【図２】 本発明によって区画されたＥＥＰＲＯＭメモリのメモリマップを
示す図である。
示す図である。
【図３】 本発明によるセキュリティコードの比較および有効化のタイミン
グ図である。
グ図である。
【図４】 Ａは、本発明における使用に適したリセット工程のタイミング図
であり、Ｂは、本発明における使用に適した読み取り工程のタイミング図であり
、Ｃは、本発明における使用に適した比較工程のタイミング図であり、Ｄは、本
発明における使用に適した消去／書き込み工程のタイミング図である。
であり、Ｂは、本発明における使用に適した読み取り工程のタイミング図であり
、Ｃは、本発明における使用に適した比較工程のタイミング図であり、Ｄは、本
発明における使用に適した消去／書き込み工程のタイミング図である。
【図５】 本発明における使用に適したＥＥＰＲＯＭメモリにおけるアドレ
ス位置制御用回路の概略図である。
ス位置制御用回路の概略図である。
【図６】 本発明における使用に適したセキュリティコード比較用回路の概
略図である。
略図である。
【図７】 本発明における使用に適したゼロ書き込み検証用回路の概略図で
ある。
ある。
【図８】 本発明における使用に適した安全フラグ設定用回路の概略図であ
る。
る。
【図９】 本発明による、ヒューズが論理値ゼロに設定される前に安全メモ
リをパーソナライズするためのアクセス条件の表である。
リをパーソナライズするためのアクセス条件の表である。
【図１０】 本発明における使用に適したＲｎ，Ｐｎフラグ設定用回路の概
略図である。
略図である。
【図１１】 本発明による、ヒューズが論理値ゼロに設定された後に安全メ
モリをパーソナライズするためのアクセス条件の表である。
モリをパーソナライズするためのアクセス条件の表である。
【図１２】 本発明による、読み取りイネーブル信号を生成する回路の概略
図である。
図である。
【図１３】 本発明による、ヒューズ書き込み制御信号と書き込み制御信号
とを生成する回路の概略図である。
とを生成する回路の概略図である。
【図１４】 図１３と同様の図である。
【図１５】 本発明による、消去制御信号を生成する回路の概略図である。
【図１６】 図１５と同様の図である。
【図１７】 本発明による、ヒューズ書き込み、書き込みおよび消去イネー
ブル信号を生成する回路の概略図である。
ブル信号を生成する回路の概略図である。
１０ 安全メモリ １２ パワーオンリセット １４ アドレス復号器 １６ セキュリティ・ロジック １８ ＥＥＰＲＯＭメモリ ２０ メモリマップ ２２，２４，２６，２８ 区分 ３０ タイミング図 ４０ アドレスカウント制御回路 ４２，４６，５４，６２ ＮＯＲゲート ４４，５２ ＡＮＤゲート ４８，５０，５８，６０，６４ インバータ ５６ Ｄ型フリップフロップ ７０ 比較ビット回路 ７２ ＸＮＯＲゲート ７４，８２ Ｄ型フリップフロップ ７６ インバータ ７８ ＯＲゲート ８０ ＮＡＮＤゲート ９０ 書き込みゼロ検証回路 ９２，１０６，１０８，１１４，１１６，１１８ インバータ ９４，１１０ ＡＮＤゲート ９６，９８，１０２ ＮＡＮＤゲート １００，１０４，１１２ Ｄ型フリップフロップ １２０ セキュリティコードフラグ回路 １２２，１３２ インバータ １２４ ＮＯＲゲート １２６，１３０ ＮＡＮＤゲート １２８ Ｄ型フリップフロップ １４０ Ｐ，Ｒフラグ設定回路 １４２，１４４ Ｄ型フリップフロップ １４６，１４８ ＡＮＤゲート １５０，１５２ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 フィリップ・ディー・トング アメリカ合衆国・コロラド・80907・コロ ラド・スプリングス・ランカシャー・スト リート・3604 (72)発明者 エドワード・エル・テリー・ジュニア アメリカ合衆国・コロラド・80911・ワイ ドフィールド・ランドゥー・レーン・104 Ｆターム(参考） 2C005 HA01 JB33 5B017 AA07 BA05 BB10 CA14 5B035 AA14 BB09 BC01 CA38
Claims (1)
- 【請求項１】 第１レベルセキュリティゾーンと、 セキュリティコード試行カウンタと、 複数のアプリケーションゾーンと を具備する安全メモリであって、 前記第１レベルセキュリティゾーンは、発行者ヒューズがとばされる前に、前
記安全メモリへのアクセスを制御するアクセスコードを有しており、 前記セキュリティコード試行カウンタは、該セキュリティコード試行カウンタ
をリセットする前に、前記アクセスコードを整合させることにおける所定数の試
行が行われた場合に、前記安全メモリへのアクセスを防止し、 前記複数のアプリケーションゾーンの各々は、 記憶メモリゾーンと、 アプリケーション・セキュリティゾーンと、 アプリケーションゾーン・セキュリティコード試行カウンタと、 消去キー区画と、 消去キー試行カウンタと を具備し、 前記アプリケーション・セキュリティゾーンは、発行者ヒューズがとばされ
た後に前記記憶メモリゾーンへのアクセスを制御するアプリケーションゾーン・
アクセスコードを有し、 前記アプリケーションゾーン・セキュリティコード試行カウンタは、該アプ
リケーションゾーン・セキュリティコード試行カウンタをリセットする前に、前
記アプリケーションゾーン・アクセスコードを整合させることにおける所定数の
試行が行われた場合に、前記アプリケーションゾーンへのアクセスを防止し、 前記消去キー区画は、発行者ヒューズがとばされた後に前記記憶メモリゾー
ンへの消去アクセスを制御する消去キーコードを有し、 前記消去キー試行カウンタは、該消去キー試行カウンタをリセットする前に
、前記消去キーコードを整合させることにおける所定数の試行が行われた場合に
、前記アプリケーションゾーンへの消去アクセスを防止する ことを特徴とする安全メモリ。
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |