KR100541812B1 - 양방향 링 토폴로지를 갖는 메모리 시스템 및 링 토폴로지메모리 시스템을 위한 메모리 디바이스 및 메모리 모듈 - Google Patents

양방향 링 토폴로지를 갖는 메모리 시스템 및 링 토폴로지메모리 시스템을 위한 메모리 디바이스 및 메모리 모듈 Download PDF

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Abstract

메모리 시스템, 메모리 모듈 및 메모리 디바이스가 설명된다. 메모리 시스템은 제1 신호경로 상에 병렬 구성으로 연결된 다수의 메모리 모듈을 포함한다. 제1 신호경로와 제2 신호경로는 메모리 모듈과 메모리 컨트롤러 간에 컨트롤 신호와 데이터 신호를 전송하고 수신한다. 제1 및 제2 신호경로는 링 구성으로 연결된 메모리 모듈같이 서로 연결되어 있다. 컨트롤신호와 데이터 신호는 제1 및 제2 신호경로 상에 서로 반대방향으로 이동한다. 제1 및 제2 신호경로는 데이터신호와 컨트롤 신호 모두에 의해 공유된다. 메모리 모듈은 다기능의 포트를 포함하는데, 이들 각각은 컨트롤 신호와 데이터 신호 모두를 수신할 수 있고 연결된 신호경로 상에 신호를 출력 할 수 있다. 본 발명에 따른 메모리 디바이스는 컨트롤 신호와 데이터 신호 모두를 수신할 수 있고 출력 할 수 있는 다기능의 컨덕터 또는 핀을 포함할 수 있다.
메모리 시스템, 메모리 모듈, 링 토폴로지, 양방향

Description

양방향 링 토폴로지를 갖는 메모리 시스템 및 링 토폴로지 메모리 시스템을 위한 메모리 디바이스 및 메모리 모듈{Memory system having two-way ring topology and memory device and memory module for ring-topology memory system}
도 1은 본 발명의 실시예에 따른 양방향 링 토폴로지 메모리 시스템 구성의 개략 블록도.
도 2는 도 1의 양방향 링 토폴로지 메모리 시스템에서 구현될 수 있는 본 발명에 따른 메모리 모듈의 일실시예의 개략 블록도.
도 3은 도 1의 양방향 링 토폴로지 메모리 시스템에서 구현될 수 있는 본 발명에 따른 메모리 모듈의 다른 실시예의 개략 블록도.
도 4는 본 발명의 다른 실시예에 따른 양방향 링 토폴로지 메모리 시스템의 다른 구성의 개략 블록도.
도 5는 도 4의 양방향 링 토폴로지 메모리 시스템에서 구현될 수 있는 본 발명에 따른 메모리 모듈의 다른 실시예의 개략 블록도.
도 6은 도 4의 양방향 링 토폴로지 메모리 시스템에서 구현될 수 있는 본 발명에 따른 메모리 모듈의 다른 실시예의 개략 블록도.
도 7은 여기에서 설명하는 모든 메모리 시스템에 적용 가능한 본 발명의 다 른 실시예에 따른 메모리 모듈의 개략 블록도.
본 출원은 2002년 12월 12일자로 출원한 미국 가출원 번호 60/432,816와 2003년 1월 21일자로 출원한 미국 정규출원 번호 10/347,733에 근거를 두며, 그 내용은 인용함으로써 여기에 완전히 통합된다.
본 발명은 컴퓨터 시스템의 메모리 시스템에 관한 것이다. 특히, 본 발명은 데이터 신호 라인 또는 컨트롤(CA) 신호 라인으로서 사용될 수 있는 신호 라인을 가지는 직렬 연결된(daisy-chained) 링 토폴로지 메모리 시스템(ring-topology memory system)에 관한 것이다.
일반적으로, DRAM 디바이스를 채택하는 메모리 시스템과 같은 메모리 시스템에서 버스(bus) 주파수가 증가함으로써, 메모리 시스템 내에서 신호 집적도는 떨어진다. 멀티-드롭(multi-drop) 토폴로지를 사용하는 종래 시스템에서, 버스와 메모리 디바이스 간 스터브(stub)는 불연속적인 용량성 부하를 메모리 디바이스로 및 부터 전송되어지는 신호에 포함시킨다.
신호 왜곡을 감소시키기 위한 다양한 버스 토폴로지가 개발되었다. 이 토폴로지 중의 하나는 점대점 접속(point-to-point connection)을 포함한다. 점대점 접속을 위한 메모리 모듈은 전형적으로 두개의 포트를 가진다. 하나의 포트는 입력 포트로 배타적으로 사용되고, 나머지 포트는 출력 (drive) 포트로 배타적으로 사용된다. 이 구성은 메모리 모듈의 핀 카운트, 사이즈 및 복잡성을 증가시킨다.
본 발명의 목적은 종래 기술의 문제점들을 해결하기 위한 메모리 시스템, 메모리 모듈, 및 메모리 디바이스를 제공함에 있다.
본 발명의 메모리 시스템은, 여기에서 CA 신호로 언급된 메모리 컨트롤 신호와 데이터 신호에 의해 공유된 신호경로를 포함한다. 메모리 컨트롤러는 신호경로의 제1 끝단에서 CA 신호를 전송하고, 데이터 경로의 제2 끝단에서 데이터 신호를 양방향으로 전송한다. 다수의 메모리 모듈 및 메모리 컨트롤러는 클로즈드-루프(closed-loop) 구성에서 신호경로에 의해 연결된다.
본 발명에 따른 메모리 모듈은 데이터를 저장하기 위한 적어도 하나의 메모리 회로 또는 디바이스를 포함한다. 모듈은 또한 제1 및 제2 포트를 포함한다. 제1 포트는 데이터 신호와 CA 신호 각각을 위한 입력 및 출력 포트가다. 제 2포트는 CA 신호와 데이터 신호 각각을 위한 입력 포트 및 출력 포트가다.
본 발명의 메모리 디바이스는 데이터를 저장하기 위한 메모리 회로 또는 디바이스를 포함한다. 디바이스는 또한 제1 및 제2 포트를 포함한다. 제1 포트는 데이터 신호와 CA 신호 각각을 위한 입력 및 출력 포트가다. 제 2포트는 CA 신호와 데이터 신호 각각을 위한 입력 포트 및 출력 포트가다. 버퍼회로는 메모리 회로 또는 디바이스와 제1 및 제2 포트 간 인터페이스를 제공한다.
신호경로는 다수의 신호라인을 구성할 수 있다. M은 CA 신호의 수량을 나타내고, N은 데이터 신호의 수량을 나타낸다. 데이터 경로에서 신호라인의 수량은 M과 N중에 더 큰 쪽인데, 즉, M이 N보다 더 크면 신호라인의 수량은 M이고, N이 M보다 더 크면 신호라인의 수량은 N이다.
CA 신호는 신호경로에서 메모리 컨트롤러의 제1 포트에 의해 출력될 수 있으며, 데이터 신호는 신호경로에서 메모리 컨트롤러의 제2 포트에 의해 양방향으로 전송될 수 있다. 하나의 CA 신호와 데이터 신호는 신호경로의 제1 끝단에서 메모리 컨트롤러의 제1 포트에 의해 출력될 수 있고, 나머지 데이터 신호와 CA 신호는 신호경로의 제2 끝단에서 메모리 컨트롤러의 제2 포트에 의해 출력될 수 있다.
본 발명의 메모리 모듈은 CA 신호와 데이터 신호를 수신하기 위한 포트를 포함할 수 있다. 포트는 CA 신호를 출력 하고 데이터 신호를 수신하거나 데이터 신호를 출력 하며 CA 신호를 수신하기 위해 사용될 수 있는 다기능(multi-functional) 포트가 될 수 있다. 하나의 실시예에서, 메모리 모듈의 제1 포트는 데이터 신호와 CA 신호 각각을 위한 입력 포트 및 출력 포트가다. 메모리 모듈의 제2 포트는 CA 신호와 데이터 신호 각각을 위한 입력 포트 및 출력 포트일 수 있다.
하나의 실시예에서, 메모리 모듈은 수신된 신호가 어느 메모리 모듈에 의해 수신되어질지를 결정하기 위한 수신지 회로(destination circuit)를 포함한다. 각각의 메모리 모듈은 수신된 신호가 메모리 모듈에 의해 수신되어지지 않는 것으로 결정되면 수신된 신호를 신호경로로 출력 하기 위한 출력 버퍼를 포함할 수 있다. 수신지회로는 또한 수신된 신호를 수신할 수 있다. 즉, 신호는 하나의 포트를 통하여 수신지 회로로 패스할 수 있다.
수신지 회로는 또한 수신된 신호가 CA 신호인지 데이터 신호인지를 결정할 수 있다. 그다음, 수신지회로는 신호모드 신호를 발생할 수 있는데, 이는 수신된 신호가 데이터 신호인지 CA 신호인지를 표시한다. 각각의 메모리 모듈은 데이터 신호로 식별된 수신된 신호의 루트를 데이터 신호라인 상의 메모리 모듈의 메모리 회로 또는 디바이스로 정하기 위한 루터 회로를 포함한다. 루팅 회로(routing circuit)는 또한 CA 신호로 식별된 수신된 신호를 CA 신호라인 상의 메모리 신호로 루트를 정할 수 있다.
하나의 실시예에서, 메모리 모듈은 신호경로에서 수신된 신호의 지연에 대한 보상을 위한 동기회로(synchronization circuit)를 포함한다.
메모리 모듈은 또한 수신된 신호가 메모리 모듈에 의해 수신되어지지 않는 것으로 결정되면 수신된 신호를 출력 하기 위한 출력 버퍼를 포함할 수 있다.
본 발명에 따르면, 신호경로는 데이터 신호와 CA 신호 모두를 운송(carry)하는 다기능을 제공하며, 또한 신호를 반대방향으로 운송할수 있다. 메모리 모듈은 데이터 신호와 컨트롤 신호 모두를 수신하고 출력 할 수 있는 다기능 포트를 포함한다. 이 결과에 따라, 메모리 모듈상의 핀 카운트는 종래기술 구성의 핀 카운트에 비해 감소한다. 따라서, 본 발명의 메모리 모듈, 메모리 디바이스 및 메모리 시스템은 덜 복잡하므로 좀더 쉽게 제작될 수 있으며 종래기술의 그것들 보다 공간을 덜 차지한다.
본 발명의 전술한 목적 및 다른 목적, 특징 및 이점들은 다른 도면을 통해 동일한 부분에 대해 같은 참조부호로 나타낸 첨부 도면에 나타낸 바와 같이 본 발명의 양호한 실시예에 대한 아래의 좀 더 상세한 설명으로부터 명확해 질것이다. 도면은 본 발명의 원리를 설명하는 것 이외에 반드시 기준화하거나 강조하기 위한 것은 아니다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 양방향( two-way) 링 토폴로지 구성의 개략 블록도이다. 구성은 메모리 컨트롤러(150), 하나 또는 다수의 메모리 모듈(110a-110n), (여기서 n은 1보다 큰 어떤 수가 될 수 있음)및, 신호 라인(140a-140n+1)을 포함한다. 하나의 메모리 모듈의 경우는 다수 메모리 모듈 동작에서 유추할수 있으므로 이하 설명을 생략한다. 다수의 메모리 모듈(110a-110n)은 데이지 체인(daisy-chained)으로 연결된 버퍼(130a-130n)를 통해 신호라인(140a-140n+1)상에 서로 연결된다.
신호라인(140a-140n+1)은 다수의 라인을 포함한다. 다수의 라인은, 예를 들면 어드레싱 라인, 코멘드 라인 및 클럭 라인을 포함할 수 있는 컨트롤(CA) 신호 라인이나 DATA 신호 라인이 될 수 있다. 종래 점대점 연결에서, DATA 신호 라인과 CA 신호 라인은 물리적으로 분리된 라인인 반면에, 이와 대조적으로 도 1의 본 발명의 구성은 신호라인(140a-140n+1)이 DATA 신호와 CA 신호 모두에 의해 공유된 다기능 신호 라인이다.
메모리 컨트롤러(150)는 신호라인(140a)을 통해 다수의 메모리 모듈의 제1 메모리 모듈(110a)에 연결되고 신호라인(140n+1)을 통해 마지막 메모리 모듈(110n)에 연결된다. 메모리 컨트롤러(150)는 양 방향(bi-directional) 버퍼(152a)와 (152b)를 사용하여 포트(150-1)에서 신호를 전송하고 수신한다. 메모리 컨트롤러(150)는 또한 버퍼(151)를 사용하여 포트(150-2)의 외부로 신호를 전송 한다.
제1 메모리 모듈(110a)은 버퍼(130a)를 포함한다. 신호라인(140a)은 버퍼(130a)의 제1 포트(130a-1)에 연결된다. 버퍼(130a)는 포트(130a-3) 과 (130a-4) 로부터 신호라인에 의해 메모리 디바이스 또는 회로(120a)에 연결된다. 버퍼(130 a)는 포트(130a-2)를 통해 신호라인(140b)에 의해 메모리 모듈(110b)의 버퍼(130b)의 제1 포트(130b-1)에 연결된다. 메모리 모듈(110a) 에서 버퍼(130a)의 수는 신호라인의 수와 동일한 경우가 일반적이다. 이하, 본발명은 편의상 하나의 버퍼만으로 설명한다.
제2 메모리 모듈(110b)은 버퍼(130b)를 포함한다. 신호라인(140b)은 버퍼(130b)의 제1 포트(130b-1)에 연결된다. 버퍼(130b)는 포트(130b-3) 과 (130b-4) 로부터 신호라인에 의해 메모리 디바이스 또는 회로(120b)에 연결된다. 버퍼(130 b)는 또한 포트(130b-2)를 통해 신호라인(140c)에 의해 다음 메모리 모듈(여기에 도시하지 않음)의 버퍼의 제1 포트에 연결된다.
n번째 메모리 모듈(110n)은 버퍼(130n)를 포함한다. 신호라인(140n)은 버퍼(130n)의 제1 포트(130n-1)에 연결된다. 버퍼(130n)는 포트(130n-3) 과 (130n- 4) 으로부터 신호라인에 의해 메모리 디바이스 또는 회로(120n)에 연결된다. 버퍼는 또한 포트(130n-2)를 통해 신호라인(140n+1)에 의해 메모리 컨트롤러에 연결된다.
도 1 의 시스템의 동작을 설명하기 위해, 메모리 컨트롤러(150)는 WRITE 코멘드 플러스 ADDRESS 신호와 DATA 신호를 제1 메모리 모듈(110a)로 송신한다고 가정한다. WRITE 코멘드와 어드레스 신호(이후 "CA 신호"로 칭함)는 신호라인(140n+1)을 통하여 컨트롤러(150)의 제2 포트(150-2)로부터 n번째 메모리 모듈(110n)의 제2 포트(130n-2)로 이동한다. WRITE 코멘드는 코멘드의 헤더부분에 비트같은 모듈 식별 부분을 포함하는데, 이는 코멘드를 실행하도록, 즉 모듈이 데이터를 라이트 하도록 메모리 모듈을 지정한다. 버퍼(130n)는 코멘드의 모듈 식별 부분을 검사하여 CA 신호가 모듈 식별에 근거하여 메모리 모듈(110n)에 대한 것인지를 결정한다. CA 신호가 n번째 메모리 모듈(110n)에 대한 것이라면, CA신호는 버퍼(130n)의 제3 포트(130n-3)를 통해 메모리 디바이스(120n)로 루트가 정해진다. CA 신호가 모듈(120n)에 대한 것이 아니라면, CA신호는 모듈(110n)과 모듈(110a) 간 직렬 연결된 버퍼, 예를 들면, (130b)를 통하여 제1 모듈(110a)의 제2 포트(130a-2)쪽으로 출력 된다. 이들 중간에 개재하는 버퍼들은, 예를 들면 (130b) 신호가 각각의 모듈(110)에 대한 것인지를 결정하기 위해 CA 신호의 모듈 식별 부분을 각각 검사한다. 신호가 입력되는 모듈에 대한 것이 아니라면, 신호는 신호라인(140) 상에 제1 모듈(110a) 쪽으로 출력 된다. 신호가 입력되는 모듈에 대한 것이라면, 연관된 버퍼(130)는 신호를 모듈(110)로 입력한다.
DATA 신호는 신호라인(140a)을 통하여 컨트롤러(150-1)의 제1 포트로부터 제1 메모리 모듈(110a)의 제1 포트(130a)로 이동한다. DATA 신호는 모듈 식별 부분을 포함하는데, 이는 DATA를 수신하기 위한 모듈을 지정한다. 직렬 연결된 버퍼(130a)는 DATA 신호의 모듈 식별 부분을 검사하여 모듈 식별에 근거하여 메모리 모듈(110a)에 대한 것인지를 결정한다. DATA 신호가 제1 메모리 모듈(110a)에 대한 것이면, DATA 신호는 버퍼(130a)의 제4 포트(130a-4)를 통해 메모리 디바이스로 루트가 정해진다. DATA 신호가 제1 메모리 모듈(110a)에 대한 것이 아니라면, DATA 신호는 모듈(110b)의 제1 포트(130b-1)로 출력 된다.
도 1의 시스템의 동작을 좀 더 설명하기 위해, 예제에 의해, 메모리 컨트롤러(150)는 WRITE 코멘드 플러스 ADDRESS 신호와 DATA 신호를 제2 메모리 모듈(110b)로 송신한다고 가정한다. DATA 신호는 신호라인(140a)을 통하여 컨트롤러(150)의 제1 포트(150-1)로부터 제1 메모리 모듈(110a)의 제1 포트(130a-1)로 이동한다. DATA 신호는 모듈 식별 부분을 포함하는데, 이는 코멘드를 실행하기 위해 모듈을 지정한다. 버퍼(130a)는 모듈식별을 검사하고, 모듈 식별은 버퍼(130b)를 식별하기 때문에, 버퍼(130a)는 제1 모듈(110b)의 제2 포트(130a-2)를 통해 DATA 신호를 신호라인(140b)을 통해 제2 모듈(110b)의 제1 포트(130b-1)로 출력 한다.
이 예에서, CA 신호는 신호라인(140n+1)을 통하여 컨트롤러(150)의 제2 포트(150-2)로부터 n번째 메모리 모듈(130n)의 제2 포트(130n-2)로 이동한다. 버퍼(130n)는 신호가 모듈(110n)에 대한 것인지 결정하기 위해 CA 신호의 모듈 식 별 부분을 검사한다. CA 신호가 모듈(110n)에 대한 것이 아니기 때문에, CA 신호는 모듈(110n)과 (110b)간 직렬 연결된 버퍼 (130n)와 신호라인 (140n,140c)을 통하여 제2 모듈(110b)의 제2 포트(130b-2) 쪽으로 출력 된다.
도 1에서, 본 발명 구성의 동작을 좀 더 설명하기 위하여, 메모리 컨트롤러(150)는 READ 코멘드 플러스 ADDRESS 신호를 제 2 메모리 모듈(110b)로 송신한다. READ 코멘드와 ADDRESS 신호(CA 신호)는 신호라인(140n+1)을 통하여 컨트롤러(150)의 제 2포트(150-2)로부터 n번째 메모리 모듈(110n)의 제 2포트(130n-2)로 이동한다. READ 코멘드는 모듈 식별 부분을 포함하는데, 이는 코멘드를 실행하기 위해 모듈을 지정한다.
CA 신호는 메모리 컨트롤러(150)의 제2 포트(150-2)로부터 n번째 모듈(110n)위 제 2포트(130n-2)로 이동한다. CA 신호는 모듈(110n)과 (110b)간 직렬연결된 버퍼와 신호라인을 통하여 제2 메모리 모듈(110b)의 제 2 포트(130b-2)로 출력 된다.
메모리 디바이스(120b)로부터 DATA 신호는 버퍼(130b)를 통하여 메모리 디바이스(120b)의 포트(120b-1)로부터 메모리 컨트롤러(150)의 제1 포트(150-1)로 이동한다. 인접한 모듈간, 예를 들면,(140b-140n) 신호라인들은 DATA 신호 라인과 CA 신호라인 모두에 대해 사용될 수 있는 반면에 메모리 모듈과 메모리 컨트롤러 간 신호라인은 DATA 신호라인 또는 CA 신호라인에 대해서 사용될 수 있다. 도 2는 본 발명에 따른 양방향 링 토폴로지를 위한 메모리 모듈(200)의 하나의 실시예의 블록도이다. 메모리 모듈(200)은 다수의 메모리 디바이스 또는 회로(200a-200h), 버퍼회로(210) 및 두개의 포트(270a)와 (270b)를 포함한다. 버퍼(210)는 양방향(bi- directional) 드라이버(220a)(220b)와 수신지 체커회로(destination checker circuit)(230a)와(230b)를 포함한다. 각각의 두 포트(270a)와 (270b)는 입력 포트 또는 출력 포트가 될 수 있다. 포트(270a)는 DATA신호에 대한 입력 포트 및 CA 신호에 대한 출력 포트로 사용될 수 있다. 포트(270b)는 CA신호에 대한 입력 포트 및 DATA 신호에 대한 출력 포트로 사용될 수 있다.
제1 수신지 체커회로(230a)는 제1 양방향 드라이버(220a)의 입력버퍼(221a)의 출력에 연결되고 제2 양방향 드라이버(220b)의 출력버퍼(219b)의 입력에 연결된다. 제1 수신지 체커회로(230a)는 동기회로(240)에 추가로 연결된다. 신호라인(280a)은 모듈(200)의 제1 포트(270a)에 연결된다. 제1 포트(270a)는 제1 양방향 드라이버(220a)의 입력버퍼(221a)의 입력에 연결된다. 신호라인(280b)은 모듈(200)의 제2 포트(270b)에 연결된다. 제2 포트(270b)는 제2 양방향 드라이버(220b)의 출력버퍼(219b)의 출력에 연결된다.
DATA 신호는 양방향 드라이버(220a)의 제1 포트(270a)와 입력버퍼(221a)를 통하여 신호라인(280a)으로부터 제 1수신지 체커회로(230a)로 전송된다. 제 1수신지 체커회로(230a)는 DATA 신호가 모듈(200)에 의해 처리되어질 수 있는지를 결정하기 위해 DATA 신호의 모듈식별부분을 검사한다. DATA신호가 모듈(200)에 의해서 처리되어지는 것이 결정되면 DATA 신호는 동기회로(240)로 루틴된다. DATA 신호가 모듈(200)에 의해 처리되어지지 않는 것이 결정되면 DATA 신호는 제2 양방향 드라이버(220b)의 입력 드라이버(219b)의 입력으로 루트가 정해진다. 즉, DATA신호는 제1 수신지 체커회로(230a)에 의해 만들어진 DATA 신호에 대한 모듈 식별의 결정에 의존하여 루트가 정해진다. 예를 들면, 모듈 식별이 모듈의 그것과 매치되었을 때 DATA 신호는 동기회로(240)로 루트가 정해지고, 모듈 식별이 미스매치 되었을 때 DATA 신호는 제2 양방향 드라이버(220b)의 출력 드라이버(219b)의 입력으로 루트가 정해진다. 넌-매칭(non-matching) DATA 신호는 제2 양방향 드라이버(220b)의 출력 드라이버(219b)에 의해 신호라인(280b)으로 출력 된다. 이 경우, 제1 포트 (270a)는 DATA 신호에 대한 입력포트가고, 제2 포트 (270b)는 매치되지 않은 DATA 신호에 대한 출력 포트가다.
CA 신호는 제2 양방향 드라이버(220b)의 제2 포트(270b)와 입력 버퍼(219a)를 통해 신호 라인(280b)으로부터 제2 수신지 체커회로(230b)로 전송된다. 제2 수신지 체커회로(230b)는 CA 신호가 모듈(200)에 의해 처리되어질 수 있는지를 결정하기 위해 CA 신호의 모듈 식별부분을 검사한다. CA 신호가 모듈(200)에 의해서 처리되어지는 것이 결정되면 CA 신호는 동기회로(240)로 루트가 정해진다. CA 신호가 모듈(200)에 의해 처리되어지지 않는 것이 결정되면 CA 신호는 제1 양방향 드라이버(220a)의 출력 드라이버(221b)의 입력으로 루트가 정해진다. 즉, CA 신호는 제2 수신지 체커회로(230b)에 의해 만들어진 CA 신호에 대한 모듈 식별의 결정에 의존하여 동기회로(240)나 제1 양방향 드라이버(220a)의 출력 드라이버(221b)의 입력으로 루트가 정해진다. 예를 들면, CA 신호의 모듈 식별이 모듈의 그것과 매치되었을 때 CA 신호는 동기회로(240)로 루트가 정해지고, 모듈 식별이 미스매치 되었을 때 CA 신호는 제2 양방향 드라이버(220b)의 출력 드라이버(221b)의 입력으로 루트가 정해진다. 매치되지 않은 CA신호는 제1 양방향 드라이버(220a)의 출력 드라이버(221b)에 의해 신호 라인(280a)으로 출력 된다. 이 경우, 제1 포트 (270a)는 매치되지 않은 CA 신호에 대한 출력 포트가고, 제2 포트 (270b)는 매치된 CA 신호에 대한 입력 포트가다.
동기회로(240)는 DATA 신호와 CA 신호간의 타이밍 관계를 컨트롤한다. 신호들이 다른 경로와 다른 방향을 따라 이동하기 때문에 DATA 신호와 CA신호가 타겟 모듈(200)로 도착되는 시간은 일반적으로 서로 다르다. 신호들의 타이밍 간 관계는 컨트롤러(150)에 의해 알 수 있다. 컨트롤러(150)로부터 컨트롤 신호(X)는 알려진 지연(delay)에 따라서 동기회로(240)를 세트한다. 동기회로(240)는 신호라인(260a)와 (260b)를 통하여 다수의 메모리 회로 또는 디바이스 (200a-200h)로 동기화된 CA 신호와 DATA 신호를 보낸다. 다른 접근에 있어서, 컨트롤러(150)는 동기회로가 모듈 구성에서 생략될 수 있도록 동기회로(240)의 역할을 수행할 수 있다. 이 대안적인 접근에서, 컨트롤러(150)는 동기화에서 모듈(200)에 의해 처리되는 것 같은 신호들을 동기화한다.
도 3은 본 발명에 따른 양방향 링 토폴로지에 대한 메모리 모듈(300)의 다른 실시예의 블록도이다. 도 2의 모듈(200)과 도 3의 모듈(300)간 차이는 도 3의 모듈(300)에서 입력신호는 수신지 체커회로(330a)(330b)를 통하여 출력 되지 않는다.
도 3을 참조하면, DATA 신호는 제1 양방향 드라이버(320a)의 제1 포트(360a)와 입력 버퍼(321a)를 통하여 신호라인(370a)으로부터 제1 수신지 체커회로(330a)로 전송된다. DATA 신호는 또한 제2 양방향 드라이버(320b)의 출력버퍼(319b)로 전송된다. 이 경우, DATA 신호는 제1 수신지 체커회로(330a)를 통하여 출력버퍼(319b)로 전송되지 않는다. 수신지 체커회로(330a)는 DATA 신호의 모듈 식별부분에 근거하여 DATA 신호를 동기회로(340)로 패스할 것 인지를 결정한다.
CA 신호는 제 2양방향 드라이버(320b)의 제2 포트(360b)와 입력 버퍼(319a)를 통하여 신호라인(370b)으로부터 제2 수신지 체커회로(330b)로 전송된다. CA 신호는 또한 제1 양방향 드라이버(320a)의 출력버퍼(321b)로 전송된다. 이 경우, CA 신호는 제2 수신지 체커회로(330b)를 통하여 출력버퍼(321b)로 전송되지 않는다. 수신지 체커회로(330b)는 CA 신호의 모듈 식별부분에 근거하여 CA 신호를 동기회로(340)로 패스할 것 인지를 결정한다.
도 4는 본 발명에 따른 메모리 시스템의 양방향 링 토폴로지의 또 다른 구성의 블록도이다. 구성은 메모리 컨트롤러(450), 다수의 모듈(410a-410n),(여기서 n은 1보다 큰 어떤 수가 될 수 있음) 및 신호라인(440a-440n+1)을 포함한다. 다수의 메모리 모듈(410a-410n)은 직렬 연결된(daisy-chained) 버퍼(430a-430n)를 통해 서로 다른 신호라인 상에 서로 연결된다.
이 실시예의 특징은 메모리 컨트롤러의 두 포트(450-1)(450-2)가 DATA 신호 또는 CA 신호에 대해 사용될 수 있다는 것이다. 이 실시예에서, 메모리 컨트롤러(450)는 두 포트 (450-1) 과 (450-2)에서 양방향 드라이버를 포함한다.
양방향 포트(450-1) 과 (450-2)는 도시한바와 같이 버퍼(451a),(451b), (452a),(452b)를 사용하여 구현된다. 도 1의 제 1구성에서, DATA 신호의 방향은 시계방향이고, 반면에 CA 신호의 방향은 반시계 방향이다. 그러나, 도 4에서, DATA 신호와 CA 신호 모두의 방향은 컨트롤러(450)에 따라서 시계방향 또는 반시계 방향일 수 있다.
이 실시예에서, DATA 신호의 방향이 시계방향일 때, CA 신호의 방향은 반시계 방향이다. DATA 신호의 방향이 반시계방향일 때, CA 신호의 방향은 시계 방향이다. 그러나 READ의 경우는 같은 방향일수 있다.
도 5는 도4의 양방향 링 토폴로지에서 구현될 수 있는 본 발명에 따른 메모리 모듈의 다른 실시예의 블록도이다. 이 실시예에서, 메모리 모듈(500)은 다수의 디바이스 또는 회로(500a-500h), 버퍼회로(510) 및 두 개의 포트(550a)와 (550b)를 포함한다. 버퍼회로(510)는 양방향 드라이버(520a)와 (520b),수신지체커회로(530a)와 (530b), 루터회로(540) 및 동기회로(550)를 포함한다. 포트(550a)는 DATA 신호와 CA신호 각각에 대해 입력 및 출력 포트가 될 수 있다. 포트(550b)는 DATA 신호와 CA신호 각각에 대해 입력 및 출력 포트가 될 수 있다.
제1 수신지 체커회로(530a)는 제1 양방향 드라이버(520a)의 입력버퍼(521a)의 출력에 연결되며 제2 양방향 드라이버(520b)의 출력버퍼(519b)의 입력에 연결된다. 제1 수신지 체커회로(530a)는 루터회로(540)에 또한 연결된다. 신호라인(560a)은 모듈(500)의 제1 포트(550a)에 연결된다. 제1 포트(550a)는 제1 양방향 드라이버(520a)의 입력버퍼(521a)의 입력에 연결된다. 신호라인(560b)은 모듈(500)의 제2 포트(550b)에 연결된다. 제2 포트(550b)는 제2 양방향 드라이버(520b)의 출력버퍼(519b)의 출력에 연결된다.
DATA 신호 또는 CA 신호는 포트(550a)로 입력될 수 있다. DATA 신호가 포트(550a)로 입력되면, CA 신호는 포트(550b)로 입력된다. CA 신호가 포트(550a)로 입력되면, DATA 신호는 포트(550b)로 양방향으로 전송된다. 예제를 통하여 설명하기 위해, 신호는 신호라인(560a)으로 수신되며 제1 양방향 드라이버(520a)의 제1 포트(550a)와 입력버퍼(521a)를 통하여 제1 수신지 체커회로(530a)로 전송된다. 수신지 체커회로(530a)는 신호가 모듈(500)에 의해 처리되는지를 결정하기 위해 신호의 모듈 식별부분을 검사한다. 신호는 또한 신호의 신호모드 즉, 신호가 DATA 신호인지 CA신호인지를 결정하기 위해 수신지 체커회로(530a)에 의해 검사된다. 신호는 신호의 모듈 식별에 근거하여 루터(540) 또는 제2 양방향 드라이버(520b)의 출력버퍼(519b)의 입력으로 루트가 정해진다. 신호는 신호의 모듈 식별이 모듈(500)의 그것과 매치되었을 때 루터회로(540) 로 루트가 정해진다. 매치되지 않은 신호는 제2 양방향 드라이버(520b)의 출력버퍼(519b)에 의해 신호라인(560b)으로 출력 된다. 신호가 매치이면, 수신지 체커회로(530a)에 의해 루터회로(540)로 패스된다. 루터회로(540)는 신호가 DATA 신호인지 CA 신호인지에 근거하여 매치된 신호의 루트가 정해지는 곳을 결정한다. 수신지 체커회로(530a)는 신호의 신호모드를 식별하는, 즉, 신호가 DATA 신호인지 CA 신호인지를 식별하는 신호 SIGMODE1를 발생한다. 신호모드 SIGMODE1이 DATA 신호로 식별되면, 신호는 루터회로(540)에 의해 신호라인(570a)으로 루트가 정해진다. 신호모드 SIGMODE1 이 CA 신호로 식별되면, 신호는 루터회로(540)에 의해 신호라인(570b)으로 루트가 정해진다. 이 경우, 즉, 신호가 포트(550a)로 수신될 때, 루터회로(540)는 수신지 체커회로(530a)에 의해 발생된 SIGMODE1 신호에 의해 컨트롤된다.
신호는 제2 양방향 드라이버(520b)의 제2 포트(550b)와 입력버퍼(519a)에 의해 신호라인(560b)으로부터 제2 수신지 체커회로(530b)로 전송된다. 신호는 신호의 모듈 식별에 근거하여 루터회로(540) 또는 제1 양방향 드라이버(520a)의 출력버퍼(521b)의 입력으로 루트가 정해진다. 신호는 모듈 식별이 모듈의 그것과 매치되었을 때 루터회로(540)로 루트가 정해진다. 매치되지 않은 신호는 제1 양방향 드라이버(520a)의 출력버퍼(521b) 에 의해 신호라인(560a)으로 출력 된다. 루터회로(540)는 신호의 모드, 즉, 신호가 DATA 신호인지 CA 신호인지에 근거하여 매치된 신호의 루트를 정하는 것을 결정한다. 수신지 체커회로(530b)는 신호의 모드를 식별하기 위하여 신호모드 신호 SIGMODE2를 발생하여 루터회로(540)로 신호 SIGMODE2를 전송한다. 신호모드 신호 SIGMODE2이 DATA 신호로 식별되면, 신호는 루터회로(540)에 의해 신호라인(570a)으로 루트가 정해진다. 신호모드 신호 SIGMODE2가 CA 신호로 식별되면, 신호는 루터회로(540)에 의해 신호라인(570b)으로 루트가 정해진다. 즉, 루터회로(540)는 수신지 체커회로(530b)에 의해 발생된 SIGMODE2 신호에 의해 컨트롤된다.
동기회로(550)는 DATA 신호와 CA 신호간 타이밍 관계를 컨트롤한다. 이 신호들 간 타이밍 관계는 모듈 식별에 의존한다. 따라서, 타이밍 관계는 메모리 컨트롤러에 의해 알려진다. 컨트롤러로부터 컨트롤 신호 X는 동기회로(550)를 세트한다. 동기회로(550)는 신호라인 (580a)과 (580b)를 통하여 CA 신호와 DATA 신호를 다수의 메모리로 전송한다. 동기회로의 기능은 컨트롤러에서 구현될 수 있음을 주목해야만 한다. 그 경우, 동기회로는 생략될 수 있다.
도 6은 도 4의 양방향 링 토폴로지 메모리 시스템에서 사용될 수 있는 메모리 모듈(600)의 다른 실시예의 블록도이다. 도 5와 도 6간의 차이는 수신지 체커회로(630a)와 (630b)에 있다. 도 6의 실시예에서, 신호는 제1 양방향 드라이버(620a)의 제 1포트(650a)와 입력버퍼(621a)를 통하여 신호라인(660a)으로부터 제1 수신지 체커회로(630a)로 전송된다. 신호는 또한 제2 양방향 드라이버(620b)의 출력버퍼(619b)로도 전송된다. 신호는 제 1수신지 체커(630a)를 통하여 출력버퍼(619b)로 전송되지 않는다. 수신지 체커회로(630a)는 모듈 식별에 근거하여 신호를 패스하는지를 결정한다. 동일한 기능의 구성이 또한 포트(650b)와 수신지 체커회로(630b)에 대해 적용된다.
도 7은 본 발명의 다른 실시예에 따른 메모리 모듈(800)의 블록도인데, 여기에 설명된 모든 메모리 시스템에 적용가능하다. 도 7을 참조하면, 이 실시예에서, 앞서 실시예들과 관련하여 상기에서 설명한 버퍼회로는, 모듈 상에 존재하는 분리회로 보다 개별 메모리 디바이스(800a-800h) 그들 상에 구현된다.
도 7을 참조하면, 메모리 모듈(800)은 개별 메모리 회로 또는 디바이스(800a-800h)를 포함한다. 각각의 디바이스(800a-800h)는 메모리 또는 스토리지 부분 또는 회로(812a-812h) 및 버퍼회로 부분 (810a-810h)을 포함한다. 버퍼 회로부분(810a-810h)은 본 발명의 다양한 실시예와 관련하여 상기에서 설명한 버퍼 회로 구성과 유사한 방식으로 구성되며 상기에서 설명한 어떤 실시예와도 동일한 기능을 구현한다.
여기에서 설명된 메모리 모듈의 모든 실시예에서, 메모리 모듈은 8개의 메모리 회로 또는 디바이스를 포함하는 것으로 설명됨을 주목하기 바란다. 본 발명은 모듈 당 얼마의 메모리 회로들에 대해서도 적용가능 함을 이해할 수 있을 것 이다. 본 발명은 양호한 실시예들을 참조하여 특별히 도시하고 설명하였지만, 본 기술에 숙련된 자에 의해 형태에 있어서 다양하게 변화하고 상세한 설명은 청구한 클레임에 의해 정의된 본 발명의 정신과 범위로부터 분리되지 않고 이루어질 수 있음을 이해하기 바란다.
상기한 바와 같은 메모리 시스템, 메모리 모듈, 및 메모리 디바이스를 제공하는 본 발명에 따르면, 점대점 접속을 위한 메모리 모듈이 갖고 있던 핀 카운트 및 사이즈 증가 및 복잡성 증가의 문제를 해결하는 효과가 있다.

Claims (38)

  1. 코멘드 및 어드레스 신호인 CA 신호들과, 데이터 신호들에 의해 공유된 신호경로(140a-140n+1);
    상기 신호경로(140a-140n+1)의 제1방향을 따라서는 상기 신호경로의 제1 끝단(150-2)에서 데이터 신호들 없이 CA 신호들을 전송하고, 상기 신호경로(140a-140n+1)의 제1방향과는 반대인 방향을 따라서는 상기 신호경로의 제2 끝단(150-1)에서 상기 CA 신호들 없이 데이터 신호들을 전송하기 위한 메모리 컨트롤러(150); 및
    상기 신호경로에 의해 상기 메모리 컨트롤러(150)와는 클로즈드-루프(closed-loop) 구성으로 연결되고 적어도 하나의 메모리 디바이스(120a)를 가지는 메모리 모듈(110a)로 구성된 것을 특징으로 하는 메모리 시스템.
  2. 제 1 항에 있어서, 상기 신호경로(140a-140n+1)는 복수의 신호라인(140a,140b,140c,140n,140n+1)으로 구성되며, 상기 신호라인의 수량은 M이 N보다 더 크면 M이고 N이 M보다 더 크면 N인바, 여기서 M은 CA 신호의 수이고 M은 데이터 신호의 수인 것을 특징으로 하는 메모리 시스템.
  3. 제 1 항에 있어서, 상기 CA 신호는 신호경로 상에서 메모리 컨트롤러(150)의 제1 포트(150-2)에 의해 출력되고, 데이터 신호는 신호경로 상에서 메모리 컨트롤러(150)의 제2 포트(150-1)에 의해 양방향으로 전송되는 것을 특징으로 하는 메모리 시스템.
  4. 제 1 항에 있어서, 상기 CA 신호와 데이터 신호의 하나는 상기 신호경로의 제1 끝단에서 메모리 컨트롤러(150)의 제1 포트(150-2)에 의해 출력되며, 상기 CA 신호와 데이터 신호의 나머지는 상기 신호경로의 제2 끝단에서 메모리 컨트롤러(150)의 제2 포트(150-1)에 의해 출력되는 것을 특징으로 하는 메모리 시스템.
  5. 제 1 항에 있어서, 상기 메모리 모듈은 CA 신호와 데이터 신호를 수신하기 위한 제1 및 제2 포트(130a-1,130a-2)를 구비함을 특징으로 하는 메모리 시스템.
  6. 제 5 항에 있어서, 상기 포트들(130a-1,130a-2)은 상기 CA 신호를 출력하고 데이터 신호를 수신할 수 있거나 상기 데이터 신호를 출력하거나 상기 CA 신호를 수신할 수 있는 다기능 포트인 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서, 메모리 모듈의 제1 포트(130a-1)는 데이터 신호와 CA 신호 각각에 대한 입력 포트 및 출력 포트인 것을 특징으로 하는 메모리 시스템.
  8. 제 7 항에 있어서, 메모리 모듈의 제2 포트(130a-2)는 CA 신호와 데이터 신호 각각에 대한 입력 포트 및 출력 포트인 것을 특징으로 하는 메모리 시스템.
  9. 제 5 항에 있어서, 각각의 메모리 모듈은 수신된 신호가 어느 메모리 모듈로 수신되어질 것인 가를 결정하기 위한 수신지 회로(130a)를 구비함을 특징으로 하는 메모리 시스템.
  10. 제 9 항에 있어서, 각각의 메모리 모듈은 수신된 신호가 자신의 것이 아니라고 결정되어진 경우에 수신된 신호를 신호경로를 통해 출력하기 위한 출력 버퍼(220a,220b)를 구비함을 특징으로 하는 메모리 시스템.
  11. 제 9 항에 있어서, 각각의 메모리 모듈은 수신된 신호가 자신의 것이라고 판단된 경우에는 상기 수신된 신호를 다른 모듈의 메모리 디바이스(120a)로 보내는 것을 특징으로 하는 메모리 시스템.
  12. 제 9 항에 있어서, 상기 제1 포트(130a-2)로 수신된 CA신호가 상기 메모리 모듈(110a)에 의해 수신되는 것으로 결정되면 상기 수신된 신호를 상기 메모리 디바이스(120a)로 보내고 상기 제2 포트(130a-1)로 상기 메모리 디바이스(120a)의 데이터 신호를 출력하는 것을 특징으로 하는 메모리 시스템.
  13. 제 9 항에 있어서, 상기 수신지 회로(130a)는 상기 수신된 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  14. 제 1 항에 있어서, 각각의 메모리 모듈은 신호경로 상에 수신된 신호의 지연에 대한 보상을 위한 동기회로(240)를 구비하는 것을 특징으로 하는 메모리 시스템.
  15. 제 1 항에 있어서, 각각의 메모리 모듈은 수신된 신호가 CA 신호인지 데이터 신호인지를 결정하기 위한 수신지 회로(130a)를 구비하는 것을 특징으로 하는 메모리 시스템.
  16. 제 13 항에 있어서, 상기 수신지 회로(130a)는 상기 수신된 신호가 데이터 신호인지 CA 신호인지를 표시하는 신호 모드 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
  17. 제 1 항에 있어서, 각각의 메모리 모듈은 데이터 신호로 식별된 수신 신호를 데이터 신호 라인상의 메모리 모듈의 메모리 (회로) 디바이스로 루트를 정하고 CA 신호로 식별된 수신 신호를 CA 신호 라인상의 메모리 (회로) 디바이스로 루트를 정하기 위한 루터회로(230a,230b)를 구비함을 특징으로 하는 메모리 시스템.
  18. 데이터를 저장하기 위한 적어도 하나의 메모리 디바이스(120a);
    CA 신호 또는 데이터 신호를 수신하는 입력포트 및 데이터 신호 또는 CA 신호를 전송하는 출력포트로 된 제 1 포트(130a-2); 및
    상기 CA 신호 또는 데이터 신호를 전송하는 출력포트 및 데이터 신호 또는 CA 신호를 수신하는 입력포트로 된 제 2 포트(130a-1)를 구비함을 특징으로 하는 메모리 모듈(110a).
  19. 제 18 항에 있어서, 입력 포트의 수신된 신호가 메모리 모듈에 의해 수신되어지는지를 결정하기 위한 수신지 회로(130a)를 더 구비함을 특징으로 하는 메모리 모듈.
  20. 제 19 항에 있어서, 수신된 신호가 상기 메모리 모듈에 의해 수신되어지지 않는 것이 결정되면 수신된 신호를 출력하기 위해 출력포트(270a,270b)를 통해 신호를 전송하는 것을 특징으로 하는 메모리 모듈.
  21. 제 19 항에 있어서, 상기 제1 또는 제2 포트(130a-2,130a-1)로 수신된 신호가 상기 메모리 모듈에 의해 수신되는 것으로 결정되면 상기 수신된 신호를 상기 메모리 디바이스(120a)로 보내는 것을 특징으로 하는 메모리 모듈.
  22. 제 19 항에 있어서, 상기 제1 또는 제2 포트(130a-2,130a-1)로 수신된 CA신호가 상기 메모리 모듈에 의해 수신되는 것으로 결정되면 상기 수신된 신호를 상기 메모리 디바이스 로 보내고 상기 제2 또는 제1 포트(130a-1,130a-2)로 상기 메모리 디바이스의 데이터 신호를 전송하는 것을 특징으로 하는 메모리 모듈.
  23. 제 19 항에 있어서, 상기 수신지 회로(130a)는 상기 수신된 신호를 수신하는 것을 특징으로 하는 메모리 모듈.
  24. 제 19 항에 있어서, 상기 수신지 회로에 의해 수신된 수신 신호의 지연에 대한 보상을 위한 동기회로(240)를 더 구비함을 특징으로 하는 메모리 모듈.
  25. 제 19 항에 있어서, 상기 수신지 회로(130a)는 또한 수신된 신호가 CA 신호인지 데이터 신호인지를 결정하는 것을 특징으로 하는 메모리 모듈.
  26. 제 25 항에 있어서, 상기 수신지 회로는 상기 수신된 신호가 데이터 신호인지 CA 신호인지를 표시하는 신호 모드 신호를 발생하는 것을 특징으로 하는 메모리 모듈.
  27. 제 18 항에 있어서, 데이터 신호로 식별된 수신 신호를 데이터 신호 라인상의 메모리 모듈의 메모리 디바이스로 루트를 정하고 CA 신호로 식별된 수신 신호를 CA 신호 라인상의 메모리 디바이스로 루트를 정하기 위한 루터회로(230a,230b)를 더 구비함을 특징으로 하는 메모리 모듈.
  28. 데이터를 저장하기 위한 적어도 하나의 메모리 회로(120a);
    CA 신호 또는 데이터 신호를 수신하는 입력포트 및 데이터 신호 또는 CA 신호를 전송하는 출력포트로 된 제 1 포트(130a-2);
    상기 CA 신호 또는 데이터 신호를 전송하는 출력포트 및 데이터 신호 또는 CA 신호를 수신하는 입력포트로 된 제 2 포트(130a-1); 및
    상기 메모리 디바이스와 상기 제1 및 제2 포트간 인터페이스를 제공하기 위한 버퍼회로(130a)로 구성된 것을 특징으로 하는 메모리 디바이스.
  29. 제 28 항에 있어서, 상기 버퍼회로는 입력 포트의 수신된 신호가 메모리 디바이스에 의해 수신되어지는지를 결정하기 위한 수신지 회로(230a,230b)를 구비함을 특징으로 하는 메모리 디바이스.
  30. 제 29 항에 있어서, 상기 버퍼회로는 수신된 신호가 상기 메모리 디바이스에 의해 수신되어지지 않는 것이 결정되면 수신된 신호를 출력하기 위한 출력 버퍼(220a,220b)를 구비함을 특징으로 하는 메모리 디바이스.
  31. 제 29 항에 있어서, 상기 수신지 회로는 상기 수신된 신호를 수신하는 것을 특징으로 하는 메모리 디바이스.
  32. 제 28 항에 있어서, 상기 수신지 회로에 의해 수신된 수신 신호의 지연에 대한 보상을 위한 동기회로(240)를 더 구비함을 특징으로 하는 메모리 디바이스.
  33. 제 28 항에 있어서, 수신된 신호가 CA 신호인지 데이터 신호인지를 결정하기 위한 수신지 회로(230a,230b)를 더 구비함을 특징으로 하는 메모리 디바이스.
  34. 제 33 항에 있어서, 상기 수신지 회로는 상기 수신된 신호가 데이터 신호인지 CA 신호인지를 표시하는 신호 모드 신호를 발생하는 것을 특징으로 하는 메모리 디바이스.
  35. 제 28 항에 있어서, 상기 버퍼회로는 데이터 신호로 식별된 수신 신호를 데이터 신호 라인상의 메모리 모듈의 메모리 디바이스로 루트를 정하고 CA 신호로 식별된 수신 신호를 CA 신호 라인상의 메모리 디바이스로 루트를 정하기 위한 루터회로(220a,220b,230a,230b)를 구비함을 특징으로 하는 메모리 디바이스.
  36. 제 28 항에 있어서, 상기 버퍼회로는 상기 데이터 신호와 CA 신호를 수신하고 출력하기 위한 양방향 드라이버(220a,220b)를 구비함을 특징으로 하는 메모리 디바이스.
  37. 제 28 항에 있어서, 상기 제1 또는 제2 포트로 수신된 신호가 상기 메모리 디바이스에 의해 수신되는 것으로 결정되면 상기 수신된 신호를 상기 메모리 회로로 보내는 것을 특징으로 하는 메모리 디바이스.
  38. 제 28 항에 있어서, 상기 제1 또는 제2 포트로 수신된 CA신호가 상기 메모리 디바이스에 의해 수신되는 것으로 결정되면 상기 수신된 신호를 상기 메모리 회로로 보내고 상기 제2 또는 제1 포트로 상기 메모리 회로의 데이터 신호를 전송하는 것을 특징으로 하는 메모리 디바이스.
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