KR100537114B1 - 트랜지스터 어레이, 그 제조 방법, 액티브 매트릭스 기판, 표시 장치, 지그 어셈블리 및 기능선 - Google Patents

트랜지스터 어레이, 그 제조 방법, 액티브 매트릭스 기판, 표시 장치, 지그 어셈블리 및 기능선 Download PDF

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Abstract

트랜지스터 어레이는 도전선들, 기능선들 및 트랜지스터들을 포함한다. 각각의 도전선은 중심선 및 그 중심선을 피복하는 도전층을 포함한다. 각각의 기능선들은 적어도 표면이 전기적 도전성을 가진 중심선, 그 중심선의 표면을 피복하는 절연층 및 그 절연층의 표면을 피복하는 반도체층을 포함한다. 각각의 기능선은 도전선들과 접촉하고 교차하도록 되어 있다. 각각의 트랜지스터는, 도전선 중의 하나가 기능선들중 대응하는 것과 교차하는 영역에서 획정되고 반도체층과 오믹 접촉하고 있는 제1 오믹 콘택트 영역, 반도체층과 오믹 접촉하고 있는 제2 오믹 콘택트 영역, 및 제1 오믹 콘택트 영역 및 제2 오믹 콘택트 영역 사이에서 이들에 의해 획정되는 채널 영역을 포함한다.

Description

트랜지스터 어레이, 그 제조 방법, 액티브 매트릭스 기판, 표시 장치, 지그 어셈블리 및 기능선{TRANSISTOR ARRAY, A METHOD FOR FABRICATING THE SAME, AN ACTIVE-MATRIX SUBSTRATE, A DISPLAY DEVICE, A JIG ASSEMBLY AND A FUNCTION LINE}
본 발명은, 액정 표시 장치, 유기 EL 표시 장치, X-선 센서, 메모리 소자 등의 전자장치에 이용되는 트랜지스터 어레이에 관한 것이고, 이러한 트랜지스터 어레이를 포함하는 액티브 매트릭스 기판 및 그 액티브 매트릭스 기판을 포함하는 표시 장치에 관한 것이다. 또, 본 발명은, 이러한 트랜지스터 어레이를 제조하기 위해서 이용되는 지그 어셈블리 및 트랜지스터 어레이의 제조 방법에 관한 것이다.
반도체 박막 트랜지스터(TFT)를 스위칭 소자에 이용한 액티브 매트릭스형의 액정 표시 장치(LCD)는, 종래의 음극선관(CRT) 표시장치와 비교하여 동등하거나 그 이상의 표시 품질을 얻고 있다. 또한, 액티브 매트릭스 어드레스형 LCD는 저소비전력을 가지며 고해상도를 실현하는 박형 및 경량의 표시장치이다. 더욱이, 액티브 매트릭스 어드레스형 LCD는 대화면의 표시 장치를 제작하는 것도 가능하다. 이러한 이점적 특징 때문에, 액티브 매트릭스형 LCD는 다양한 응용분야에서 인기가 높고, 종래의 CRT를 대체하는 차세대 화상 표시 장치로서 사용될 것으로 기대되고 있다. 한편, 표시 매체로서 유기 EL(organic electroluminescent) 재료를 이용한 유기 EL 표시 장치 등도 당해기술분야에서 최근 주목받고 있고, 차세대의 화상 표시 장치로서 고려되고 있다.
최근, 이러한 차세대 화상 표시 장치는 종래의 CRT에 대체하는 것 뿐만아니라, 소위 "전자페이퍼"를 실현하기 위한 활발한 연구 개발의 목적이 되고 있다. 즉, 이들 표시 장치는 종래에 종이에 인쇄된 인쇄물의 대체물로서 제공하기 위해 현재 개량되고 있다. 이 때문에, 이들 표시 장치는 접거나 둥글게 말거나(rolled) 해도 파손되지 않고 어느 때나 즉시 운반이 가능한 "플렉시블 디스플레이"일 것이 요구되고 있다.
LCD 또는 유기 EL 표시 장치 등의 제조에 적용되어 온 기술을 이용하여 이러한 플렉시블 디스플레이를 실현하기 위해서는, 기판 재료로 광범위하게 이용되어 온 유리는 상온에서도 변형될 수 있는 어떤 탄성 기판 재료(예로서, 플라스틱이나 스테인레스)으로 대체될 필요가 있다. 하지만, 이러한 탄성 재료는 내열성이 약하다. 예를 들면, 고열에 노출되면, 플라스틱 기판은 열화되거나, 독성 가스를 발생시키거나, 변형되거나, 휘어짐이 생긴다. 또한, 내열성 플라스틱이나 스테인레스를 기판 재료로서 이용한 경우라도, 이러한 재료로 이루어딘 기판은 기판과 그 기판상에 피착되는 박막의 열팽창 계수 사이의 무시할 수 없는 차이로 인하여, 변형되거나, 휘어짐이 생긴다. 따라서, 이러한 바람직하지 않은 상황을 피하기 위해서는, 이러한 내열성이 약한 재료로 이루어진 기판은 약 200℃보다 높은 열에 노출되지 않도록 할 필요가 있다.
그러나, 화상 표시 장치의 제조하기 위해 수행되고 있는 종래의 제조 및 처리 단계는 처리 온도가 약 200℃를 넘을 것을 요구한다. 예를 들면, 화상 표시 장치용 스위치 소자로서 이용되는 비정질 실리콘 TFT의 제조 및 처리 단계에서, TFT의 게이트 절연막 및 실리콘막은 통상 약 300℃ 이상의 온도에서 형성된다. 따라서, 내열성 플라스틱이나 스테인레스가 기판 재료로서 이용되면, 종래의 제조 프로세스는 그대로 이용될 수 없다.
다시말하면, 비정질 실리콘 TFT의 게이트 절연막 및 비정질 실리콘막이 약 200℃ 이하의 온도에서 형성된다면, 플라스틱이나 스테인레스 등이 화상 표시 장치용 기판 재료로서 이용될 수 있다. 그러나, 이 경우, 고품질의 게이트 절연막이나 실리콘막(예로서, 특히 양호한 절연내력을 나타내는 막)을 얻는 것이 매우 어렵다. 또한, TFT가 이러한 저품질의 막으로 제작된 경우, 장시간의 동작 후에는, TFT의 임계값이 크게 변하게 된다.
최근, 폴리실리콘 TFT을 스위칭 소자로서 이용하는 LCD의 연구 개발이 활발히 이루어지고 있다. 이 타입의 화상 표시 장치는, 그 표시 소자에 대한 구동 신호를 제어하는 회로를 유리 기판상에 제공하는 것을 특징으로 하고 있다. 그래서, 비정질 실리콘 TFT을 스위칭 소자로서 이용하는 LCD와 비교하여, 폴리실리콘 TFT를 포함하는 LCD는 고해상도를 얻을 수 있다.
하지만, 폴리실리콘 TFT를 포함하는 LCD에서는, 드라이버(예로서, CMOS 인버터)는 전형적으로 약 100cm2/Vs를 넘는 전자 이동도를 가진 다결정 실리콘으로 이루어질 필요가 있다. 이러한 다결정 실리콘을 유리 기판 상에 피착시키는 것은 용이하지 않다. 예를 들면, 유리 기판 상의 실리콘이 레이저 어닐링 처리와 같은 특수한 기술을 이용하여, 유리 기판의 온도를 600℃ 이하로 유지한 채로, 용융되어야 한다. 따라서, 이러한 고온 처리를 필요로 하는 기술을 플라스틱이나 스테인레스 등을 기판 재료로서 이용하는 화상 표시 장치에 적용하는 것은 곤란하다.
이러한 문제를 해결하기 위해서, 일본 특개평10-91097호 공보는 일련의 트랜지스터를 포함하는 표시 장치를 개시하고 있다. 그 일련의 트랜지스터에는, 절연막, 실리콘막 및 n+형 오믹 콘택트 층이 이 순서로 그 위에 적층되어 있는 도전 선(conductor core)의 길이 방향을 따라 다수의 트랜지스터가 배열되어 있다. 이 기술에 따르면, 고온 처리를 요하는 게이트 절연막 및 실리콘막은 이들 막이 도전선 상에 적층된 후에 기판 상에 접착되는 일련의 트랜지스터 내에 포함된다. 그래서, 그 기판은 열에 노출되지 않는다. 이러한 이유로, 저왜곡점(low distortion point)를 가진 기판(예로서, 플라스틱 기판)이 이용될 수 있다.
금속선(metal core)의 길이 방향을 따라 배열되어 있는 일련의 트랜지스터를 이용하여 표시 장치를 제작하는 유사한 기술은, 일본 특개평9-203910호 공보에도 개시되어 있다. 도 63a 및 도 63b는, 일본 특개평9-203910호 공보에 개시되어 있는 TFT(501)들 중의 하나를 나타내고 있다. 도 63a 및 도 63b에 도시된 바와 같이, TFT(501)는, 금속선(502), 금속선(502)을 피복하는 절연막(503), 절연막(503)을 피복하는 비정질 실리콘층(504), 및 비정질 실리콘층(504)상에 형성된 드레인 전극(505) 및 소스 전극(506)을 포함하고 있다. 도 63a 및 도 63b에는 도시되어 있지 아니하지만, 이러한 TFT(501)는 금속선(502)의 길이 방향을 따라 복수개로 형성된다.
도 64는, 도 63a 및 도 63b에는 도시되어 있는 TFT(501)가 액티브 매트릭스 기판에 대한 스위칭 소자로서 어떻게 이용될 수 있는지를 나타내고 있다. 도 64에 도시된 바와 같이, 기판(507)의 후면 상에의 화소 전극(508)은, 금속 접속 부재를 통해 전극(509a)에 접속되어 있고, 전극(509a)은 TFT(501)의 드레인 전극(505)에 전기적으로 접속되어 있다. 또, 전극(509b)을 가진 소스 라인(510)이, TFT(501)의 소스 전극(506)에 교차하도록 배치되고 그에 접속되어 있다.
도 64에 도시되어 있는 액티브 매트릭스 기판에서는, 기판(507) 상의 전극(509a)이 TFT(501)의 드레인 전극(505)과 정확하게 정렬되도록 트랜지스터 열(string)이 배치될 필요가 있다. 통상적으로, 액티브 매트릭스 기판을 구성하기 위해서는, 수백개의 트랜지스터 열이 배열되어야 한다. 또한, 이들 트랜지스터 열의 각각은 수백개의 TFT(501)를 포함하고 있다. 따라서, 하나의 트랜지스터 열에 포함된 수백개의 TFT의 각각에는, 드레인 전극(505)이 대응하는 전극(509a)과 정확하게 정렬되도록 배치될 필요가 있다. 또한, 소스 라인(510)의 전극(509b)도 각각의 TFT(501)의 소스 전극(506)과 정확하게 정렬될 필요가 있다.
이들의 정렬을 이루기 위해서는, 트랜지스터 열 및 소스 라인(510)은 기판(507)에 대하여 정확하게 배열될 필요가 있다. 그래서, 이러한 정렬 프로세스에서 성취될 수 있는 위치 정렬 정밀도는 종래의 포토리소그래피 공정으로 달성할 수 있는 정밀도 보다 훨씬 떨어지고 있다. 이 때문에, 상술한 종래 기술의 방법에 의해, 액티브 매트릭스 기판을 제작하는 것은 매우 어렵다.
상술하는 문제를 해결하기 위해서, 본 발명의 바람직한 실시예는, 다수의 트랜지스터가 행렬로 배치되고 어떤 정렬 단계도 수행할 필요 없이 상온에서 탄성적으로 변형될 수 있는 기판 상에 서로 정확하게 위치될 수 있도록 하여 얻어진 트랜지스터 어레이를 제공하고, 이러한 트랜지스터 어레이를 포함하는 액티브 매트릭스 기판 및 액티브 매트릭스 기판을 포함하는 기판을 제공한다. 본 발명의 바람직한 실시예는 또한, 트랜지스터 어레이를 제조하기 위해 이용되는 지그 어셈블리 및 트랜지스터 어레이의 제조 방법을 제공한다.
본 발명의 바람직한 실시예에 따른 트랜지스터 어레이는 복수의 도전선, 복수의 기능선 및 복수의 트랜지스터를 포함한다. 각각의 도전선은 바람직하게는, 중심선(core) 및 중심선을 피복하는 도전층을 포함한다. 각각의 기능선은 바람직하게는 적어도 표면이 도전성을 가진 중심선, 중심선의 표면을 피복하는 절연층 및 절연층의 표면을 피복하는 반도체층을 포함한다. 각각의 기능선은 바람직하게는 도전선들과 접촉하고 교차하도록 되어 있다. 각각의 트랜지스터는 바람직하게는, 제1 오믹 콘택트 영역, 제2 오믹 콘택트 영역 및 채널 영역을 포함한다. 제1 콘택트 영역은 바람직하게는 도전선 중의 하나가 기능선들중 대응하는 것과 교차하는 영역에서 획정되고, 바람직하게는 반도체층과 오믹 접촉하고 있다. 제2 오믹 콘택트 영역은 또한 바람직하게는 반도체층과 오믹 접촉하고 있다. 채널 영역은 바람직하게는 제1 오믹 콘택트 영역 및 제2 오믹 콘택트 영역 사이에서 이들에 의해 획정된다.
본 발명의 바람직한 실시예에 따르면, 제1 및 제2 오믹 콘택트 영역은, 그 제1 및 제2 오믹 콘택트 영역이 소스 라인들의 각각이 기능선들의 대응하는 하나에 교차하는 영역에 의해 확정됨으로써 소스 라인들과 자동적으로 또는 본질적으로(inherently) 정렬된다. 이러한 이유로, 제1 및 제2 오믹 콘택트 영역 또는 층 각각을 소스 라인들과 정렬하기 위해, 특히, 각각의 기능선들을 소스 라인들과 정령하기 위해 종래 기술에서 요구되는 어떤 추가적인 단계도 수행할 필요가 없다. 이러한 의미에서, 제1 및 제2 오믹 콘택트 영역은 "자기 정합"이라 하며, 소스 라인들과 기능선들의 교차에 의해 제1 오믹 콘택트 영역과 제2 오믹 콘택트 영역이 자동적으로 또는 본질적으로 성취되기 때문에 어떠한 정렬 공정도 필요 없게 된다.
본 발명의 바람직한 특정 실시예에서는, 제1 오믹 콘택트 영역 및 제2 오믹 콘택트 영역은 제1 및 제2 오믹 콘택트 층에 의해 획정될 수도 있다.
본 발명의 바람직한 일 실시예에서는, 제1 오믹 콘택트 층은 기능선의 반도체층과 도전선 사이에 설치될 수도 있다.
본 발명의 바람직한 다른 실시예에서는, 제1 오믹 콘택트 층은, 기능선의 반도체층 내에 형성될 수도 있다.
다른 바람직한 실시예에서는, 도전층은 바람직하게는,100℃ ∼ 400℃의 융점을 가질 수도 있다.
특정의 바람직한 실시예에는, 도전층은 바람직하게는, 대응하는 도전선이 그에 대응하는 기능선과 교차하는 영역을 피복하는 접속부를 포함할 수도 있다.
또 다른 바람직한 실시예에서는, 제1 및 제2 오믹 콘택트 층은 기능선의 중심선을 샌드위치할 수도 있다.
또 다른 바람직한 실시예에서는, 트랜지스터는, 반도체층과 오믹 접촉하고 제2 오믹 콘택트 층을 둘러싸며 도전층에 전기적으로 접속된 제3 오믹 콘택트 층을 더욱 포함할 수도 있다.
또 다른 바람직한 실시예에서는, 트랜지스터 어레이는, 복수의 축적 커패시터 라인을 더 포함할 수도 있다. 각각의 축적 커패시터 라인은 바람직하게는, 적어도 표면이 도전성을 가진 중심선, 및 중심선의 표면을 피복하는 절연층을 포함할 수도 있다. 각각의 축적 커패시터 라인은 바람직하게는, 도전선과 교차할 수도 있다. 기능선과 축적 커패시터 라인은 바람직하게는 교대로 배열될 수도 있다.
또 다른 바람직한 실시예에서는, 트랜지스터 어레이는, 적어도 표면이 전기적 절연성을 지니고 기능선들과 교차하고 있는 복수의 더미 라인을 더욱 포함할 수도 있다. 도전선과 더미 라인은 바람직하게는 교대로 배열될 수도 있다.
또 다른 바람직한 실시예에서는, 기능선들과 도전선들은 바람직하게는, 서로 직조될(woven) 수도 있다.
또 다른 바람직한 실시예에서는, 기능선들, 축적 커패시터 라인들 및 도전선들은 바람직하게는, 서로 직조될 수도 있다.
또 다른 바람직한 실시예에서는, 기능선들, 도전선들 및 더미 라인들은 바람직하게는, 서로 직조될 수도 있다.
또 다른 바람직한 실시예에서는, 트랜지스터 어레이는 복수의 축적 커패시터 라인 및 복수의 더미 라인을 포함할 수도 있다. 각각의 축적 커패시터는 바람직하게는, 적어도 표면이 전기적 도전성을 가진 중심선, 및 중심선의 표면을 피복하는 절연층을 포함할 수도 있다. 축적 커패시터 라인은 바람직하게는, 도전선들과 교차한다. 더미 라인의 표면은 적어도 바람직하게는, 전기적 도전성을 가질 수 있다. 더미 라인은 바람직하게는 기능선들과 교차할 수 있다. 기능선들과 축적 커패시터 라인들은 바람직하게는 교대로 배열되어 있고, 도전선들과 더미 라인들은 바람직하게는 교대로 배열될 수도 있다.
또 다른 바람직한 실시예에서는, 기능선들, 축적 커패시터 라인들, 도전선들 및 더미 라인들이 직조될 수도 있다.
또 다른 바람직한 실시예에서는, 트랜지스터 어레이는 기능선들을 피복하는 보호막을 더 포함할 수도 있다.
특정의 바람직한 실시예에서는, 보호막은, SiNx, SiO2 및 SiON으로 이루어진 그룹에서 선택되는 적어도 하나의 혼합물을 포함할 수도 있다.
또 다른 바람직한 실시예에서는, 기능선을 피복하는 불투명층을 더 포함할 수도 있다.
본 발명의 다른 바람직한 실시예에 따른 트랜지스터 어레이는, 제1 그룹의 도전선, 제2 그룹의 도전선, 제1 그룹의 기능선, 제2 그룹의 기능선, 제1 그룹의 트랜지스터, 및 제2 그룹의 트랜지스터를 포함한다. 제1 및 제2 그룹내의 도전선들 각각은 바람직하게는, 중심선 및 중심선을 피복하는 도전층을 포함한다. 제1 및 제2 그룹의 도전선은 바람직하게는, 교대로 배열되어 있다. 제1 및 제2 그룹내의 기능선들 각각은 바람직하게는, 적어도 표면이 전기적 도전성을 가진 중심선, 중심선의 표면을 피복하는 절연층 및 절연층의 표면을 피복하는 반도체층을 포함한다. 각각의 기능선들은 바람직하게는, 제1 및 제2 그룹의 도전선들과 접속되고 교차된다. 제1 및 제2 기능선들은 바람직하게는, 교대로 배열되어 있다. 제1 그룹내의 트랜지스터들의 각각은 바람직하게는, 제1 오믹 콘택트 층, 제2 오믹 콘택트 층 및 채널 영역을 포함한다. 제1 오믹 콘택트 층은 바람직하게는, 제1 그룹내의 도전선들 중의 하나가 제1 그룹내의 기능선들 중의 대응하는 하나와 교차하는 영역에서 획정되고, 바람직하게는 반도체층과 오믹 접촉을 하고 있다. 제2 오믹 콘택트 층도 또한 바람직하게는 반도체층과 오믹 접촉을 하고 있다. 채널 영역은 바람직하게는, 제1 및 제2 오믹 콘택트 층에해 반도체층 내에서 획정된다. 제1 그룹내의 트랜지스터들의 각각은 또한 제1 오믹 콘택트 층, 제2 오믹 콘택트 층 및 채널 영역을 포함한다. 제1 오믹 콘택트 층은 바람직하게는, 제2 그룹내의 도전선들 중의 하나가 제1 그룹내의 기능선들 중의 대응하는 하나와 교차하는 영영역 내에 획정되고, 바람직하게는 반도체층과 오믹 접촉을 하고 있다. 제2 오믹 콘택트 층도 또한 바람직하게는, 반도체층과 오믹 접촉을 하고 있다. 채널 영역은 바람직하게는 제1 및 제2 오믹 콘택트 층에 의해 반도체층 내에서 획정된다.
본 발명의 바람직한 일 실시예에서는, 제1 및 제2 그룹의 도전선들과 제1 및 제2 그룹의 기능선들은 바람직하게는 서로 직조된다.
본 발명의 또 다른 바람직한 실시예에 따른 액티브 매트릭스 기판은 바람직하게는, 상술한 본 발명의 바람직한 실시예 중의 어느 하나에 따른 트랜지스터 어레이, 트랜지스터들의 대응하는 하나의 제2 오믹 콘택트 층에 각각 접속된 복수의 화소 전극, 및 그 트랜지스터 어레이를 고정하는 구조체를 포함한다.
본 발명의 또 다른 바람직한 실시예에 따른 액티브 매트릭스 기판은 바람직하게는, 상술한 본 발명의 바람직한 실시예 중의 어느 하나에 따른 트랜지스터 어레이, 제1 그룹의 화소 전극, 제2 그룹의 화소 전극, 그 트랜지스터를 고정하는 구조체를 포함한다. 제1 그룹내의 화소 전극 각각은 바람직하게는, 제1 그룹의 트랜지스터들 중의 대응하는 하나의 제2 오믹 콘택트 층에 전기적으로 접속되어 있다. 제2 그룹내의 화소 전극 각각은 바람직하게는, 제2 그룹의 트랜지스터들 중의 대응하는 하나의 제2 오믹 콘택트 층에 전기적으로 접속되어 있다.
본 발명의 바람직한 일 실시예에서는, 액티브 매트릭스 기판은 바람직하게는, 2개의 도전선 사이에 또는 제1 그룹내의 도전선들 중의 하나와 제2 그룹내의 도전선들 중의 하나 사이에 배치된 적어도 하나의 발광성 또는 도광성 조명선을 더 포함한다.
특정의 바람직한 실시예에서는, 조명선은 바람직하게는, 적어도 표면이 도전성을 가진 중심선, 중심선 위에 정공 수송층, 발광층, 전자 수송층 및 투명도전층을 이 순서로 적층하여 포함한다.
본 발명의 또 다른 바람직한 실시예에 따른 표시 장치는 바람직하게는, 상술한 본 발명의 바람직하 실시예 중의 어느 하나에 따른 액티브 매트릭스 기판, 대향 기판, 액티브 매트릭스 기판과 대향 기판 사이에 샌드위치된 표시 매체를 포함한다.
본 발명의 또 다른 바람직한 실시예에 따른 지그 어셈블리는 바람직하게는, 제1 고정 지그 및 제2 고정 지그를 포함한다. 제1 고정 지그는 바람직하게는, 소정의 텐션이 인가되며 그 양단에의 제1 그룹의 미세 배선을 유지하기 위한 다수의 그루브를 포함하는 프레임 구조를 가진다. 제1 그룹의 미세 배선은 바람직하게는, 소정의 피치로 배열되어 있다. 제2 고정 지그는 바람직하게는, 소정의 텐션이 인가되며 그 양단에의 제2 그룹의 미세 배선을 유지하기 위한 다수의 그루브를 포함하는 프레임 구조를 가진다. 제2 그룹의 미세 배선은 바람직하게는, 또 다른 소정의 피치로 배열되어 있다. 제1 및 제2 고정 지그는 바람직하게는, 제1 및 제2 고정 지그의 위치를 규정하는 적어도 한쌍의 결합부(engaging portion)를 포함하여, 제1 및 제2 그룹의 미세 배선이 서로 교차하고 접촉하도록 하게 한다.
본 발명의 바람직한 일 실시예에서는, 제1 및 제2 고정 지그의 그루브들 내측에는 바람직하게는, 접착층 또는 쿠션층이 제공된다.
본 발명의 또 다른 실시예는, 트랜지스터 어레이를 제조하는 방법을 제공한다. 이 방법은 바람직하게는, 복수의 도전선과 복수의 기능선을 정렬하는 단계를 포함하여, 도전선과 기능선이 서로 교차하고 접촉하도록 하게 한다. 각각의 도전선들은 바람직하게는, 중심선 및 중심선의 표면을 피복하는 도전층을 포함한다. 각각의 기능선들은 바람직하게는, 적어도 표면이 도전성을 가진 중심선, 중심선의 표면을 피복하는 절연층 및 절연층의 표면을 피복하는 반도체층을 포함한다. 이 방법은 바람직하게는, 도전선들의 도전층을 용융 및 고형화시킴으로써 도전선들을 기능선들과 이들의 교차점에서 고정하는 단계를 더 포함한다.
본 발명의 바람직한 일 실시예에서는, 각각의 기능선들은 바람직하게는, 반도체층의 표면을 피복하는 오믹 콘택트 층을 포함한다. 이 경우에, 이 방법은 바람직하게는, 도전층이 용융 및 고형화되는 때에 오믹 콘택트 층의 표면에 확장되어 진 도전층의 부분들을 마스크로서 이용하여 기능선들로부터 오믹 콘택트 층을 제거하는 단계를 더 포함한다.
본 발명의 다른 바람직한 실시예에서는, 도전층은 바람직하게는, 반도체층과 합금화하거나 반도체층의 저항을 저하시키는 물질을 포함한다. 이 경우에, 도전선들을 기능선들 상에 고정시키는 단계는 바람직하게는, 반도체층 내에 오믹 콘택트 층을 형성하는 단계를 더 포함한다.
또 다른 바람직한 실시예에서는, 도전선들 및 기능선들을 배열하는 단계는 바람직하게는, 도전선들과 기능선들을 서로 직조하는 단계를 더 포함한다.
본 발명의 특징, 구성요소, 공정, 단계, 특성 및 이점은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명을 통해 분명해 질 것이다.
[실시예]
이하, 본 발명의 특정된 제1의 바람직한 실시예에 따른 트랜지스터 어레이 및 액티브 매트릭스 기판을 설명한다.
제1의 바람직한 실시예에 따른 액티브 매트릭스 기판은 바람직하게는, 행렬로 배열된 트랜지스터 어레이, 및 대응하는 트랜지스터에 접속되어 있는 화소 전극들을 포함한다. 이하, 트랜지스터 어레이 및 액티브 매트릭스 기판의 구조를 용이하게 이해될 수 있게 하기 위해서, 본 발명의 제1의 바람직한 실시예는 트랜지스터 어레이 및 액티브 매트릭스 기판의 제조 수순에 따라 설명한다.
우선, 도 1, 도 2 및 도 3에 도시한 바와 같이, 기능선(7)이 준비된다. 기능선(7)은 적어도 표면이 도전성을 가진 중심선(1), 중심선(1)의 표면을 피복하는 절연층(2), 절연층(2)의 표면을 피복하는 반도체층(3), 반도체층(3)의 표면을 피복하는 오믹 콘택트 층(4)을 포함한다.
도 1, 도 2, 및 도 3에서, 중심선(1)은 실질적으로 원형의 단면을 가지는 것으로 도시되어 있다. 하지만, 중심선(1)의 단면은 예로서 실질적인 타원, 실질적인 삼각형, 실질적인 직사각형 또는 실질적인 다각형 등으로 할 수도 있다. 또한, 도 3에 도시된 기능선(7)은 바람직하게는, 동심형 구조를 가질 수도 있다. 대안으로서, 기능선(7)은 또한, 편심(eccentric) 구조를 가질 수도 있다. 더욱이, 절연층(2) 또는 반도체층(3)은 이들의 내부 층을 전체적으로 또는 부분적으로만 피복할 수도 있다.
중심선(1)은 금속과 같은 도전체이거나 도전층으로 코팅된 절연성 혹은 도전성의 미세 라인일 수도 있다. 중심선(1)은 바람직하게는 충분한 내열성을 가지며, 바람직하게는 600℃ 이상, 더 바람직하게는 1000℃ 이상의 융점을 가진다. 중심선(1)의 바람직한 재료로서는, 텅스텐, 탄탈, 알루미늄, 티탄, 크롬, 몰리브덴, 구리 및 스테인레스를 포함한다. 중심선(1)은 바람직하게는, 약 10㎛ 또는 약 300㎛의 직경을 가진다. 그러나, 본 발명의 바람직한 실시예의 트랜지스터 어레이가 고정밀도의 표시 장치에 적용되는 경우에는, 중심선(1)은 약 10㎛ 이하의 직경을 가질 수도 있다.
절연층(2)은, 반도체 장치 공정에서 일반적으로 사용되는 여러가지의 것을 이용할 수 있다. 예를 들면, 바람직한 절연체는, 산화 실리콘(SiO2), 질화 실리콘(SiNx), 및 질화 산화 실리콘(SiON)을 포함한다. 절연층(2)은, 플라즈마 강화된 CVD공정, 열적 CVD공정, 열적 산화 공정 및 질화 공정 또는 적절한 공정을 포함하는 공지의 다양한 제조 기술에 의해 형성될 수도 있다.
반도체층(3)은 바람직하게는, 약 10nm 또는 약 300nm의 두께를 가진다. 반도체층(3)은, 비정질 실리콘, 폴리실리콘, 결정화 실리콘, 및 갈륨 아세나이드 또는 적절한 물질을 포함하는 여러가지의 반도체 재료로 이루어질 수 있다. 선택사항으로서는, 반도체층(3)은 또한 가시광에 대하여 투명한 투명 반도체 재료(예로서, 산화아연)로 이루어질 수도 있다. 투명 반도체는, 가시광에 노출되면, 저항율이 약간 변화되지만, 거의 열화되지 않는다. 따라서, 반도체층(3)이 투명 반도체로 이루어지면, 기능선(7)은 광에 노출되더라도 누설 불량을 일으키거나 반도체 특성이 열화되지 않는다.
오믹 콘택트 층(4)은 바람직하게는, 반도체층(3)과 오믹 접촉할 수 있는 재료로 이루어진다. 예를 들면, 반도체층(3)이 비정질 실리콘 또는 폴리 실리콘으로 이루어지는 경우에, 오믹 콘택트 층(4)은 바람직하게는, 고농도로 인을 도핑한 n+ 형 실리콘으로 이루어진다.
이하, 기능선(7)을 제조하는 구체적인 방법을 설명한다.
우선, 질화 실리콘의 절연층(2)이 직경이 약 20㎛이고 스테인레스 강으로 이루어진 중심선(1)의 표면 상에 플라즈마 강화된 CVD공정으로 증착된다. 특히, 중심선(1)의 온도 및 챔버 내의 온도를 300℃로 유지하고 중심선(1)에 텐션을 인가하면서, 애노드 전극과 캐소드 전극 사이에서 중심선(1)이 유지된다. 이러한 상태에서, 질소 가스, 암모니아 가스 및 실란 가스가 각각 약 1,000sccm, 약 100sccm 및 약 50sccm의 유속으로 챔버 내로 도입되고, 챔버내의 압력은 약 150Pa로 유지된다. 다음에, 방전이 약 1,000W의 RF 파워에서 개시되어, 중심선(1)의 표면에 두께가 약 350nm인 질화 실리콘으로 이루어진 절연층(2)이 증착된다.
그 후, 챔버 내에 진공을 유지하면서, 수소 가스 및 실란 가스가 각각 2,000sccm 및 약 200sccm의 유속으로 챔버 내로 도입되고, 챔버내의 압력은 약 60Pa로 감압된다. 그 다음에, 약 100W의 RF 파워가 인가되어, 절연층(2)의 표면에 두께가 약 150nm인 비정질 실리콘으로 이루어진 반도체층(3)이 증착된다.
후속하여, 챔버내에 진공을 유지하면서, 수소 가스 및 약 5%의 포스핀을 포함한 실란 가스가 각각 1,000sccm 및 50sccm의 유속으로 챔버내로 도입되고, 챔버 내의 압력은 약 60Pa로 감압된다. 그 다음에, 약 200W의 RF 파워가 인가되어, 반도체층(3)의 표면에 두께가 약 50nm인 오믹 콘택트 층(4)이 증착된다. 이와 같은 방식으로, 기능선(7)이 얻어진다.
이들 제조 및 공정 단계에서, 중심선(1)의 상에 이들의 층이 균일하게 형성되도록, 챔버 및 방전 전극의 기하학적 형상 및 배치가 이루어질 필요가 있다. 이들 층은 다음과 같은 방식으로 중심선(1) 둘레에 일정한 두께로 연속적으로 증착될 수도 있다. 특히, 유도 결합 플라즈마 방전 전극은 원통형의 챔버의 외부 표면 상에 배치될 수도 있고, 중심선(1)은 원통의 중심축 부근에 중심선(1)이 항상 위치하도록, 연속적으로 그 일단부로부터 송출되고 타단부에서 권취될(reeled up) 수도 있다. 대안으로서, 이들 층은 또한, 그 공정 압력 및 가스 유속이 최적화되는 한은, 종래의 다이오드 평판형 플라즈마 CVD 시스템을 이용하여 충분히 균일하게 증착될 수도 있다.
다음, 도 4 및 도 5에 도시한 바와 같이, 중심선(5) 및 중심선(5)의 표면을 피복하는 도전층(6)을 포함하고, 도전선으로서 기능을 하는 소스 라인(8)이 준비된다. 중심선(5)은 전기적 도전성을 가지거나 전기적 절연성을 가질 수도 있다. 중심선(5)이 도전체로 이루어지는 경우에, 중심선(1)은 예시된 재료들중 어느 것이라도 이용할 수 있다. 절연성 중심선(5)을 제조하기 위해 이용되는 절연체의 예는, 알루미나 섬유, 유리 섬유, 탄화규소 섬유 및 불소 섬유 또는 적절한 재료 등의 다양한 내열성 섬유를 포함한다.
도전층(6)은, 약 100℃ 또는 약 400℃의 융점을 가지는 도전성 재료, 또는 약 100℃ 또는 약 400℃의 온도에서 기능선(7)의 반도체층(3) 또는 오믹 콘택트 층(4)과 합금화하는 재료로 이루어진다. 약 100℃ 또는 약 400℃의 융점을 가지는 도전성 재료의 예로서는, Sn-Bi-Ag계 합금 및 Pb-Sn계 합금 등을 포함한다. 어떠한 경우에도, 융점 혹은 합금화 온도는 바람직하게는, 소스 라인(8)이 후에 처리될 공정 온도보다 높다.
본 바람직한 실시예에서는, 도 4에 도시한 바와 같이 직경이 약 20㎛이고 스테인레스강으로 이루어진 중심선(5)이 준비된다. 그 다음에, 중심선(5)은 진공 장치 내에 텐션인 인가된 상태로 유지된다. 그 후에, 약 1x10-3Pa의 진공이 될 때까지 챔버가 배기되고, Sn-Bi-Ag계 합금 또는 Pb-Sn계 합금으로 이루어지는 두께가 약 50nm 또는 약 2,000nm인 도전층(6)이 증착된다. 대안으로서, 도전층(6)의 재료는 예로서 도가니 내에서 가열되어 용융되고, 중심선(5)은 그 용융된 재료와 급속하게 접촉시킬 수도 있다. 그렇더라도, 도전층(6)은 또한 중심선(5)의 주위에 형성될 수도 있다. 이 경우에, 중심선(5)을 그 용융된 재료에 접촉시키는 속도가 조절된다면, 그 결과의 도전층(6)의 두께도 또한 제어될 수 있다. 이와 같은 방식으로, 소스 라인(8)이 얻어진다.
또한, 도 6 및 도 7에 도시한 바와 같이, 적어도 표면이 도전성을 가진 중심선(10) 및 중심선(10)의 표면을 피복하는 절연층(11)을 포함하는 축적 커패시터 라인(9)이 준비된다. 중심선(12)만으로 이루어지는 더미 라인(28)이 도 7에 도시된 바와 같이 준비된다. 중심선(12)은 적어도 표면이 절연성을 가지는 것이 바람직하다. 축적 커패시터 라인(9) 및 더미 라인(28)은 또한 기능선(7) 또는 축적 커패시터 라인(8)과 마찬가지의 방법에 의해서 형성될 수도 있다.
후속하여, 상술한 방법들에 의해 개별적으로 준비된 기능선(7), 소스 라인(8), 축적 커패시터 라인(9) 및 더미 라인(28)이 직조되어, 도 8 및 도 9에 도시된 네트워크 구조(13)로 된다. 도 8은, 네트워크 구조(13)의 평면도이다. 도 9는 도 8에 도시된 평면 IX-IX상에서 볼 때에 네트워크 구조(13)의 단면도이다.
이하, 네트워크 구조(13)를 형성하는 방법을 설명한다.
우선, 다수의 기능선(7) 및 다수의 축적 커패시터 라인(9)이 서로 실질적으로 평행하게 되도록 교대로 배열된다. 마찬가지로, 다수의 소스 라인(8) 및 다수의 더미 라인(28)이 서로 실질적으로 평행하게 되도록 교대로 배열시킨다. 다음에, 기능선(7) 및 축적 커패시터 라인(9)을 예로서 경사(warp)로 하고, 소스 라인(8) 및 더미 라인(28)을 예로서 위사(woof)로 하여, 서로 직조되어, 이들 선 또는 라인(7, 8, 9, 228)이 배열됨으로써, 기능선들(7) 및 축적 커패시터 라인들(9)이 소스 라인들(8) 및 더미 라인들(28)과 접촉하고 거의 직각으로 교차된다.
이들의 선 또는 라인(7, 8, 9, 28)은 바람직하게는 소위 "평직"(plain weaving) 기술에 의해 직조되는데, 이 기술은 경사 및 위사 쓰레드가 서로 직조되어 각각의 단일 경사 쓰레드가 위사 쓰레드의 하나 걸러 하나씩에 대해 위치되고 각각의 단일의 위사 쓰레드가 경사 쓰레드의 하나 걸러 하나씩에 대해 배치되는 것이다. 특히, 도 9에 도시된 바와 같이, 위사 쓰레드로서 소스 라인(8)은, 경사 쓰레드로서의 기능선(7)의 아래에 위치되어 교차되고, 다른 경사 쓰레드로서의 축적 커패시터 라인(9)의 위쪽에 위치되어 교차되어 있다. 즉, 각각의 단일의 위사 쓰레드는 위사 쓰레드와 교차하는 경사 쓰레드의 아래에 또는 위쪽에 교대로 위치되어 있다. 다시 말하면, 한쌍의 경사 및 위사 쓰레드 사이의 수직 레벨 관계는 모든 교차 부분을 샌드위치한다. 마찬가지로, 도 8에 도시된 바와 같이, 위사 쓰레드로서의 더미 라인(28)은 경사 쓰레드로서의 기능선(8)의 위쪽에 위치되어 교차되고, 다른 경사 쓰레드로서의 축적 커패시터 라인(9)의 아래에 위치도어 교차되어 있다. 이러한 방식으로, 한쌍의 경사 및 위사 쓰레드 사이의 수직 레벨 관계는, 다음의 교차 부분에서의 다른 한쌍의 경사 및 위사 쓰레드 사이의 수직 레벨 관계와 항상 반대로 되어 있다.
기능선(7), 소스 라인(8), 축적 커패시터 라인(9) 및 더미 라인(28)은 스테인레스강 스크린 도어(door) 또는 스크린 인쇄용 메쉬와 같은 금속메쉬를 제작하는데 이용되는 공지의 제조 기술에 의해 직조될 수도 있다.
도 8에 도시된 바와 같이, 본 바람직한 실시예에서는, 기능선(7) 및 축적 커패시터 라인(9)이 교대로 배열되고, 소스 라인(8) 및 더미 라인(28)도 교대로 배열되어 있다. 따라서, 네트워크 구조(13)가 평직 기술에 의해 만들어지더라도, 기능선(7)은 기능선(7)과 소스 라인(8) 사이의 교차 부분 각각에서 어떠한 소스 라인(8)에 상방에 위치되어 있다.
하지만, 도 8에 도시하는 네트워크 구조(13)에 있어서, 각각의 선 또는 라인(7, 8, 9, 28)은 서로 직조되어 있다. 이 때문에, 기능선(7)과 소스 라인(8) 사이의 전기적 접촉 및 기계적 접합이 충분하지 않을 수도 있다. 그래서, 네트워크 구조(13)는 바람직하게는, 열처리를 행하여 기능선(7)과 소스 라인(8)의 전기적 접촉을 확실하게 한다. 더욱 구체적으로는, 도 8에 도시된 네트워크 구조(13)는 바람직하게는, 소스 라인(8)의 도전층(6)의 융점으로 유지하면서 가열됨으로써, 도전층(6)이 용융된다. 그 다음, 도 10에 도시한 바와 같이, 기능선(7)과 소스 라인(8) 간의 교차 부분에서, 도전층(6)의 일부분이 용융되고, 그 도전층(6)의 용융된 일부분이 기능선(7)의 오믹 콘택트 층(4)에 접촉한다. 그 후에, 네트워크 구조(13)가 실온까지 냉각되는 때에, 그 도전층(6)의 용융된 일부분이 고형화되어, 소스 라인(8)과 기능선(7) 사이에 접속부(14)를 형성한다. 접속부(14)는 소스 라인(8)의 도전층(6)의 일부이기 때문에, 접속부(14)는 소스 라인(8)과 기능선(7)의 오믹 콘택트 층(4) 사이의 전기적 접촉을 확보하게 한다. 또한, 접속부(14)는, 소스 라인(8)과 기능선(7)이 교차 부분에서 기계적으로 확실하게 접속함으로써, 네트워크 구조(13)의 메쉬가 느슨해지는 것을 방지하며 네트워크 구조(13)의 안정성을 증가시킨다.
후속하여, 네트워크 구조(13)는 예로서 드라이 에칭 공정 또는 웨트 에칭 공정을 실시하여, 기능선(7)의 오믹 콘택트 층(4)을 선택적으로 제거한다. 이 공정 단계에서, 드라이 에칭 공정을 위한 마스크를 별도로 설치하는 필요는 없다. 그 이유는, 소스 라인(8)과 기능선(7)의 교차 부분에 형성된 접속부(14)가 마스크로 하여 기능하여, 접속부(14)로 피복된 오믹 콘택트 층(4)의 부분들을 보호하기 때문이다. 따라서, 도 11 및 12에 도시한 바와 같이, 소스 라인(8)과 기능선(7)의 교차 부분만이 오믹 콘택트 층(4)이 남겨져, 제1 오믹 콘택트 층(15)이 형성된다. 제1 오믹 콘택트 층(15)은, 후에 형성되는 트랜지스터의 소스 전극으로 된다. 또한, 제1 오믹 콘택트 영역(115)이 제1 오믹 콘택트 층(15)과 반도체층(3) 사이에 형성되어, 제1 오믹 콘택트 영역(115)을 통하여 제1 오믹 콘택트 층(15)과 반도체층(3) 사이에 전류가 흐를 수 있다. 이러한 방식으로, 제1 오믹 콘택트 층(15)과 제1 오믹 콘택트 영역(115)은 소스 라인(8)과 기능선(7) 사이의 교차 부분에서 접속부(14)에 의해 획정되는 각각의 영역에 위치된다. 그래서, 제1 오믹 콘택트 층(15)과 제1 오믹 콘택트 영역(115)은, 소스 라인들(8) 각각이 기능선들(7) 중의 대응하는 하나와 교차하는 영역에 의해 획정되는 제1 오믹 콘택트 영역(115)에 의해, 소스 라인들(8)과 자동적으로 또는 본질적으로 정렬되는 것으로 여겨질 수도 있다. 이러한 이유로, 제1 오믹 콘택트 층(15) 각각을 소스 라인(8)과 정렬하거나 특히 기능선(7) 각각을 소스 라인(8)과 정렬하는 추가적인 공정 단계를 수행할 필요가 없다. 이러한 점에서, 제1 오믹 콘택트 영역(115)은 "자기 정합"이라 하며, 소스 라인들(8)과 기능선들(7)의 교차에 의해 제1 오믹 콘택트 영역(115)이 자동적으로 또는 본질적으로 성취되기 때문에 어떠한 정렬 공정도 필요 없게 된다.
도 3에 도시하는 기능선(7) 바람직하게는 오믹 콘택트 층(4)을 포함한다. 하지만, 오믹 콘택트 층(4)은 기능선(7)으로부터 생략되더라도 좋다. 기능선(7)이 오믹 콘택트 층(4)을 포함하고 있지 않은 경우에는, 소스 라인(8)의 도전층(6)은 바람직하게는, 기능선(7)의 반도체층(3)으로 확산하여 들어가는 도펀트로 도핑되며, 반도체층(3)내에 오믹층으로 저저항층을 형성한다. 대안으로서는, 소스 라인(8)의 도전층(6)은 또한 반도체층(3)과 합금화하여 저저항층을 형성하는 재료를 포함할 수도 있다. 앞선 경우에서, 네트워크 구조(13)를 열 처리하고 소스 라인(8)의 도전층(6)을 용융하여 접속부(14)가 형성되는 때에, 도펀트가 접속부(14)로부터 기능선(7)의 반도체층(3)으로 확산하여 간다. 그 결과, 도 13에 도시한 바와 같이, 제1 오믹 콘택트 층(15')이 반도체층(3)내에 형성된다. 후의 경우에서, 접속부(14)는 반도체층(3)과 합금화하여 반도체층(3) 내에 제1 오믹 콘택트 층(15')을 형성한다. 제1 오믹 콘택트 영역(115')이 또한 제1 오믹 콘택트 층(15')과 반도체층(3) 사이에 형성된다.
제1 대안의 오믹 콘택트 층(15')과 제1 대안의 오믹 콘택트 영역(115')은 소스 라인(8)과 기능선(7) 사이의 교차 부분에서 접속부(14)에 의해 획정되는 각각의 영역에 위치된다. 그래서, 제1 대안의 오믹 콘택트 층(15')과 제1 대안의 오믹 콘택트 영역(115')은, 소스 라인들(8) 각각이 기능선들(7) 중의 대응하는 하나와 교차하는 영역에 의해 획정되는 제1 오믹 콘택트 영역(115')에 의해, 소스 라인들(8)과 자동적으로 또는 본질적으로 정렬되는 것으로 여겨질 수도 있다. 이러한 이유로, 제1 대안의 오믹 콘택트 층(15') 각각을 소스 라인(8)과 정렬하거나 특히 기능선(7) 각각을 소스 라인(8)과 정렬하는 추가적인 공정 단계를 수행할 필요가 없다. 그래서, 제1 오믹 콘택트 층(15)이나 제1 오믹 콘택트 영역(115)과 마찬가지로, 제1 대안의 오믹 콘택트 층(15')은 "자기 정합"으로 고려된다.
제1 오믹 콘택트 층(15 또는 15')이 형성된 후, 그 후에 형성될 트랜지스터의 특성의 향상이나 신뢰성의 향상을 위하여, 네트워크 구조(13) 전체는 보호막(예로서, 절연막)으로 피복될 수도 있다. 예를 들면, 오믹 콘택트 층(4)이 선택적으로 제거된 후, 네트워크 구조(13) 전체는 플라즈마 강화된 CVD 공정에 의해 질화 규소막 또는 산화 규소막으로 피복될 수도 있다.
다음에, 도 14 및 15에 도시한 바와 같이, 네트워크 구조(13)는 바람직하게는, 평탄화층(17)을 이용하여 기판(16)에 고정된다. 기판(16)은, 예를 들면 폴리에테르 술폰(PES)으로 이루어질 수도 있는데, PES는 투명성을 가지며 약 200℃에서 거의 변형되지 않고 작은 선팽창계수 및 매우 적은 온도 의존성을 가지고 있다. 따라서, PES 기판(6)은 그 크기를 양호한 안정성을 가지고 유지할 수 있고, 그래서 플렉시블 표시 장치를 제작하는데 효과적으로 이용될 수 있다. 선택사항으로서, 반사형 표시 장치를 제작하기 위해, 기판(16)은 스테인레스 기판으로 이루어질 수도 있다. 또 다른 대안으로서는, 유리 기판이 이용될 수도 있다. 평탄화층(17)은 에폭시 수지, 아크릴 수지 또는 다른 적절한 수지로 이루어질 수도 있다. 또한, 평탄화층(17)은, 네트워크 구조(13)가 접착층(도시하지 않음)을 통해 기판(16) 상에 접착된 후에, 제공될 수도 있다. 본 실시예에서는, 평탄화층(17)은 접착층으로서도 기능한다. 접착층은 평탄화층의 재료, 두께 및 도포 방법에 따라 필요할 수도 있고 필요하지 않을 수도 있다.
특히, 본 실시예에서는, 네트워크 구조(13)가 기판(16)상에 배치된 후, 네트워크 구조(13)는 바람직하게는, 평탄화층(17) 내에 거의 전체가 매립되기에 충분한 두께로 평탄화층(17)으로써 코팅된다. 그 후, 평판화층(17)이 경화된 때, 평탄화층(17)의 표면은 화학적 기계적 연마(CMP) 공정에 의해 편평하고 매끄럽게 된다. 네트워크 구조(13)에서, 경사 및 위사 쓰레드 사이의 교차 부분은 다른 부분 보다 두껍게 되어 있다. 따라서, 평탄화층(17)이 깊게 에칭되는 경우에, 교차 부분이 노출되어 개구(18)가 형성된다. 네트워크 구조(13)의 표면 전체가 보호막으로 코팅되어 있는 경우에는, 개구(18)에서 노출된 보호막의 부분도 또한 에칭된다. 이러한 방식으로, 반도체층(3)은 기능선(7)과 소스 라인(8)의 교차 부분에 위치된 개구(18)에서 노출된다. 이러한 방법에 따르면, 콘택트 홀을 형성하기 위한 패터닝 공정을 수행할 필요가 없고, 기능선(7)과 소스 라인(8) 사이의 교차 부분에 자동적으로 또는 본질적으로 정렬되도록 개구(18)가 형성될 수 있다. 대안으로서는, 종래 기술과 같이, 개구(18)를 규정하는 패턴이 포토리소그래피 공정에 의해, 네트워크(13)를 피복하는 평탄화층(17)에 대하여 형성되고, 그 다음에, 그 평탄화층(17)은 마스크 패턴을 이용하여 선택적으로 에칭될 수도 있다.
본 실시예에서는, 기판(16) 및 평탄화층(17)이 바람직하게는, 네트워크 구조(13)를 고정하는 구조로서 기능하고 있다. 대안으로서는, 네트워크(16)가 평탄화층(17)만으로 고정될 수 있다면, 기판(16)은 생략될 수도 있다.
그 후, 도 16 및 17에 도시한 바와 같이, 개구(18)에 노출된 기능선(7)의 반도체층(3)에 접촉하도록 제2 오믹 콘택트 층(19)이 형성된다. 오믹 콘택트 층(19)은, 예로서 종래의 플라즈마 강화된 CVD 공정에 의해 n+형 실리콘막을 증착하고 예로서 종래의 포토리소그래피 공정에 의해 실리콘막을 패터닝함으로써 얻어진다. 종래의 포토리소그래피 프로세스에 의해서 패터닝함으로써 형성할 수 있다. 제2 오믹 콘택트 영역(119)이 제2 오믹 콘택트 층(19)과 반도체층(3) 사이에 형성되고, 제2 오믹 콘택트 영역(119)을 통하여 제2 오믹 콘택트 층(19)과 반도체층(3) 사이에 전류가 흐를 수 있다. 후속하여, 제2 오믹 콘택트 층(19)과 전기적으로 접촉하도록 화소 전극(20)이 형성된다. 화소 전극(20)은 예로서 금속막 또는 ITO 등의 투명 도전막으로 이루질 수도 있다.
선택사항으로서, 제2 오믹 콘택트 층(19)은, 도 18 및 19에 도시한 바와 같이, 기능선(7)의 반도체층(3) 내에 획정될 수도 있다. 이러한 대안의 제2 오믹 콘택트 층(19')을 형성하기 위해, 개구(18)에 노출된 기능선(7)의 반도체층(3)으로 도펀트 이온이 주입 또는 확산될 수도 있다. 대안의 제2 오믹 콘택트 층(19')은 또한 개구(18)에 노출된 반도체층(3) 상에 금속막을 증착시키고 반도체층(3)과 합금화시킴으로써, 형성될 수도 있다. 이 경우에, 제2 오믹 콘택트 영역(119')은 제1 오믹 콘택트 층(19)과 반도체층(3) 사이에 획정할 수도 있다.
이러한 방식으로, 기능선(7)과 소스 라인(8) 사이의 교차 부분에서 행렬로 배열된 트랜지스터(21)가 그 내부에 형성된 트랜지스터 어레이가 얻어진다. 또한, 각각의 트랜지스터(21)가 대응하는 화소 전극(20)에 접속되어 있는 액티브 매트릭스 기판(22)이 또한 완성된다.
도 20은, 도 16 및 도 17 또는, 도 18 및 19 에 도시된 액티브 매트릭스 기판(22)의 트랜지스터 어레이 내에 포함되는 하나의 트랜지스터를 개략적으로 나타내는 사시도이다. 도 20에 도시된 바와 같이, 트랜지스터(21)는, 제1 오믹 콘택트 영역(115)(또는, 도 13에 도시된 대안의 제1 오믹 콘택트 영역(115')), 제2 오믹 콘택트 영역(119)(또는 도 19에 도시된 대안의 제2 오믹 콘택트 영역(119'), 반도체층(3)의 일부분에 제1 및 제2 오믹 콘택트 영역(115 및 119)(또는 115' 및 119')에 의해 형성된 채널 영역(23)을 포함한다. 제1 오믹 콘택트 영역(115 또는 115')을 명확히 나타내기 위해 도 20에 도시하지는 않았지만, 소스 라인(8)의 도전층(6)의 일부인 접속부(14)가, 제1 오믹 콘택트 영역(115 또는 115')과 제2 오믹 콘택트 영역(119 또는 119') 사이에 위치된다. 제1 오믹 콘택트 영역(115 또는 115')과 제2 오믹 콘택트 영역(119 또는 119')에 의해 샌드위치되고, 반도체층(3)과 절연층(2)을 개재하여 인접하고 있는 기능선(7)의 중심선(1)은 트랜지스터(21)의 게이트 전극으로서 기능한다. 한편, 제1 오믹 콘택트 층(15 또는 15')을 포함할 수도 있는 제1 오믹 콘택트 영역(115 또는 115') 및 제2 오믹 콘택트 층(19 또는 19')을 포함할 수도 있는 제2 오믹 콘택트 영역(119 또는 199')은 각각 트랜지스터(21)의 드레인 전극 및 소스 전극으로서 기능한다.
상술한 바와 같이, 제1 오믹 콘택트 영역(115 또는 115') 및 제1 오믹 콘택트 층(15 또는 15')은 기능선(7)과 소스 라인(8) 사이의 교차 부분에 자동적으로 또는 본질적으로 위치되고 정렬된다. 따라서, 어떠한 정렬 공정을 수행하지 않더라도, 소스 라인(8)은 제1 오믹 콘택트 영역(115 또는 115')에서의 제1 오믹 콘택트 층(15 또는 15')에 의도하는 대로 확실하게 접속된다. 그래서, 트랜지스터(21)는 기능선(7)의 중심선(2)과 소스 라인(8)을 이용하여 제어될 수 있다.
도 21은, 액티브 매트릭스 기판(22) 전체를 등가 회로도이다. 도 21에 도시된 바와 같이, 화소 전극(20) 각각은, 대응하는 트랜지스터(21)의 제2 오믹 콘택트 영역(119 또는 119') 및/또는 제2 오믹 콘택트 층(19 또는 19')(즉, 드레인 전극)에 접속되어 있다. 한편, 각각의 트랜지스터(21)의 제1 오믹 콘택트 영역(115 또는 115') 및/또는 제1 오믹 콘택트 층(15 또는 15')(즉, 소스 전극)은 대응하는 소스 라인(8)에 접속되어 있다. 기능선(7)의 중심선(1)은, 트랜지스터(21)의 게이트 전극 뿐만아니라 액티브 매트릭스 기판(22)에 대한 게이트 라인으로서의 기능을 한다. 축적 커패시터 라인(9)의 중심선(10)은 공통 전위에 접속되어 있다. 그래서, 중심선(10), 화소 전극(20), 및 절연층(11)은 축적 커패시턴스를 형성한다. 축적 커패시터 라인(9)을 이용함으로써, 소위 "DC 오프셋", 즉, 화소 전위의 변동이 최초화될 수 있다.
상기 게이트 라인을 획정하는 중심선(1)이 게이트 라인 드라이버 IC(25)에 접속되고 상기 소스 라인(8)이 소스 라인 드라이버 IC(26)에 접속되는 경우, 게이트 신호에 응답하여 선택된 하나의 중심선(또는 게이트 라인)(1)에 접속되어 있는 트랜지스터(21)가 턴온된다. 그 결과, 소스 라인(8)을 통하여 온 상태의 트랜지스터(21)의 하나에 접속되어 있는 화소 전극(20)의 하나에 데이터 신호가 인가된다.
본 바람직한 실시예의 트랜지스터 어레이 및 액티브 매트릭스 기판에서, 트랜지스터(21)의 게이트 절연막을 획정하는 절연층(2)과 반도체층(3)이 미리 기능선(7)을 위하여 형성된다. 따라서, 절연층(2)과 반도체층(3)이 충분한 고온에서 형성되는 경우, 절연층(2)은 높은 절연 내력을 보이고 반도체층(3)은 높은 이동도 및 낮은 결함 밀도를 보일 수 있다. 그러나, 기판(16)은 절연층(2)과 반도체층(3)이 노출되는 고온에 노출되지 않는다. 따라서, 약 1000℃를 넘는 처리 온도에서 형성된 반도체층 및 절연층을 포함하는 트랜지스터가 예컨대 약 200℃ 이하의 내열성을 갖는 플라스틱 기판 위에 형성될 수 있다. 그 결과, 가요성(즉, 자유롭게 구부릴 수 있는) 액티브 매트릭스 기판과 가요성 TFT 액정 표시 장치 또는 유기 EL 표시 장치가 실현된다.
또한, 전술한 바와 같이, 제1 오믹 콘택트 층(15)이, 상기 영역, 즉 제1 오믹 콘택트 영역(115)에 자동적으로 및 고유하게 자기정합적으로 위치하도록 형성된다. 전술한 바와 같이, 제1 오믹 콘택트 영역(115)은 소스 라인(8) 및 기능선(7) 사이의 교차 영역에 의해 획정된다. 또한, 제1 오믹 콘택트 영역(115)과 제1 오믹 콘택트 층(15)은 정확한 소망 위치에서 의도하는 대로 정확하게 소스 라인(8)과 전기적으로 접촉한다. 또한, 소스 라인(8)과 기능선(7)이 함께 직조된 후에야 비로서 제2 오믹 콘택트 층(19) 또는 제2 오믹 콘택트 영역(119')이 형성된다. 따라서, 기능선(7) 및 소스 라인(8)이 배열되는 동안 오정렬에 대한 걱정 없이, 많은 트랜지스터들이 의도된 대로 정확하게 정렬되고 오정렬은 전혀 없는 트랜지스터 어레이 및 액티브 매트릭스 기판이 얻어질 수 있다.
또한, 종래의 제조 공정에서, 최고 내열 온도를 초과하는 온도에서 고온 공정이 수행될 때마다 낮은 내열성을 갖는 기판은 팽창한다. 일단 기판이 팽창하면, 기판은 그 원래의 모양을 회복하지 못하며 그 대신에 크기가 증가하였다. 이 때문에, 낮은 내열성을 갖는 기판 위에 액티브 매트릭스 기판을 형성하려고 해도, 일단 그 기판이 그러한 고온 공정에 의해 팽창하였다면 그 기판 위에 배선, 전극 및 다른 구성 요소들을 원하는 대로 정확하게 배열하는 것은 종래 기술에서는 매우 어려웠다.
반면에, 본 발명의 바람직한 실시예에 따른 트랜지스터 어레이 및 액티브 매트릭스 기판에서, 기판(16)은 그러한 고열에 결코 노출되지 않는다. 이 때문에, 기판(16)의 과도한 열팽창으로 인한 오정렬이 방지되고 설계된 대로 정확하게 패턴이 획정될 수 있다. 따라서, 트랜지스터 및 액티브 매트릭스 기판의 생산 수율도 증가한다. 즉, 높은 열팽창 계수를 갖는 기판(예컨대, 플라스틱 기판)을 이용하는 경우에도, 원하는 패턴을 갖는 액티브 매트릭스 기판을 매우 높은 수율로 제조할 수 있다. 또한, 소스 라인(8) 및 기능선(7)이 네트워크 구조에 의해 지지되기 때문에, 기판(16)이 팽창하거나 수축하는 경우에도 소스 라인(8)과 기능선(7) 사이에 오정렬이 발생하는 것이 방지된다. 이것은 네트워크 구조가 기판(16)의 팽창이나 수축에 의해 거의 영향을 받지 않기 때문이다.
또한, 소스 라인(8)과 기능선(7)을 함께 직조함으로써 네트워크 구조가 형성기 때문에, 트랜지스터 어레이는 종래 기술의 장치와 비교하여 훨씬 더 집적되고 소형화된 통합 구조를 가질 수 있다. 이 네트워크 구조의 소스 라인(8)과 기능선(7) 사이의 각 교차 부분에, 제1 및 제2 오믹 콘택트 영역(115, 119)이 획정되고 제1 및 제2 오믹 콘택트 층(15, 19)이 그들 사이의 기능선(7)의 중심선을 샌드위치하도록 배열된다. 즉, 소스 라인(8)과 전기적으로 접촉하는 제1 오믹 콘택트 층(15)이 기능선(7)의 중심선(1) 아래에 위치한다. 한편, 화소 전극(20)과 전기적으로 접촉하는 제2 오믹 콘택트 층(19)은 기능선(7)의 중심선(1) 위에 위치한다. 따라서, 소스 라인(8)과 기능선(7) 사이의 교차 부분이 일부 레벨 차를 만든다고 해도, 그 차이는 평탄화층(11)에 의해 제거될 수 있다. 따라서, 화소 전극(20)은 레벨 차에 의해 영향을 받지 않는다.
전술한 본 발명의 바람직한 실시예는 액티브 매트릭스 기판(22)에 관한 것이다. 액티브 매트릭스 기판(22)은 예컨대 액정 표시 장치에 효과적으로 이용될 수 있다. 본 발명의 바람직한 실시예에 따른 액정 표시 장치는 다음과 같은 방식으로 제조될 수 있다. 우선, 대향 전극과 컬러 필터층을 포함하는 대향 기판이 마련된다. 다음에, 액티브 매트릭스 기판의 표면 및 대향 기판의 표면 위에 배향막이 설치되고, 다음에 러빙 처리된다. 그 후에, 러빙된 표면이 서로 대향하도록 2개의 기판이 실 부재로 함께 접합된다. 마지막으로, 액정 재료가 기판 사이의 갭에 주입되어 액정 표시 장치를 얻는다.
본 발명의 바람직한 실시예에 따른 액티브 매트릭스 기판도 액정 표시 장치만이 아니라 다양한 다른 형태의 표시 장치에 적용될 수 있다. 구체적으로, 이 경우에, 광학 특성의 변화를 초래하거나 전압 인가 시에 발광하는 재료가 표시 매체층을 위한 재료로서 이용될 수 있으며, 이 표시 매체층은 본 발명의 액티브 매트릭스 기판과 대향 기판 사이에 삽입된다. 예컨대, 본 발명의 바람직한 실시예에 따른 액티브 매트릭스 기판은 표시 매체층이 유기 형광 재료로 이루어지는 유기 EL 표시 장치에 효과적으로 이용될 수 있다.
전술한 바람직한 실시예의 액티브 매트릭스 기판(22)이 기능선(7)의 반도체층(3)으로의 광 입사에 의해 영향을 받는다면, 일부 적절한 차광 소자 또는 소자들이 액티브 매트릭스 기판(22)에 설치될 수도 있다. 예컨대, 반사형 화상 표시 장치가 액티브 매트릭스 기판(22)위에 형성되는 경우, 평탄화층(11)은 흑색 수지와 같은 불투명 재료로 이루어질 수 있다. 한편, 투과형 화상 표시 장치가 형성되는 경우, 불투명층은 기능선(7)을 코팅하도록 배치될 수 있다.
구체적으로, 도 13에 도시된 네트워크 구조(13)가 형성된 후에, 도 22 및 도 23에 나타낸 바와 같이, 네트워크 구조(13)가 흑색 수지로 이루어진 불투명층(27)으로 전체적으로 피복될 수 있다. 다음에, 도 24 및 도 25에 나타낸 바와 같이, 불투명층(27)으로 피복된 네트워크 구조(13)가 평탄화층(17)으로 기판(16) 위에 고정된다. 그 후에, 불투명층(27) 및 평탄화층(17)은 반도체층(3)이 노출될 때까지 부분적으로 에칭되어, 도 26 및 도 27에 나타낸 바와 같이 개구를 형성한다. 마지막으로, 제2 오믹 콘택트 층(19) 및 화소 전극(20)이 형성되어, 도 28 및 도 29에 나타낸 바와 같이 불투명층(27)을 포함하는 액티브 매트릭스 기판(22')을 얻는다.
전술한 바람직한 실시예에서, 반도체층(3)은 기능선(7)을 따라 연속하고 있다. 이 때문에, 2개의 인접 트랜지스터(21) 사이의 거리가 짧다면, 2개의 인접 트랜지스터(21)가 서로 간섭할 수 있다. 이 경우에, 각 부분인 개구(18)보다 작은 선택적인 제2 오믹 콘택트 층(19")이 설치되며, 도 30에 나타낸 바와 같이 각 부분이 제2 오믹 콘택트 층(19")의 관련 부분을 둘러싸도록 제3 오믹 콘택트 층(32)이 설치될 수 있다. 바람직하게는, 소스 라인(8)과 축적 커패시터 라인(9) 사이의 교차 부분에 추가적인 개구(18)가 설치될 수 있다. 이들 추가적인 개구(18) 각각에서, 제3 오믹 콘택트 층(32)은 도 30에 나타낸 바와 같이 전극(31)을 통하여 소스 라인(8)에 전기적으로 접속되어 있다. 이러한 구조에서, 제3 오믹 콘택트 층(32)은 2개의 인접 트랜지스터(21) 사이의 원치 않는 간섭을 최소화할 수 있다.
이하에, 본 발명의 제2의 특정한 바람직한 실시예를 설명한다. 제2의 바람직한 실시예에서, 전술한 제1의 바람직한 실시예의 액티브 매트릭스 기판이 대향 매트릭스형 화상 표시 장치에 적용된다. 제1의 바람직한 실시예의 액티브 매트릭스 기판에서, 반도체층이 각 기능선을 둘러싸고, 기능선 위의 많은 트랜지스터가 반도체층을 통하여 함께 연결되어 있다. 이 때문에, 각 트랜지스터의 제2 오믹 콘택트 층에, 그 관련 소스 라인으로부터 채널 영역을 통하여 흐르는 전류만이 아니라 그 인접 트랜지스터의 소스 라인으로부터의 의도하지 않은 누설 전류가 공급될 수 있다.
각 트랜지스터의 드레인 전극이 인접 트랜지스터의 소스 라인으로부터 충분히 공간적으로 떨어져 있거나 반도체층의 채널이 충분히 높은 저항을 갖는 경우에 이 누설 전류의 양은 무시할 만하다. 그러나, 본 발명의 바람직한 실시예가 고정밀 화상 표시 장치에 적용되는 경우, 누설 전류에 의해 표시 품질이 심각하게 영향받을 수 있다. 본 발명의 현재 실시예에 따른 대향 매트릭스형 화상 표시 장치는 이러한 상황에 효과적으로 이용될 수 있다.
도 31은 본 발명의 이 바람직한 실시예에 따른 대향 매트릭스형 화상 표시 장치(35)를 개략적으로 설명하는 단면도이다. 도 31에 나타낸 바와 같이, 대향 매트릭스형 화상 표시 장치(35)는 액티브 매트릭스 기판(22), 대향 기판(36) 및 이 기판들(22, 36) 사이에 샌드위치된 액정층(37)을 포함한다. 액티브 매트릭스형 기판(22)은 전술한 제1의 바람직한 실시예의 대응 부분과 동일한 구조를 갖는 것이 바람직하다. 그러나, 제2의 바람직한 실시예에서는 소스 라인(8)에 기준 전압이 인가되는 것이 바람직하다.
도 31 및 도 32에 나타낸 바와 같이, 대향 기판(36)은 바람직하게도 컬러 필터층(39)(컬러 필터들(39a. 39b, 39c)을 포함함), 예컨대 ITO로 이루어지는 것이 바람직한 투명 전극(40) 및 불투명층(50)을 포함하며, 이들은 투명 기판(38) 위에 이 순서로 적층되어 있다. 대향 기판(36) 위의 투명 전극(40)은 액티브 매트릭스 기판(22) 위의 기능선(7)에 실질적으로 직각으로 연장한다. 투명 전극(40) 각각은 데이터 라인으로서 기능하여 데이터 신호를 수신한다. 이 대향 매트릭스형 화상 표시 장치에서, 투명 전극(40)과 화소 전극(20) 사이의 전위차를 만듦으로써 액정층(37)의 액정 분자가 구동되어 그 위에 화상을 표시한다.
대향 매트릭스형 화상 표시 장치(35)에서, 개별적인 화소 전극(20)에 동일한 신호가 입력된다. 따라서, 기능선(7) 위의 복수의 인접 트랜지스터들에 의해 동일한 반도체층(3)이 공유되는 경우에도, 화소 전극(20)이 동일한 전위 레벨에 있기 때문에 트랜지스터중 하나로부터 그 인접 트랜지스터로 누설 전류가 흐르지 않는다. 따라서, 화상 표시 장치는 고정밀이며 우수한 화상 품질을 달성한다.
전술한 바람직한 실시예에서, 기능선(7)은 기준 전위가 인가되는 소스 라인(8)을 이와 실질적으로 직각으로 가로지른다. 그러나, 기능선(7)은 소스 라인(8)에 실질적으로 직각으로 연장할 필요는 없으며, 소스 라인(8)과 실질적으로 평행하게 연장할 수도 있다.
본 발명의 제3의 특정한 바람직한 실시예를 도 33 및 도 34를 참조하여 설명한다.
전술한 제1의 바람직한 실시예의 액티브 매트릭스 기판(22)과는 달리, 본 발명의 제3의 바람직한 실시예에 따른 액티브 매트릭스 기판(50)은 축적 커패시터 라인(9)과 더미 라인(28)을 포함하지 않는다.
도 33 및 도 34에 나타낸 바와 같이, 액티브 매트릭스 기판(50)은 제1 그룹의 기능선(7a), 제2 그룹의 기능선(7b), 제1 그룹의 소스 라인(8a) 및 제2 그룹의 소스 라인(8b)을 포함한다. 제1 및 제2 그룹의 기능선들(7a, 7b)은 교대로 배열된다. 제1 및 제2 그룹의 기능선들(7a, 7b) 각각은 전술한 제1의 바람직한 실시예의 기능선(7)과 동일한 구조를 갖는다. 제1 및 제2 그룹의 소스 라인들(8a, 8b)은 교대로 배열되어 있다. 제1 및 제2 그룹의 소스 라인들(8a, 8b) 각각은 전술한 제1의 바람직한 실시예의 소스 라인(8)과 동일한 구조를 갖는다.
전술한 제1의 바람직한 실시예에서와 같이, 제1 및 제2 그룹의 기능선들(7a, 7b)과 제1 및 제2 그룹의 소스 라인들(8a, 8b)은 평직(plain weaving) 기술에 의해 하께 직조된다. 평직 기술에서, 교차 부분에서의 한 쌍의 경사 및 위사 쓰레드간의 수직 레벨 관계는 다음 교차 부분에서의 경사 및 위사 쓰레드간의 수직 레벨 관계와 반대이다. 이 바람직한 실시예에서, 제1 및 제2 그룹의 기능선들(7a, 7b)이 교대로 배열되고, 제1 및 제2 그룹의 소스 라인들(8a, 8b)도 교대로 배열되어 있다. 따라서, 제1 그룹의 기능선(7a)과 제1 그룹의 소스 라인(8a) 사이의 각 교차 부분에서, 기능선(7a)은 항상 소스 라인(8a)의 위쪽에 위치한다. 마찬가지로, 제2 그룹의 기능선(7b)과 제2 그룹의 소스 라인(8b) 사이의 각 교차 부분에서, 기능선(7b)은 항상 소스 라인(8b)의 위쪽에 위치한다.
제2 오믹 콘택트 층(19a)이 기능선(7a)의 반도체층(3)과 전기적으로 접촉하도록 제1 그룹의 기능선(7a)과 제1 그룹의 소스 라인(8a) 사이의 각 교차 부분에 개구(18a)가 설치된다. 마찬가지로, 제2 오믹 콘택트 층(19b)이 기능선(7b)의 반도체층(3)과 전기적으로 접촉하도록 제2 그룹의 기능선(7b)과 제2 그룹의 소스 라인(8b) 사이의 각 교차 부분에 개구(18b)가 설치된다. 이런 식으로, 제1 그룹에 속하는 트랜지스터(21a)가 제1 그룹의 기능선(7a)과 제1 그룹의 소스 라인(8a) 사이의 각 교차 부분에 형성되는 한편, 제2 그룹에 속하는 트랜지스터(21b)가 제2 그룹의 기능선(7b)과 제2 그룹의 소스 라인(8b) 사이의 각 교차 부분에 형성된다. 그 결과, 제1 그룹의 트랜지스터(21a) 및 제2 그룹의 트랜지스터(21b)를 포함하는 트랜지스터 어레이가 형성된다.
제1 그룹에 속하는 화소 전극(20a)이 제1 그룹의 트랜지스터(21a) 각각의 제2 오믹 콘택트 층(19a)에 접속된다. 한편, 제2 그룹에 속하는 화소 전극(20b)이 제2 그룹의 트랜지스터(21b) 각각의 제2 오믹 콘택트 층(19b)에 접속된다. 도 33에 나타낸 바와 같이, 제1 그룹의 4개의 인접 트랜지스터(21a)의 세트에 의해 획정되고 전술한 제1의 바람직한 실시예의 하나의 화소 전극(20)에 대응하는 영역에 제1 및 제2 그룹의 화소 전극(20a, 20b)의 각 쌍이 설치된다.
이러한 액티브 매트릭스 기판(50) 상에서, 제1 그룹의 화소 전극(20a)과 제2 그룹의 화소 전극(20b)의 교대 배열인 1열의 화소 전극이 기능선(7a)의 중심선(1) 및 기능선(7b)의 중심선(1)에 의해 구동된다. 이러한 구조에서, 화소 전극에 접속되는 트랜지스터는 모두 트랜지스터 어레이의 네트워크 구조의 표면측(또는 이면측)에 배열될 수도 있다.
액티브 매트릭스 기판(50)을 구동하기 위하여, 동일한 게이트 신호가 제1 그룹의 기능선(7a)각각의 중심선(1) 및 제2 그룹의 관련 기능선(7b)의 중심선(1)에 공급될 수 있다. 또한, 반도체층(3)이 충분히 높은 이동도를 달성한다면 그리고 각 트랜지스터의 온 상태 기간이 절반인 경우에도 화소 전극이 충전될 수 있다면, 그 펄스 폭이 도 35에 나타낸 바와 같이 하나의 화소에 대하여 종래 게이트 신호의 절반 이하인 게이트 신호가 제1 그룹의 기능선(7a)의 중심선(1) 및 제2 그룹의 기능선(7b)의 중심선(1)에 별도로 인가될 수 있다. 그러면, 한 트랜지스터로부터 반도체층(3)을 통하여 인접 트랜지스터로 누설되는 전류의 양이 감소될 수 있다.
전술한 바와 같이, 본 바람직한 실시예에 따르면, 더미 라인을 설치할 필요가 없다. 전술한 제1의 바람직한 실시예에서는, 바람직하게도 2개의 수직선(즉, 축적 커패시터 라인과 기능선)과 2개의 수평선(즉, 소스 라인과 더미 라인)에 의해 하나의 화소가 획정되어 있다. 한편, 이 제3의 바람직한 실시예에서는, 2개의 수직선(즉, 한 쌍의 기능선)과 2개의 수평선(즉, 소스 라인들)에 의해 하나의 화소가 획정되는 것이 바람직하다. 따라서, 본 바람직한 실시예의 트랜지스터 어레이의 네트워크 구조가 제1의 바람직한 실시예의 네트워크 구조와 동일한 피치를 갖는 경우, 본 바람직한 실시예의 트랜지스터 어레이는 보다 높은 해상도를 가질 수 있다. 기능선이 직조되는 속도는 트랜지스터 어레이의 피치에 의존한다. 이 때문에, 본 바람직한 실시예의 트랜지스터 어레이가 전술한 제1의 바람직한 실시예의 대응 부분과 동일한 해상도를 가져야 하는 경우에, 전자의 트랜지스터 어레이는 보다 높은 속도로 제조될 수 있다.
선택적으로, 전술한 바람직한 실시예에서와 같이, 본 바람직한 실시예의 액티브 매트릭스 기판(50)에는 필요하거나 바람직하다면 불투명층이나 절연층이 설치될 수도 있다.
이하에, 본 발명의 제4의 특정한 바람직한 실시예를 설명한다. 제4의 바람직한 실시예에 따른 액티브 매트릭스 기판은 기능선과 소스 라인을 함께 직조하지 않고서 형성된 네트워크 구조를 갖는다.
이러한 액티브 매트릭스 기판은 다음의 방식으로 만들어진다.
우선, 기능선(7), 소스 라인(8) 및 축적 커패시터 라인(9)이 제1의 바람직한 실시예에 대하여 전술한 바와 같이 마련된다. 보다 구체적으로는, 소스 라인(8)을 실질적으로 서로 평행하게 배열한 후에, 도 36에 나타낸 바와 같이 기능선(7)과 축적 커패시터 라인(9)을 소스 라인(8)과 실질적으로 직각으로 교차하여 소스 라인(8)과 접촉하도록 배열한다. 그 후에, 제1의 바람직한 실시예에 대하여 이미 설명한 바와 같이, 소스 라인(8)의 표면 위의 도전층(6)을 용융하고 고형화하여, 소스 라인(8)을 기능선(7) 및 축적 커패시터 라인(9)에 접속한다. 그 결과, 소스 라인(8)의 도전층(6)이 용융되어, 도 38 및 도 39에 나타낸 바와 같이, 소스 라인(8)과 기능선(7) 사이 및 소스 라인(8)과 축적 커패시터 라인(9) 사이에 접속부(14)를 형성한다. 접속부(14)는 소스 라인(8)과 기능선(7) 사이 및 소스 라인(8)과 축적 커패시터 라인(9) 사이의 보다 넓은 접촉 영역을 제공하여, 이들 라인 쌍을 전기적으로 및 기계적으로 훨씬 더 강하고 확실하게 접속한다.
이어서, 제1의 바람직한 실시예에 대하여 설명한 바와 같이, 이런 식으로 소스 라인(8)을 기능선(7) 및 축적 커패시터 라인(9)에 접속함으로써 형성된 네트워크 구조를 에칭 공정을 처리하여, 접속부(14)를 마스크로 하여 기능선(7)의 오믹 콘택트 층(4)을 선택적으로 제거한다. 다음에, 패터닝된 네트워크 구조가 평탄화층(17)과 함께 기판(16) 위에 고정된다. 본 바람직한 실시예에서는, 기능선(7)과 소스 라인(8)은 함께 직조되지 않는다. 따라서, 소스 라인(8)과 교차하는 기능선(7)의 부분과 기능선(7)의 다른 부분이 동일한 수직 레벨에 위치한다. 따라서, 평탄화층(17)이 예컨대 CMP 공정에 의해 에칭되어 감에 따라서, 기능선(7)의 반도체층(3)의 부분을 기능선(7)을 따라 연속적으로 노출하도록 개구가 형성된다. 그 후에, 제2 오믹 콘택트 층(19)과 화소 전극(20)이 제1의 바람직한 실시예에서와 같이 형성된다.
이런 식으로 형성된 액티브 매트릭스 기판(51)에서는, 어디서든지 동일한 수직 레벨에서 기능선(7)이 소스 라인(8)과 교차한다. 따라서, 제4의 바람직한 실시예의 액티브 매트릭스 기판(51)에는, 전술한 제1의 바람직한 실시예에서 교차 부분의 수직 레벨을 조절하기 위하여 이용되는 더미 라인을 설치할 필요가 없다. 따라서, 소스 라인(8)이 보다 좁은 피치로 배열될 수 있다. 그 결과, 소스 라인에 수직으로 감소된 화소 피치를 갖는 고해상도 화상 표시 장치를 얻을 수 있다. 또한, 축적 커패시터 라인(9)은 소스 라인(8)과 기능선(7) 사이의 교차 부분에서의 기능선(7)의 수직 레벨을 조절하지 않는다. 그러므로, 축적 커패시터 라인(9)의 축적 커패시턴스를 증가시킬 필요가 없다면, 축적 커패시터 라인(9)은 당연히 생략될 수 있다. 이 경우에, 화소 피치도 소스 라인과 실질적으로 평행하게 감소될 수 있다. 따라서, 균일한 보다 높은 해상도를 갖는 화상 표시 장치가 실현된다.
더욱이, 본 바람직한 실시예에 따르면, 기능선(9), 소스 라인(8) 및 축적 커패시터 라인(9)은 함께 직조될 필요가 없다. 따라서, 네트워크 구조를 갖는 트랜지스터 어레이 및 그러한 트랜지스터 어레이를 포함하는 액티브 매트릭스 기판이 제1의 바람직한 실시예보다 짧은 시간에 얻어질 수 있다.
이하에, 본 발명의 제5의 특정한 바람직한 실시예를 설명한다. 제5의 바람직한 실시예는 기능선(7), 소스 라인(8) 및 축적 커패시터 라인(9)을 함께 직조하지 않은 제4의 바람직한 실시예의 액티브 매트릭스 기판의 네트워크 구조를 제조하기 위한 지그 어셈블리에 관한 것이다.
도 40은 소스 라인(8)을 미세 배선으로서 고정하기 위한 제1 고정 지그(60)을 나타낸다. 도 41은 기능선(7) 및 축적 커패시터 라인(9)을 미세 배선으로서 고정하기 위한 제2 고정 지그(70)를 나타낸다. 도 40에 나타낸 바와 같이, 제1 고정 지그(60)는 한 쌍의 고정부(61)와 한 쌍의 보조부(63)를 포함한다.
고정부(61)는 소스 라인의 양단을 끼워 유지하는데 이용된다. 보조부(63)는 고정부(61)를 서로로부터의 간격을 유지하는데 이용되며, 고정부(61)와 결합되어 내부 공간(64)을 획정하는 프레임 구조를 형성한다. 고정부(61)의 양단은 제2 고정 지그(70)와 결합하는 결합부(65)를 포함하고 있다(도 45 참조). 제2 고정 지그(7)도 한 쌍의 고정부(71), 한 쌍의 보조부(73) 및 결합부(75)를 포함하고 있다.
도 42, 43 및 44는 도 40에 나타낸 평면 XLII-XLII에서 본 제1 고정 지그(60)의 단면도들로서, 제1 고정 지그(60)로 소스 라인(8)을 고정하는 방법을 나타낸다. 도 42, 43 및 44에 나타낸 바와 같이, 고정부(61) 각각은 소스 라인(8)을 수용하는 복수의 그루브(65)를 갖는 하반부(61a) 및 소스 라인(8)을 그루부(65) 위로 누르는 상반부(61b)를 포함하고 있다. 그루브(65)의 수, 깊이 및 갭은 소스 라인(8)의 직경 및 제조될 액티브 매트릭스 기판(51)의 사양에 따라 최적화되어 있다. 또한, 하반부(61a) 위의 그루부(65)의 내면과 하반부(61a)와 대향하는 상반부(61b)의 표면은 예컨대 수지의 쿠션층(66) 도는 접착층(66)으로 코팅되어 있다.
도 44 및 도 45에 나타낸 바와 같이, 장력을 인가하면서 양단이 하반부(61a)에 위치하도록 소스 라인(8)을 그루브(65) 위에 놓는다. 그러면, 소스 라인(8)이 상반부와 하반부(61b, 61a) 사이에 샌드위치된다. 접착층(66)이 제공되기 때문에, 장력을 유지하면서 느슨해지는 일없이 소스 라인(8)을 고정부(61)에 의해 유지할 수 있다. 동일한 방식으로, 도 41에 나타낸 바와 같이 기능선(7) 및 축적 커패시터 라인(9)을 제2 고정 지그(70) 위에 고정한다.
다음에, 도 45에 나타낸 바와 같이, 제1 및 제2 고정 지그(60, 70)는 제1 고정 지그(60)의 결합부(65)가 제2 고정 지그(70)의 결합부(75)와 결합하도록 겹쳐져서 적층된다. 이들 결합부(65, 75)가 서로 결합하는 경우에, 도 46에 나타낸 바와 같이 소스 라인(8)이 기능선(7) 및 축적 커패시터 라인(9)과 실질적으로 직각으로 교차하고 이들 라인(7, 9)과 접촉하도록 제2 고정 지그(70)가 제1 고정 지그(60)에 대하여 위치한다.
이어서, 도 47에 나타낸 바와 같이, 소스 라인(8), 기능선(7) 및 축적 커패시터 라인(9)이 그 사이에 샌드위치되고, 한 쌍의 가열/용접 플레이트(68)에 의해 가열된다. 그 결과, 소스 라인(8)의 도전층(6)이 용융되어 도 48에 나타낸 바와 같이 소스 라인(8)과 기능선(7) 사이 및 소스 라인(8)과 축적 커패시터 라인(9) 사이에 접착부(14)를 형성한다. 접착부(14)가 형성되면, 소스 라인(8)이 기능선(7) 및 축적 커패시터 라인(9)에 전기적으로 및 기계적으로 똑같이 강하고 확실하게 접속된다. 그 후에, 제1의 바람직한 실시예에 대하여 이미 설명한 바와 같이, 오믹 콘택트 층(4)이 선택적으로 제거된다.
필요하다면, 그후에 소스 라인(8), 기능선(7) 및 축적 커패시터 라인(9)의 표면이 도 49에 나타낸 바와 같이 불투명층(27)으로 코팅될 수 있다. 그리고 나서, 네트워크 구조가 도 50에 나타낸 바와 같이 평탄화층(17)으로 기판(16) 위에 고정될 수 있다. 선택적으로, 불투명층(27)은 보호막으로 대체될 수도 있다. 다른 선택으로서, 불투명층(27) 및 보호막 모두가 설치될 수도 있다. 그 후에, 소스 라인(8), 기능선(7) 및 축적 커패시터 라인(9)의 과도한 부분이 기판(16)의 외주변을 따라 절단되어 도 51에 나타낸 구조를 얻는다. 마지막으로, 불투명층(27)이 선택적으로 제거되어 도 52에 나타낸 바와 같은 반도체층(3)이 노출된다.
본 바람직한 실시예의 고정 지그를 이용함으로써, 소스 라인(8), 기능선(7) 및 축적 커패시터 라인(9)이 인가된 균일한 장력으로 확실하게 유지될 수 있다. 또한, 많은 소스 라인(8), 기능선(7) 또는 축적 커패시터 라인(9)이 용이하게 취급될 수 있다. 따라서, 액티브 매트릭스 기판의 제조 공정에서 수율이 증가될 수 있다.
이하에, 본 발명의 제6의 특정한 바람직한 실시예를 설명한다. 제6의 바람직한 실시예는 발광성 또는 도광성 조명선을 포함하는 액티브 매트릭스 기판에 관한 것이다.
우선, 예시적인 조명선으로서 발광성 조명선(80)을 도 53을 참조하여 설명한다.
도 53에 나타낸 바와 같이, 바람직하게도 조명선(80)은 적어도 표면이 도전성을 갖고 예컨대 약 30㎛의 직경을 갖는 중심선(81), 중심선(81)을 피복하는 정공 수송층(82), 정공 수송층(82)을 피복하는 발광층(83), 발광층(83)을 피복하는 전자 수송층(84) 및 전자 수송층(84)을 피복하는 투명 전극(85)을 포함하고 있다.
정공 수송층(82), 발광층(83) 및 전자 수송층(84)은 알려진 일렉트로루미네선트(EL) 재료로 이루어질 수 있다. 또한, 정공 수송층(82)은 발광층(83)의 외부에 설치될 수 있으며, 전자 수송층(84)은 발광층(83)의 내부에 설치될 수 있다. 중심선(81)과 투명 전극(85) 사이에 전압이 생기면, 발광층(83)으로부터 광이 방출되어 조명선(80)의 일측으로 출사한다. 도 53에 나타낸 바와 같이, 조명선(80)의 투명 전극(85)은 절연성의 용융 접착층(87)으로 둘러싸인 절연층(86)으로 둘러싸여 있다. 용융 접착층(87)은 절연성을 보이며 약 100℃ 내지 약 400℃의 온도에서 용융하는 재료로 이루어지는 것이 바람직하다.
도 54 및 도 55에 나타낸 바와 같이, 하나의 소스 라인(8)이 하나 또는 다수의 조명선(80)과 교대로 배열된다. 도 54에 나타낸 예에서는, 하나의 소스 라인(8)이 3개의 조명선(80)과 교대로 배열되어 있다. 기능선(7) 및 축적 커패시터 라인(9)은 소스 라인(8) 및 조명선(80)과 교차하고 접촉하도록 배열된다. 그 후에, 이러한 배열이 가열되어, 소스 라인(8)의 도전층(6) 부분이 용융되며, 소스 라인(8)이 기능선(7) 및 축적 커패시터 라인(9)과 전기적으로 및 기계적으로 접속되도록 접속부(14)가 형성된다. 동시에, 조명선(80)의 절연성 용융 접착층(87)이 열에 의해 용융되어 접속부(14')를 형성한다. 접속부(14')는 조명선(80)을 기능선(7) 및 축적 커패시터 라인(9)에 기계적으로 접속시킨다. 이런 식으로, 네트워크 구조(90)가 형성된다.
그 다음에, 전체 네트워크 구조(90)에 예컨대 드라이 에칭 공정을 수행함으로써 기능선(7)의 오믹 콘택트 층(4)이 선택적으로 에칭되어 버린다. 이 처리 단계에서, 도 56 및 57에 나타낸 바와 같이 접속부(14)를 마스크로 이용하여 제1 오믹 콘택트 층(15)이 형성된다. 오믹 콘택트 층(89)도 접속부(14')에 대응하는 영역에 남겨진다.
이어서, 네트워크 구조(90)가 평탄화층(17)으로 기판(16) 위에 고정되고 기능선(7)의 반도체층(3)이 평탄화층(17)의 표면에 노출된다. 마지막으로, 제2 오믹 콘택트 층(19)과 화소 전극(20)이 더 형성되어 도 58에 나타낸 바와 같은 액티브 매트릭스 기판(91)을 얻는다. 도 58에 나타내지는 않았지만, 필요하다면 기능선(7)의 표면 위에 불투명층 또는 보호막이 설치될 수도 있다.
일반적으로 말해서, 화상 표시 장치는 표시 동작을 풀 컬러(full color)로 실현하기 위하여 적색(R), 녹색(G) 및 청색(B)의 삼원색을 필요로 한다. 본 바람직한 실시예의 액티브 매트릭스 기판(91) 위에 컬러 표시 장치를 형성하기 위하여, 정공 수송층(82), 발광층(83) 및 전자 수송층(84)의 최상의 조합을 선택함으로써 적색, 녹색 및 청색용의 적어도 3개의 조명선(80)(여기에서는, 각각 "R조명선", "G 조명선" 및 "B 조명선"이라고 함)이 마련되어 광선을 삼원색으로 방출할 필요가 있다. 그 후에, 소스 라인(8), 기능선(7) 및 축적 커패시터 라인(9)을 배열함으로써 네트워크 구조(90)를 형성하면서, 광선을 삼원색으로 방출하는 조명선(80)이 적절히 배열될 필요가 있다. 예컨대, 소스 라인(8)이 약 50㎛의 직경을 갖고 약 240㎛의 피치로 배열된다면, 약 50㎛의 직경을 갖는 3개의 조명선(80)이 한 쌍의 소스 라인(8) 사이에서 약 10㎛의 피치로 배열될 수도 있다.
3개 그룹의 화소 전극이 방출되는 3색 광선에 제공되는 경우, 한 쌍의 소스 라인(8) 사이에 배열되는 많은 조명선(80)은 동일한 컬러를 방출할 수도 있다. 즉, 이 경우에 도 58 및 도 59에 나타낸 액티브 매트릭스 기판(91)의 3개 조명선(80)이 적색, 녹색 또는 청색을 방출할 수도 있다. 선택적으로, 종래의 필드 시퀀셜 화상 표시 장치에서와 같이, 적색, 녹색 및 청색 광선을 방출하는 3개의 조명선(80)이 하나의 화소 전극의 아래에 배열되고 3색 광선의 방출이 시분할적으로 제어될 수도 있다.
이런 식으로 얻어진 액티브 매트릭스 기판(91)은 조명선(80)을 포함한다. 따라서, 기판(16)이 불투명 재료로 이루어지면, 이러한 액티브 매트릭스 기판(91)을 포함하는 표시 장치는 종래의 투과형 표시 장치와 같이 높은 콘트라스트비로 밝은 화상을 표시할 수 있다. 또한, EL 소자들이 조명선(80)으로서 이용되는 경우에는, 화상 표시 장치는 콘트라스트비가 더 증가하고 전력 소비가 더 감소한 화상을 표시할 수 있다.
전술한 바람직한 실시예에서, 조명선(80)은 발광성이다. 선택적으로, 도광성 조명선(80)도 이용될 수 있다. 예컨대, 유리 또는 플라스틱의 투명 미세 배선이 조명선(80)으로서 마련될 수 있다. 이들 미세 배선 각각은 미세 배선의 일단을 통하여 도입되고 그 라인을 통하여 전파된 광을 측방으로 출력하도록 하는 구조를 갖는다. 이를 위하여, 미세 배선의 측면은 예컨대 조면화될 수도 있다. 이러한 조명선(80)을 액티브 매트릭스 기판(91) 위에 배열하고 이 라인(80)의 일단을 통하여 임의의 컬러의 광선이나 광원으로부터 방출된 적색, 녹색 및 청색 광선을 도입함으로써, 전술한 바와 같이 우수한 화상 표시 장치를 실현할 수 있다.
제2의 특정한 바람직한 실시예를 제외한 전술한 본 발명의 바람직한 다양한 실시예는 트랜지스터 어레이 및 이 트랜지스터 어레이를 포함하는 액티브 매트릭스 기판에 관한 것이다. 이들 바람직한 실시예중 어느 하나의 트랜지스터 어레이 및 액티브 매트릭스 기판이 액정 표시 장치나 유기 EL 표시 장치 또는 다른 적합한 표시 장치와 같은 화상 표시 장치에 효과적으로 이용될 수 있다.
전술한 본 발명의 다양한 바람직한 실시예중 어느 하나에 따른 트랜지스터 어레이 및 액티브 매트릭스 기판에서, 기능선을 포함하는 네트워크 구조가 평탄화층을 통하여 기판 위에 고정된다. 그러나, 이 평탄화층이 특정한 용도에 따른 적절한 기계적 강도나 유연성을 보이고 네트워크 구조 및 그 위의 다양한 박막 회로를 지지할 수 있다면, 트랜지스터 어레이 및 액티브 매트릭스 기판은 기판을 갖지 않을 수도 있다.
또한, 전술한 본 발명의 다양한 바람직한 실시예중 어느 하나에 따른 트랜지스터 어레이 및 액티브 매트릭스 기판에서, 트랜지스터는 제1 오믹 콘택트 층 및 제2 오믹 콘택트 층을 포함하는 것이 바람직하다. 이것은 이들 오믹 콘택트 층이 반도체층을 낮은 저항율을 갖는 도전선, 화소 전극 등과 전기적으로 접속하는데 이용되기 때문이다.
그러나, 반도체층이 낮은 저항율을 갖는 화소 전극이나 도전선에 전기적으로 직접 접속될 수 있는 경우에는, 제1 오믹 콘택트 층 및 제2 오믹 콘택트 층이 생략될 수도 있다. 예컨대, ZnO로 이루어진 반도체층은 Ti, TiO 또는 낮은 저항율을 갖는 다른 적합한 재료의 층에 전기적으로 접속될 수 있다. 이 경우에, 제1 및 제2 오믹 콘택트 층은 성공적으로 생략된다.
보다 구체적으로는, 도 60에 나타낸 바와 같이, 중심선(1), 절연층(2) 및 반도체층(3)을 갖는 기능선(107)이 준비된다. 반도체층(3)은 제1의 바람직한 실시예에 따라 예컨대 ZnO로 이루어진다. 제1의 바람직한 실시예에 이용된 오믹 콘택트 층(4)이 도 60에 나타낸 바람직한 실시예에서는 생략되어 있음에 유의한다. 또한, 예컨대 Ti로 이루어진 도전층을 포함하는 소스 라인(8)이 준비되는 것이 바람직하다.
도 61 및 도 62에 나타낸 바와 같이, 기능선(107) 및 소스 라인(8)을 이용하여 액티브 매트릭스 기판(122)이 형성된다. 이 액티브 매트릭스 기판(122)에서, 소스 라인(8)이 기능선(107)과 교차하고 접촉하는 영역이 제1 오믹 콘택트 영역(115)이다. 소스 라인(8) 및 기능선(107)의 반도체층(3)의 사이에 제1 오믹 콘택트 영역(115)을 통하여 전류가 흐를 수 있다. 전술한 바와 같이, Ti로 이루어진 도전층(6) 및 ZnO로 이루어진 반도체층(3)은 낮은 저항률로 양호하게 오믹 콘택트한다. 그러므로, 기능선(107)과 소스 라인(8) 사이에는 제1 오믹 콘택트 층이 요구되지 않는다. 이 경우에, 제1 오믹 콘택트 영역(115)에 위치하는 도전층(6) 부분은 소스 전극으로서 작용한다.
또한, 액티브 매트릭스 기판(122)에서, 화소 전극(20)은 개구(18)를 통하여 기능선(107)의 반도체층(3)과 접촉하고 있다. 화소 전극(20)은 또한 Ti로 이루어지는 것이 바람직하며, 따라서 화소 전극(20)과 반도체층(3)의 사이에는 제2 오믹 콘택트 층이 필요치 않다. 화소 전극(20)이 기능선(107)과 접촉하는 영역이 제2 오믹 콘택트 영역(119)을 규정한다. 화소 전극(20)과 기능선(107)의 반도체층(3)의 사이에는 제2 오믹 콘택트 영역(119)을 통하여 전류가 흐를 수 있다. 이 경우에, 제2 오믹 콘택트 영역(119)에 위치하는 화소 전극(20) 부분이 드레인 전극으로서 기능한다. 제1의 바람직한 실시예에서 설명한 바와 같이, 채널 영역은 제1 오믹 콘택트 영역(115) 및 제2 오믹 콘택트 영역(119)에 의해 그 사이에 규정된다.
액티브 매트릭스 기판(122)에 따르면, 제1 오믹 콘택트 층을 반도체층(7) 위에 증착하여 포함할 필요가 없고, 제2 오믹 콘택트 층을 기판(16)의 표면 위에 증착하여 포함할 필요가 없다. 그러므로, 액티브 매트릭스 기판(122)이 보다 적은 생산 단계를 갖는 방법으로 제조될 수 있다. 또한, 기판(16)에 대한 정렬을 요구하는 포토리소그라피 공정에 의해 제2 오믹 콘택트 층을 패터닝할 필요가 없다. 따라서, 액티브 매트릭스 기판(122)의 생산 시에 정렬 공정의 수를 감소시킬 수 있으며, 이것은 생산 수율을 증가시킨다.
더욱이, 본 발명의 여러 바람직한 실시예중 어느 하나에 따른 트랜지스터 어레이는 액티브 매트릭스 기판만이 아니라 많은 다른 형태의 반도체 장치에도 적용될 수 있다.
예컨대, 이 트랜지스터 어레이는 CMOS 화상 센서용 셀 증폭기로서 이용될 수도 있다. 본 발명의 여러 실시예중 어느 하나에 따른 트랜지스터 어레이는 또한 스위치 소자나 증폭기로서의 트랜지스터 어레이를 포함하는 임의의 많은 형태의 반도체 장치에 이용될 수도 있다.
또한, 태양 전지나 CCD 센서로서 기능하는 기능선을 형성하는 것도 가능하다. 따라서, 이들 기능선을 본 발명의 여러 바람직한 실시예중 어느 하나에 따른 트랜지스터 어레이 또는 액티브 매트릭스 기판과 결합함으로써, 정말로 새로운 형태의 반도체 장치가 얻어질 수도 있다. 예컨대, 본 발명의 바람직한 일실시예에 따른 액티브 매트릭스 기판을 이용하는 화상 표시 장치에 인접하여 CCD 센서로서 기능하는 기능선을 배열함으로써, 촬상 장치가 얻어질 수도 있다. 더욱이, 제3의 바람직한 실시예에 대하여 설명한 바와 같은 드라이버 회로 및 태양 전지로서 기능하는 기능선이 화상 표시 장치 및 촬상 장치 주위에 배열된다. 이러한 구조를 갖는 반도체 장치는 외부 배터리 없이 장시간 작동할 수 있는 화상 표시 장치 및 촬상 장치를 실현한다. 2개의 완전히 다른 구조를 갖고 2개의 완전히 다른 형태의 박막(예컨대, 특히 반도체층들)을 이용하는 복합 반도체 장치를 종래의 공정으로 실현하는 것은 어려웠다. 그러나, 본 발명의 바람직한 실시예에 따른 기능선, 트랜지스터 어레이 및 액티브 매트릭스 기판을 이용함으로써, 이러한 복합 반도체 장치도 용이하게 실현 가능하다.
전술한 본 발명의 여러 바람직한 실시예에 따른 트랜지스터 어레이, 액티브 매트릭스 기판 및 트랜지스터 어레이를 제조하는 방법에서는, 고온에서 형성된 절연성이 높은 절연층과 높은 전자 이동도를 갖는 반도체층이 그 최고 내열 온도가 낮은 기판 위에 설치될 수도 있다. 따라서, 예컨대 트랜지스터 어레이를 위하여 플라스틱 기판을 이용함으로써, 가요성 트랜지스터 어레이 또는 액티브 매트릭스 기판이 실현 가능하다.
또한, 도전선의 일부를 마스크로 이용하여 기능선 위에 형성되는 트랜지스터를 위한 2개의 오믹 콘택트 층의 하나가 형성되고, 도전선이 기능선과 교차하는 영역과 자동적으로 및 고유하게 정렬된다. 따라서, 트랜지스터와 소스 라인간의 오정렬을 초래함이 없이 많은 트랜지스터가 정규 패턴으로 배열되는 트랜지스터 어레이를 용이하게 형성할 수 있다.
또한, 도전선 및 기능선은 네트워크 구조에 의해 지지된다. 따라서, 기판이 팽창하였거나 수축한 경우에도, 이 네트워크 구조는 그러한 팽창이나 수축에 의해 심각하게 영향받지 않는다. 따라서, 기판의 팽창이나 수축으로 인한 오정렬이 방지된다.
또한, 본 발명의 바람직한 일실시예에 따른 고정 지그를 효과적으로 이용하여 도전선과 기능선을 거기에 인가된 실질적으로 인정한 장력으로 고정함으로써 네트워크 구조를 만들 수 있다.
본 발명이 바람직한 실시예에 대하여 설명되었지만, 이 분야에서 통상의 지식을 가진 자라면 개시된 발명이 여러 방식으로 수정될 수 있고 상세하게 전술한 것 이외의 많은 실시예를 가정할 수도 있음을 분명하게 이해할 것이다. 따라서, 본 발명의 사상 및 범위내에 포함되는 본 발명의 모든 수정예들은 첨부된 특허청구범위에 의해 커버되는 것이다.
도 1 및 도2는 본 발명의 특정된 제1의 바람직한 실시예에서 이용되는 기능선을 제작하기 위해 수행되는 2개의 공정 단계를 나타내는 사시도.
도 3은 본 발명의 제1의 바람직한 실시예에서 이용되는 기능선을 도시하는 사시도.
도 4는 본 발명의 제1의 바람직한 실시예에서 이용되는 소스 라인을 제작하기 위한 일공정 단계를 나타내는 사시도.
도 5는 본 발명의 제1의 바람직한 실시예에서 이용되는 소스 라인을 도시하는 사시도.
도 6은 본 발명의 제1의 바람직한 실시예에서 이용되는 축적 커패시터 라인을 도시하는 사시도.
도 7은 본 발명의 제1의 바람직한 실시예에서 이용되는 더미 라인을 도시하는 사시도.
도 8은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판을 제작하기 위한 일공정 단계를 나타내는 평면도.
도 9는 도 8에 도시된 평면 IX-IX을 따라 취한 단면도.
도 10은 도 8에 도시된 구조에서 소스 라인과 기능선 사이의 교차 부분을 도시하는 사시도.
도 11은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판을 제작하기 위한 다른 공정 단계를 나타내는 평면도.
도 12는 도 11에 도시된 평면 XII-XII를 따라 취한 단면도.
도 13은 도 11에 도시된 평면 IX-IX를 따라 취한, 변형예의 단면도.
도 14는 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판을 제작하기 위한 다른 공정 단계를 나타내는 평면도.
도 15는 도 14에 도시된 평면 XV-XV를 따라 취한 단면도.
도 16은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판을 도시하는 평면도.
도 17은 도 16에 도시된 평면 XVII-XVII를 따라 취한 단면도.
도 18은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 변형예를 도시하는 평면도.
도 19는 도 18에 도시된 평면 XIX-XIX를 따라 취한 단면도.
도 20은 도 18에 도시된 소스 라인과 기능선 사이의 교차 부분의 구조를 나나태는 사시도.
도 21은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 등가 회로도이다.
도 22는 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 변형예를 제작하기 위한 공정 단계를 나타내는 평면도.
도 23은 도 22에 도시된 평면 XXII-XXII를 따라 취한 단면도.
도 24는 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 변형예를 제작하기 위한 다른 공정 단계를 나타내는 평면도.
도 25는 도 24에 도시된 평면 XXV-XXV를 따라 취한 단면도.
도 26은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 변형예를 제작하기 위한 다른 공정 단계를 나타내는 평면도.
도 27은 도 26에 도시된 평면 XXVII-XXVII를 따라 취한 단면도.
도 28은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 다른 변형예를 도시하는 평면도.
도 29는 도 28에 도시된 평면 XXIX-XXIX를 따라 취한 단면도.
도 30은 본 발명의 제1의 바람직한 실시예에 따른 액티브 매트릭스 기판의 다른 변형예를 도시하는 평면도.
도 31은 본 발명의 특정된 제2의 바람직한 실시예에 따른 표시 장치를 도시하는 단면도.
도 32는 도 31에 도시된 표시 장치에 이용되는 대향 기판을 도시하는 평면도.
도 33은 본 발명의 특정된 제3의 바람직한 실시예에 따른 액티브 매트릭스 기판을 도시하는 평면도.
도 34는 도 33에 도시된 평면 XXXIV-XXXIV를 따라 취한 단면도.
도 35는 도 33에 도시된 액티브매트릭스 기판에 인가되는 예시적인 게이트 신호의 파형을 나타내는 도면.
도 36은 본 발명의 특정된 제4의 바람직한 실시예에 따른 액티브 매트릭스 기판을 제작하기 위한 공정 단계를 나타내는 평면도.
도 37은 도 36에 도시된 평면 XXXVII-XXXVII를 따라 취한 단면도.
도 38은 본 발명의 제4의 바람직한 실시예의 액티브 매트릭스 기판을 도시하는 평면도.
도 39는 도 38에 도시된 평면 XXXIX-XXXIX를 따라 취한 단면도.
도 40은 본 발명의 특정된 제5의 바람직한 실시예에 따른 제1 고정 지그를 도시하는 평면도.
도 41은 본 발명의 제5의 바람직한 실시예에 따른 제2 고정 지그를 도시하는 평면도.
도 42, 도43 및 도 44는 제1 고정 지그로써 소스 라인을 고정하기 위한 대응하는 공정 단계를 나타내는 단면도.
도 45 및 도 46은 각각, 제1 및 제2 고정 지그로써 소스 라인, 기능선 및 축적 커패시터 라인이 배열되어 있는 상태를 도시하는 평면도.
도 47, 도 48, 도 49, 도 50, 도 51 및 도 52는 본 발명의 제5의 바람직한 실시예의 액티브매트릭스 기판을 제작하기 위한 공정 단계를 나타내는 단면도.
도 53은 본 발명의 제6의 바람직한 실시예로 이용하는 조명선의 구조를 도시하는 사시도.
도 54는 본 발명의 제6의 바람직한 실시예에 따른 액티브 매트릭스 기판을 제조하기 위한 공정 단계를 나타내는 평면도.
도 55는 도 54에 도시된 평면 LV-LV를 따라 취한 단면도.
도 56은 본 발명의 제6의 바람직한 실시예의 액티브 매트릭스 기판을 제조하기 위한 공정 단계를 나타내는 평면도.
도 57은 도 56에 도시된 평면 LVII-LVII를 따라 취한 단면도.
도 58은 본 발명의 제6의 바람직한 실시예의 액티브 매트릭스 기판을 도시하는 평면도.
도 59는 도 58에 도시된 평면 LIX-LIX를 따라 취한 단면도.
도 60은 본 발명의 또 다른 바람직한 실시예에서 이용되는 기능선을 도시하는 사시도.
도 61은 본 발명의 바람직한 실시예들의 액티브 매트릭스 기판의 변형예를 나타내는 평면도.
도 62는 도 61에 도시된 평면 LXII-LXII를 따라 취한 단면도.
도 63a 및 도 63b는 각각, 금속선의 주위에 형성된 종래 기술의 트랜지스터를 도시하는 사시도 및 단면도.
도 64는 도 63a 및 도 63b에 도시된 트랜지스터를 포함하는 액티브 매트릭스 기판의 구조를 도시하는 사시도.
*도면의 주요부분에 대한 간단한 설명*
1, 5, 10: 중심선
2, 6: 절연층
3: 반도체층
4: 오믹 콘택트 층
7: 기능선
8: 소스 라인
9: 축적 커패시터 라인
11: 도전층
14: 접속부
15, 15': 제1 오믹 콘택트 층
16: 기판
17: 평탄화층
18, 18': 개구
19, 19': 제2 오믹 콘택트 층
20: 화소 전극
28: 더미 라인
21: 트랜지스터
22, 22', 50: 액티브 매트릭스 기판
23: 채널
27: 불투명층
35: 화상 표시 장치
36: 대향 기판
37: 액정층
60: 제1 고정 지그
70: 제2 고정 지그

Claims (44)

  1. 중심선 및 그 중심선을 피복하는 도전층을 각각 포함하는 복수의 도전선;
    각각이 적어도 표면이 도전성을 갖는 중심선, 그 중심선의 표면을 피복하는 절연층 및 상기 절연층의 표면을 피복하는 반도체층을 포함하며, 상기 도전선과 각각 접촉하여 교차하는 복수의 기능선; 및
    복수의 트랜지스터
    를 포함하며,
    상기 복수의 트랜지스터는 각각,
    상기 도전선의 하나가 상기 기능선의 각 하나와 교차하는 영역에 의해 획정된 제1 오믹 콘택트 영역(ohmic contact region);
    제2 오믹 콘택트 영역; 및
    상기 제1 및 제2 오믹 콘택트 영역에 의해 상기 반도체층 내에 획정된 채널 영역
    을 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  2. 제1항에 있어서,
    상기 채널 영역은 상기 제1 및 제2 오믹 콘택트 영역 사이에 획정되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  3. 제1항에 있어서,
    상기 제2 오믹 콘택트 영역은 상기 도전선의 하나가 상기 기능선의 각 하나와 교차하는 영역에 의해 획정되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  4. 제1항에 있어서,
    상기 제1 오믹 콘택트 영역 및 상기 제2 오믹 콘택트 영역중 적어도 하나가 상기 기능선의 상기 반도체층 내에 위치되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  5. 제1항에 있어서,
    상기 제1 오믹 콘택트 영역에 형성된 제1 오믹 콘택트 층 및 상기 제2 오믹 콘택트 영역에 형성된 제2 오믹 콘택트 층을 더 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  6. 제5항에 있어서,
    상기 제1 오믹 콘택트 층은 상기 기능선의 상기 반도체층과 상기 도전선 사이에 형성되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  7. 제5항에 있어서,
    상기 제1 오믹 콘택트 층은 상기 기능선의 상기 반도체층 내에 형성되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  8. 제1항에 있어서,
    상기 복수의 도전층 각각은 약 100℃ 내지 약 400℃의 융점을 갖는 것을 특징으로 하는 트랜지스터 어레이.
  9. 제1항에 있어서,
    상기 복수의 도전층 각각은 상기 도전선 각각이 상기 기능선중 연관된 하나와 교차하는 영역을 피복하는 접속부를 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  10. 제5항에 있어서,
    상기 제1 및 제2 오믹 콘택트 층은 상기 기능선의 상기 중심선을 샌드위치하는 것을 특징으로 하는 트랜지스터 어레이.
  11. 제5항에 있어서,
    상기 트랜지스터는 상기 반도체층과 오믹 콘택트되고 상기 제2 오믹 콘택트 층을 둘러싸며 상기 도전층에 전기적으로 접속되어 있는 제3 오믹 콘택트 층을 더 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  12. 제1항에 있어서,
    적어도 표면이 도전성을 갖는 중심선 및 상기 중심선의 표면을 피복하는 절연층을 각각 포함하고 상기 도전선과 교차하는 복수의 축적 커패시터 라인을 더 포함하며, 상기 기능선과 상기 축적 커패시터 라인이 교대로 배열되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  13. 제1항에 있어서,
    적어도 표면이 절연성을 갖고 상기 기능선과 교차하는 복수의 더미 라인을 더 포함하며, 상기 도전선과 상기 더미 라인이 교대로 배열되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  14. 제1항에 있어서,
    상기 기능선과 상기 도전선은 함께 직조된 것을 특징으로 하는 트랜지스터 어레이.
  15. 제1항에 있어서,
    복수의 축적 커패시터 라인과 복수의 더미 라인을 더 포함하며, 상기 기능선과 상기 축적 커패시터 라인은 상기 도전선 또는 상기 기능선과 직조되고 상기 도전선은 상기 더미 라인과 직조된 것을 특징으로 하는 트랜지스터 어레이.
  16. 제1항에 있어서,
    각각이 적어도 표면이 도전성을 갖는 중심선 및 상기 중심선의 표면을 피복하는 절연층을 포함하고 상기 도전선과 교차하는 복수의 축적 커패시터 라인; 및
    적어도 표면이 절연성을 갖고 상기 기능선과 교차하는 복수의 더미 라인
    을 더 포함하며,
    상기 기능선과 상기 축적 커패시터 라인이 교대로 배열되어 있고, 상기 도전선과 상기 더미 라인이 교대로 배열되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  17. 제16항에 있어서,
    상기 기능선, 상기 축적 커패시터 라인, 상기 도전선 및 상기 더미 라인이 함께 직조된 것을 특징으로 하는 트랜지스터 어레이.
  18. 제1항에 있어서,
    상기 기능선을 피복하는 보호막을 더 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  19. 제18항에 있어서,
    상기 보호막은 SiNx, SiO2 및 SiON으로 이루어진 그룹으로부터 선택된 적어도 하나의 화합물을 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  20. 제1항에 있어서,
    상기 기능선을 피복하는 불투명층을 더 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  21. 각각이 중심선 및 그 중심선을 피복하는 도전층을 포함하고 교대로 배열되어 있는 제1 그룹의 도전선 및 제2 그룹의 도전선;
    각각이 적어도 표면이 도전성을 갖는 중심선, 그 중심선의 표면을 피복하는 절연층 및 상기 절연층의 표면을 피복하는 반도체층을 갖고, 교대로 배열되어 있으며, 상기 기능선의 각각의 상기 제1 및 제2 그룹의 도전선들과 각각 접촉하여 교차하는 제1 그룹의 기능선 및 제2 그룹의 기능선;
    상기 제1 그룹의 도전선의 하나가 상기 제1 그룹의 기능선의 각 하나와 교차하는 영역에 의해 획정된 제1 오믹 콘택트 영역; 제2 오믹 콘택트 영역; 및 상기 제1 및 제2 오믹 콘택트 영역 사이의 상기 반도체층 내에 획정된 채널 영역을 각각 포함하는 제1 그룹의 트랜지스터; 및
    상기 제2 그룹의 도전선의 연관된 하나가 상기 제2 그룹의 기능선의 각 하나와 교차하는 영역에 의해 획정된 제1 오믹 콘택트 영역; 제2 오믹 콘택트 영역; 및 상기 제1 및 제2 오믹 콘택트 영역 사이의 상기 반도체층 내에 획정된 채널 영역을 각각 포함하는 제2 그룹의 트랜지스터
    를 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  22. 제21항에 있어서,
    상기 제1 및 제2 그룹의 트랜지스터 각각의 상기 채널 영역은 상기 제1 및 제2 오믹 콘택트 영역 사이에 획정되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  23. 제21항에 있어서,
    상기 제1 및 제2 그룹의 트랜지스터 각각의 상기 제2 오믹 콘택트 영역은 상기 도전선의 하나가 상기 기능선의 각 하나와 교차하는 영역에 의해 획정되어 있는 것을 특징으로 하는 트랜지스터 어레이.
  24. 제21항에 있어서,
    상기 제1 및 제2 그룹의 트랜지스터 각각의 상기 제1 오믹 콘택트 영역 및 상기 제2 오믹 콘택트 영역의 적어도 하나는 상기 기능선의 상기 반도체층 내에 위치하고 있는 것을 특징으로 하는 트랜지스터 어레이.
  25. 제21항에 있어서,
    상기 제1 그룹의 트랜지스터 각각은 상기 제1 오믹 콘택트 영역에 형성된 제1 오믹 콘택트 층 및 상기 제2 오믹 콘택트 영역에 형성된 제2 오믹 콘택트 층을 포함하고, 상기 제2 그룹의 트랜지스터 각각은 상기 제1 오믹 콘택트 영역에 형성된 제1 오믹 콘택트 층 및 상기 제2 오믹 콘택트 영역에 형성된 제2 오믹 콘택트 층을 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  26. 제21항에 있어서,
    상기 제1 및 제2 그룹의 도전선과 상기 제1 및 제2 그룹의 기능선은 함께 직조된 것을 특징으로 하는 트랜지스터 어레이.
  27. 제1항에 기재된 트랜지스터 어레이;
    상기 트랜지스터 각각의 상기 제2 오믹 콘택트 영역에 각각 접속되어 있는 복수의 화소 전극; 및
    상기 트랜지스터 어레이를 그 위에 고정하기 위한 구조체
    를 포함하는 것을 특징으로 하는 액티브 매트릭스 기판.
  28. 제21항에 기재된 트랜지스터 어레이;
    상기 제1 그룹의 트랜지스터 각각의 상기 제2 오믹 콘택트 영역에 각각 전기적으로 접속되어 있는 제1 그룹의 화소 전극;
    상기 제2 그룹의 트랜지스터 각각의 상기 제2 오믹 콘택트 영역에 각각 전기적으로 접속되어 있는 제2 그룹의 화소 전극; 및
    상기 트랜지스터 어레이를 그 위에 고정하기 위한 구조체
    를 포함하는 것을 특징으로 하는 액티브 매트릭스 기판.
  29. 제28항에 있어서,
    2개의 도전선 사이에 배치되거나 또는 상기 제1 그룹의 도전선의 하나와 상기 제2 그룹의 도전선의 하나 사이에 배치되어 있는, 발광성 조명선 및 도광성 조명선의 적어도 하나를 더 포함하는 것을 특징으로 하는 액티브 매트릭스 기판.
  30. 제29항에 있어서,
    상기 조명선은, 적어도 표면이 도전성을 갖는 중심선과, 상기 중심선 위에 순서대로 적층된 정공 수송층, 발광층, 전자 수송층 및 투명 도전층을 포함하는 것을 특징으로 하는 액티브 매트릭스 기판.
  31. 제21항에 기재된 액티브 매트릭스 기판;
    대향 기판; 및
    상기 액티브 매트릭스 기판과 상기 대향 기판 사이에 샌드위치된 표시 매체
    를 포함하는 것을 특징으로 하는 표시 장치.
  32. 소정 피치로 배열되어 있는 제1 그룹의 미세 배선의 양단을 인가된 소정 장력으로 유지하기 위한 복수의 그루브(groove)를 포함하는 제1 프레임 구조를 갖는 제1 고정 지그; 및
    다른 소정 피치로 배열되어 있는 제2 그룹의 미세 배선의 양단을 인가된 소정 장력으로 유지하기 위한 복수의 그루브를 포함하는 제2 프레임 구조를 갖는 제2 고정 지그
    를 포함하고,
    상기 제1 및 제2 고정 지그는 상기 제1 및 제2 그룹의 미세 배선이 서로 교차하며 접촉하도록 상기 제1 및 제2 고정 지그의 위치를 규정하는 적어도 한 쌍의 결합부를 포함하며,
    상기 제1 그룹의 미세 배선은, 중심선 및 그 중심선을 피복하는 도전층을 각각 포함하는 복수의 도전선을 포함하고,
    상기 제2 그룹의 미세 배선은, 각각이 적어도 표면이 전기적으로 도전성인 중심선, 그 중심선의 표면을 피복하는 절연층 및 상기 절연층의 표면을 피복하고 패터닝되지 않은 반도체층을 포함하는 것을 특징으로 하는 지그 어셈블리.
  33. 제32항에 있어서,
    접착층 및 쿠션층의 하나가 상기 제1 및 제2 고정 지그의 상기 그루브 내에 형성되어 있는 것을 특징으로 하는 지그 어셈블리.
  34. 중심선 및 그 중심선의 표면을 피복하는 도전층을 각각 포함하는 복수의 도전선과, 표면이 적어도 전기적으로 도전성인 중심선, 그 중심선의 표면을 피복하는 절연층 및 상기 절연층의 표면을 피복하고 패터닝되지 않은 반도체층을 각각 포함하는 복수의 기능선이 서로 교차하며 접촉하여 메쉬 구조를 형성하도록 상기 복수의 도전선과 상기 복수의 기능선을 배열하는 단계; 및
    기판 위에 상기 메쉬 구조를 장착하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  35. 제34항에 있어서,
    상기 복수의 도전선과 상기 복수의 기능선을 배열하는 상기 단계는, 상기 복수의 도전선과 상기 복수의 기능선 사이의 교차 부분에 제1 도전 영역 및 제2 도전 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  36. 제34항에 있어서,
    상기 도전선의 상기 도전층을 용융하고 고형화함으로써 그들의 교차 부분에서 상기 도전선을 기능선 위에 고정시키는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  37. 제34항에 있어서,
    상기 복수의 기능선 각각은 상기 반도체층의 표면 위에 오믹 콘택트 층을 더 포함하며, 상기 방법은, 상기 도전층이 용융되고 고형화될 때 상기 오믹 콘택트 층의 표면 위에서 확장된 상기 도전층 부분을 마스크로 이용하여, 상기 기능선으로부터 상기 오믹 콘택트 층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  38. 제34항에 있어서,
    상기 도전층은 상기 반도체층과 합금화하거나 또는 상기 반도체층의 저항을 낮추거나 하는 재료를 포함하며, 상기 도전선을 상기 기능선 위에 고정하는 상기 단계는 상기 반도체층 내에 오믹 콘택트 층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  39. 제34항에 있어서,
    상기 도전선과 상기 기능선을 배열하는 상기 단계는 상기 도전선과 상기 기능선을 함께 직조하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  40. 적어도 표면이 도전성을 갖는 중심선;
    상기 중심선의 표면을 피복하는 절연층; 및
    상기 절연층의 표면을 피복하는 반도체층
    을 포함하며, 상기 반도체층은 패터닝되어 있지 않은 것을 특징으로 하는 액티브 매트릭스 기판을 구성하는 기능선.
  41. 제40항에 있어서,
    상기 반도체층은 도전선과의 접촉 시에 오믹 콘택트 영역을 형성할 수 있는 재료로 이루어진 것을 특징으로 하는 기능선.
  42. 복수의 기준 전압선과 복수의 기능선이 형성된 액티브 매트릭스 기판; 및
    신호선이 형성된 대향 기판
    을 포함하며,
    상기 복수의 기능선 각각은
    적어도 표면이 도전성을 갖는 중심선;
    상기 중심선의 표면을 피복하는 절연층; 및
    상기 절연층의 표면을 피복하는, 패터닝되지 않은 반도체층
    을 포함하고,
    상기 액티브 매트릭스 기판과 상기 대향 기판은 상기 기능선이 상기 기준 전압선과 실질적으로 직교하도록 배열되어 있는 것을 특징으로 하는 표시 장치.
  43. 제42항에 있어서,
    상기 기준 전압선의 표면이 적어도 도전성을 가지며, 상기 기능선과 상기 기준 전압선이 함께 직조된 것을 특징으로 하는 표시 장치.
  44. 제42항에 있어서,
    상기 반도체층은 상기 기준 전압선의 하나와의 접촉 시에 오믹 콘택트 영역을 형성할 수 있는 재료로 이루어진 것을 특징으로 하는 표시 장치.
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