KR100532940B1 - 발진 회로 - Google Patents

Abstract

본 발명은 발진 회로에 관한 것으로, 종래 기술에 있어서 피드백 레지스터와 크리스탈의 매칭이 정확하게 이루어지지 않거나 제조상의 오차로 인하여 매칭에 변동이 생기는 경우, 상기 크리스탈에서 발진되는 입력 클럭의 전압 레벨이 일정하지 않아 이를 적용한 시스템의 오동작 확률이 높아져 전체적인 효율이 떨어지고, 또한, 안정 시간이 길어짐에 따라 상기 안정 시간 이전에 시스템이 동작하지 않아 사용자에게 불편한 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 크리스탈에서 발진된 클럭을 반전 증폭하는 반전 증폭기의 출력 클럭을 반전 펌핑하여 이를 보상함으로써, 상기 입력 클럭의 전압 레벨을 일정하게 유지하여 시스템의 오동작 발생을 방지함에 따라 전체적인 효율을 상승시키며, 또한, 시스템이 정지되는 안정 시간을 최소화하여 사용자의 만족도를 향상시키는 효과가 있다.

Description

발진 회로{OSCILLATION CIRCUIT}

본 발명은 발진 회로에 관한 것으로, 특히 크리스탈을 이용하여 클럭을 발진시키는 회로에 있어서 크리스탈에서 발진된 클럭을 반전 증폭하는 반전 증폭기의 출력 클럭을 반전 펌핑하여 상기 발진된 클럭을 보상함으로써 발진 특성을 향상시킴과 아울러 안정 시간(Settling Time)을 최소화하도록 한 발진 회로에 관한 것이다.

도 1은 종래 발진 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 클럭을 발진하는 크리스탈(10)과; 상기 크리스탈(10)이 안정된 발진 동작을 수행하도록 하는 커패시터(C1)(C2)와; 반전단자로 접지 전압(VSS)을 입력받고 비반전단자로 전원 전압(VDD)을 입력받아 피드백 레지스터로 동작하는 피드백 레지스터(20)와; 상기 크리스탈(10)의 입력 클럭(XIN)을 반전증폭하여 출력하는 반전 증폭기(30)와; 상기 반전 증폭기(30)의 출력 클럭(XOUT)을 반전하여 클럭 신호(CLK)로 출력하는 인버터(40)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 내지 도 4를 참조하여 상세히 설명한다.

크리스탈(10)이 발진하게 되면, 커패시터(C1)(C2)는 상기 크리스탈(10)에 양단에 연결되어 안정된 발진 동작이 수행되게 한다.

그리고. 반전단자와 비반전단자로 각각 접지 전압(VSS)과 전원 전압(VDD)을 인가받은 피드백 레지스터(20)는 상기 크리스탈(10)에서 발진된 입력 클럭(XIN)이 고전위이면 출력 클럭(XOUT)를 저전위가 되므로 상기 입력 클럭(XIN)을 저전위로 만들기위하여 상기 출력 클럭(XOUT)의 저전위를 네가티브 피드백하도록 동작하게 되며, 상기 피드백 레지스터(20)의 저항값은 보통 1㏁ ∼ 10㏁의 저항값을 갖게 된다.

여기서, 상기 피드백 레지스터(30)와 크리스탈(10)의 매칭이 잘 이루어져 이상적으로 상기 크리스탈(10)에서 도 2의 (a)와 같이 입력 클럭(XIN)이 발생되는 경우, 상기 발생된 입력 클럭(XIN)은 반전 증폭기(30)에 의해 도 2의 (b)와 같은 출력 클럭(XOUT)으로 반전 출력되며, 상기 반전 증폭기(30)에서 반전 증폭된 클럭은 인버터(40)를 통해 클럭 신호(CLK)로 반전되어 출력된다.

그러나, 상기 피드백 레지스터(30)와 크리스탈(10)의 매칭이 잘 이루어지지 않아 상기 크리스탈(10)에서 발진된 입력 클럭(XIN)이 진폭이 도 3의 (a)와 같이 너무 작을 경우, 이를 반전 증폭하는 반전 증폭기(30)의 출력 클럭(XOUT)는 도 3의 (b)와 같이 출력됨에 따라 상기 입력 클럭(CIN)과 출력 클럭(XOUT)의 전압 레벨이 서로 다르게 발진된다.

또한, 도 4에 도시한 바와 같이 상기 입력 클럭(CIN)과 출력 클럭(XOUT)은 각기 정상적인 전압 레벨로 출력되기까지 소정의 안정 시간이 요구되며, 상기 발진 주파수가 높을 수록 상기 안정 시간이 짧아지게 된다.

예를 들면, 4㎒로 발진하는 경우, 상기 안정 시간은 약 100㎳이내이고, 32㎑인 경우 1∼3초정도 소요된다.

상기와 같이 종래의 기술에 있어서 피드백 레지스터와 크리스탈의 매칭이 정확하게 이루어지지 않거나 제조상의 오차로 인하여 매칭에 변동이 생기는 경우, 상기 크리스탈에서 발진되는 입력 클럭의 전압 레벨이 일정하지 않아 이를 적용한 시스템의 오동작 확률이 높아져 전체적인 효율이 떨어지고, 또한, 안정 시간이 길어짐에 따라 상기 안정 시간 이전에 시스템이 동작하지 않아 사용자에게 불편한 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 크리스탈에서 발진된 클럭을 반전 증폭하는 반전 증폭기의 출력 클럭을 반전 펌핑하여 이를 보상함으로써, 발진 특성을 향상시킴과 아울러 안정 시간을 최소화하도록 한 발진 회로를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 클럭을 발진하는 크리스탈과; 상기 크리스탈이 안정된 발진 동작을 수행하도록 하는 제1,제2 커패시터와; 반전단자로 접지전압을 입력받고 비반전단자로 전원전압을 입력받아 피드백 레지스터로 동작하는 피드백 레지스터와; 상기 크리스탈의 입력 클럭을 반전증폭하여 출력하는 반전 증폭기와; 각기 상기 반전 증폭기의 출력 클럭을 반전하는 제1,제2 인버터와; 상기 제2 인버터의 출력단에 일측이 연결되고 상기 반전 증폭기의 입력단에 타측이 연결되어 상기 제2 인버터를 통해 상기 입력 클럭을 반전된 출력 클럭의 전압 레벨로 펌핑하는 제3 커패시터로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 5는 본 발명 발진 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 클럭을 발진하는 크리스탈(100)과; 상기 크리스탈(100)이 안정된 발진 동작을 수행하도록 하는 커패시터(C1)(C2)와; 반전단자로 접지전압(VSS)을 입력받고 비반전단자로 전원전압(VDD)을 입력받아 피드백 레지스터로 동작하는 피드백 레지스터(110)와; 상기 크리스탈(100)의 입력 클럭(XIN)을 반전증폭하여 출력하는 반전 증폭기(120)와; 각기 상기 반전 증폭기(120)의 출력 클럭(XOUT)을 반전하는 인버터(130)(140)와; 상기 인버터(130)의 출력단에 일측이 연결되고 상기 반전 증폭기(120)의 입력단에 타측이 연결되어 상기 인버터(130)를 통해 상기 입력 클럭(XIN)을 반전된 출력 클럭(XOUT)의 전압 레벨로 펌핑하는 커패시터(C3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 6 및 도 7의 전압 파형도를 참조하여 상세히 설명한다.

우선, 크리스탈(100)이 발진하는 경우, 상기 크리스탈(100)에 양단에 연결된 커패시터(C1)(C2)에서 발진동작을 안정화시키고, 이를 입력받은 반전 증폭기(120)에서 이를 반전하여 출력 클럭(XOUT)으로 출력하고, 이를 입력받은 인버터(140)는 이를 반전하여 클럭 신호(CLK)로 출력한다.

이때, 상기 반전 증폭기(120)의 출력 클럭(XOUT)를 입력받은 인버터(130)에서 이를 반전하여 출력하면, 커패시터(C3)는 이와 입력 클럭(XIN)의 전압 레벨을 비교한다.

여기서, 피드백 레지스터(110)와 크리스탈(100)의 매칭이 잘 이루어지지 않았을 경우, 상기 입력 클럭(XIN)의 전압 레벨이 낮기 때문에 상기 커패시터(C3)는 도 6과 같이 상기 입력 클럭(XIN)을 출력 클럭(XOUT)의 전압 레벨로 펌핑한다.

그리고, 상기 인버터(130)와 커패시터(C3)에 의해 상기 입력 클럭(XIN)이 출력 클럭(XOUT)의 전압 레벨로 펌핑됨에 따라 도 7에 도시한 바와 같이 각기 상기 입력 클럭(CIN)과 출력 클럭(XOUT)이 정상적인 전압 레벨로 출력되기까지 요구되는 소정의 안정 시간이 종래 기술에 의한 안정 시간보다 짧아진다.

상기에서 상세히 설명한 바와 같이, 본 발명은 크리스탈에서 발진된 클럭을 반전 증폭하는 반전 증폭기의 출력 클럭을 반전 펌핑하여 이를 보상함으로써, 상기 입력 클럭의 전압 레벨을 일정하게 유지하여 시스템의 오동작 발생을 방지함에 따라 전체적인 효율을 상승시키며, 또한, 시스템이 정지되는 안정 시간을 최소화하여 사용자의 만족도를 향상시키는 효과가 있다.

도 1은 종래 발진 회로의 구성을 보인 회로도.

도 2 및 도 3은 도 1에서 증폭기의 입출력 전압 파형도.

도 4는 도 1에서 발진 시작후 안정되는 시간까지의 증폭기의 입출력 전압 파형도.

도 5는 본 발명 발진 회로의 구성을 보인 회로도.

도 6은 도 5에서 증폭기의 입출력 전압 파형도.

도 7은 도 5에서 발진 시작후 안정되는 시간까지의 증폭기의 입출력 전압 파형도.

***도면의 주요 부분에 대한 부호의 설명***

100 : 크리스탈 110 : 피드백 레지스터

120 : 반전 증폭기 130,140 : 인버터

C1∼C3 : 커패시터

Claims (2)

1. 클럭을 발진하는 크리스탈과; 상기 크리스탈의 양단에 연결되어 안정된 발진 동작을 수행하도록 하는 제1,제2 커패시터와; 반전단자로 접지전압을 입력받고 비반전단자로 전원전압을 입력받아 피드백 레지스터로 동작하는 피드백 레지스터와; 상기 크리스탈의 입력 클럭을 반전증폭하여 출력하는 반전 증폭기와; 각기 상기 반전 증폭기의 출력 클럭을 반전하는 제1,제2 인버터와; 상기 제2 인버터의 출력단에 일측이 연결되고 상기 반전 증폭기의 입력단에 타측이 연결되어 상기 입력 클럭을 상기 제2 인버터의 출력 전압 레벨로 펌핑하는 제3 커패시터로 구성하여 된 것을 특징으로 하는 발진 회로.
2. 제1항에 있어서, 상기 제3 커패시터의 용량은 발진 클럭의 주파수에 반비례하여 설정하도록 한 것을 특징으로 하는 발진 회로.