KR100532277B1 - 피형 실리콘 카바이드용 전극 - Google Patents
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Abstract
본 발명의 과제는, 표면 형태가 양호하고, 전극의 형성에 수반하는 반도체 결정층에의 손상이 적은 p형 SiC용 전극을 제공하는 것으로서, 본 발명에 있어서는, 니켈(Ni), 코발트(co), 팔라듐(Pd) 및 백금(Pt) 중에서 선택되는 적어도 1종으로 이루어지는 제 1의 전극 재료를 함유시켜서 p전극을 구성한다.
Description
본 발명은 실리콘 카바이드(SiC) 디바이스에 관한 것으로서, 상세하게는, SiC 디바이스에 이용되는 피형 실리콘 카바이드용 전극(이하, p형 SiC용 전극이라함)에 관한 것이다.
실리콘 카바이드(SiC)는, 고주파 전력 디바이스, 고온 디바이스, 옵토 일렉트로닉스 디바이스에의 적용이 기대되고 있고, 실용화를 향한 연구가 진행되고 있다. SiC 디바이스용의 p전극, 즉 p형 SiC에 대한 오믹 전극으로서는, 티탄(Ti)과 알루미늄(Al)을 이용한 것(TiAl)이 일반적이다(일본 특개평 5-13812호 참조).
일반적으로, 디바이스에서는 오믹 전극을 필요로 하는 경우가 많다. 그런데, 화합물 반도체를 이용한 디바이스에서는, 일반적으로 열처리를 거치는 일 없이 반도체 재료층과 전극과의 사이의 오믹 접합을 얻을 수 없고, 즉, 단지 금속층을 형성한 경우에는 쇼트키(schottky)를 띠는 것으로 된다. 또한, 열처리에 의한 오믹 접합에 있어서는 반도체 재료, 전극 재료, 열처리 온도, 열처리 시간 등에 의해 얻어지는 콘택트 저항은 크게 다르다.
현재, p형 SiC에 대한 저저항 오믹·콘택트재로서 기대되는 Ti/Al은 상당한 저저항화가 실현할 수 있는 것이지만, 저저항화를 위해서는 대량의 Al에 더하여 높은 열처리 온도로 장시간을 필요로 하여, 표면 형태(morphology)의 악화, 반도체 결정층에의 열적 손상에 의한 디바이스 기능, 디바이스 수명의 저하 등의 문제가 지적되고 있다.
본 발명은 이상의 과제를 해결하고자 이루어진 것으로, 표면 형태가 양호하고, 전극의 형성에 수반하는 반도체 결정층에의 열적 손상이 적은 p형 SiC용 전극을 제공하는 것을 목적으로 한다.
도 1은 실험예 1의 결과를 도시한 그래프로서, 1000℃, 2분간 열처리 후의 콘택트 저항율(ρc)의 NiAl 중의 Al 농도 의존성이 도시된다.
도 2는 실험예 2의 결과를 도시한 그래프로서, 800℃, 10분간 열처리 후의 CoAl/SiC 콘택트에 있어서의 전류-전압(I-V) 특성이 도시된다.
Al 중간층 없음(Ｏ), Al 10㎚(□), 40㎚(◇), 120㎚(△)이다.
도 3은 실험예 3의 결과를 도시한 그래프로서 800℃, 10분간 열처리 후의 각 시료(Ti/Al, Ni/Al, Ni/Ti/Al)의 전류-전압(Ｉ-V) 특성이 도시된다.
■: Ni(25㎚)/Ti(50㎚)/Al(300㎚), 800℃, 10min,
▲: Ni(44㎚)/Al(53㎚) 800℃, 10min,
●: Ti(5０㎚)/Al(300㎚) 800℃, 2min.
도 4는 실험예 3의 결과를 도시한 그래프로서, Ni/Ti/Al의 적층 구조를 구비한 시료에 있어서, Ni층 및 Ti층의 막두께의 상위를 변화시킨 경우의 콘택트 저항율(ρc)의 변화가 도시된다.
△ : Ni(8㎚)/Ti(50㎚)/Al(300㎚),
◇ : Ni(15㎚)/Ti(50m)/Al(300㎚),
◆ : Ni(25㎚)/Ti(50㎚)/Al(300㎚)(이상의 Al 농도는 3.0×1018cm-3),
● : Ni(8㎚)/Ti(50㎚)/Al(300㎚),
○ : Ni(15㎚)/Ti(50㎚)/Al(300㎚)(이상의 Al 농도는 8.1×1018cm-3).
도 5는 본 발명의 한 실시예인 SiC 디바이스(1)의 구성을 모식적으로 도시한 도면.
본 발명자들은 상기 목적을 달성하고자 예의 검토를 거듭한 바, 이하의 발명에 이르렀다.
니켈(Ni), 코발트(Co), 팔라듐(Pd) 및 백금(Pt) 중에서 선택되는 적어도 1종으로 이루어지는 제 1의 전극 재료를 포함하여 이루어지는 p형 SiC용 전극이다.
이상의 구성인 p형 SiC 전극에 의하면, 종래보다도 저온의 열처리 공정에 의해 옴 성(ohmic property)을 얻을 수 있고, 전극 표면의 평탄성이 향상된다. 또한, 넓은 열처리 범위에서 옴 성을 얻을 수 있고, 고온에서도 단시간에 달성할 수 있다. 그 결과, 전극 형성에 수반하는 반도체 결정층에의 열적 영향을 작게 할 수 있다. 따라서 본 발명의 p형 SiC용 전극을 이용하면, 디바이스 특성이 우수한 SiC 디바이스를 제작하는 것이 가능해진다.
본 발명에 있어서 p형 SiC용 전극이란, p형의 SiC 반도체층상에 형성되는 전극을 말한다. 본 발명의 p형 SiC용 전극이 적용되는 p형 SiC 반도체의 형은 특히 한정되지 않고, 후술하는 실시예에 사용되는 4H형 외에, 6H형, 15R형, 21R형, 3C형 등을 포함한다. 또한, 본 발명의 p형 SiC용 전극이 적용되는 디바이스의 종류도 특히 한정되지 않고, 고주파 전력 디바이스, 고온 디바이스, 옵토 일렉트로닉스 디바이스 등에 사용되는 각종 디바이스에 적용 가능하다.
제 1의 전극 재료로서는, 비교적 저온에서 Si와 반응하는 관점에서 니켈 또는 코발트를 이용하는 것이 특히 바람직하다.
본 발명의 p형 SiC용 전극은, 제 1의 전극 재료에 더하여, 알루미늄(Al)으로 이루어지는 제 2의 전극 재료를 또한 포함하고 있는 것이 바람직하다. 알루미늄을 함유시킴에 의해 콘택트 저항율의 감소가 도모되고, 오믹성이 보다 양호한 p형 SiC용 전극을 구성할 수 있다.
본 발명의 p형 SiC용 전극은, 티탄(Ti)으로 이루어지는 제 3의 전극 재료를 또한 포함하고 있는 것이 바람직하다. 즉, 니켈 등의 제 1의 전극 재료, 알루미늄으로 이루어지는 제 2의 전극 재료, 티탄으로 이루어지는 제 3의 전극 재료를 함유하고 구성하는 것이 바람직하다. 이와 같이 티탄으로 이루어지는 제 3의 전극 재료를 함유시키면, 더한층의 콘택트 저항율의 감소가 도모된다.
본 발명의 p형 SiC용 전극은, 제 1의 전극 재료로 이루어지는 층(이하, 「제 1 전극 재료층」이라 한다)을 구비하고 있는 것이 바람직하고, 해당 제 1 전극 재료층이 p형 SiC 반도체층에 접하여 형성되는 것이 더욱 바람직하다. 예를 들면, p형 SiC 반도체층상에 제 1의 전극 재료로 이루어지는 층을 형성하고, 계속해서 다른 전극 재료로 이루어지는 층을 적층하고, 이들을 열처리함으로써 본 발명의 p형 SiC용 전극을 형성할 수 있다.
본 발명의 p형 SiC용 전극이, 제 1의 전극 재료에 더하여 제 2의 전극 재료를 함유하고 있는 양태에서는, 제 1 전극 재료층과 제 2의 전극 재료로 이루어지는 층(이하, 「제 2 전극 재료층」이라 한다)을 구비하고 있는 것이 바람직하다. 즉, 제조 공정에 있어서, 제 1의 전극 재료층과 제 2의 전극 재료층이 형성되는 것이 바람직하다. 제 1 전극 재료층과 제 2 전극 재료층의 적층 순서는 특히 한정되지 않지만, p형 SiC 반도체층 측으로부터 차례로 제 1 전극 재료층, 제 2 전극 재료층이 적층되어 형성되는 것이 바람직하다. 또한, 상기한 경우와 마찬가지로, 제 1 전극 재료층이 p형 SiC 반도체층에 접하여 형성되고 있는 것이 바람직하다. 제 1 전극 재료층과 제 2 전극 재료층과의 사이에 다른 재료로 이루어지는 층을 개재시킬 수도 있다. 또한, 제 1 전극 재료층 및/또는 제 2 전극 재료층을 복수 마련할 수도 있고, 예를 들면, p형 SiC 반도체층 측으로부터 차례로, 제 1 전극 재료층/제 2 전극 재료층/제 1 전극 재료층을 적층시켜 본 발명의 p형 SiC용 전극을 구성하여도 좋다.
본 발명의 p형 SiC용 전극이, 제 1의 전극 재료, 제 2의 전극 재료 및 제 3의 전극 재료를 함유하고 있는 양태에서는, 제 1 전극 재료층, 제 2 전극 재료층 및 제 3의 전극 재료로 이루어지는 층(이하, 「제 3 전극 재료층」이라고 한다)을 구비하고 있는 것이 바람직하다. 즉, 제조 공정에 있어서, 제 1의 전극 재료층, 제 2의 전극 재료층 및 제 3 전극 재료층이 형성되는 것이 바람직하다. 이들의 각 층의 적층 순서는 특히 한정되지 않지만, p형 SiC 반도체 측으로부터 차례로 제 1 전극 재료층, 제 3 전극 재료층 및 제 2 전극 재료층이 적층되어 형성되는 것이 바람직하다. 또한, 상기한 경우와 마찬가지로, 제 1 전극 재료층이 p형 SiC 반도체층에 접하여 형성되고 있는 것이 바람직하다. 제 1 전극 재료층과 제 3 전극 재료층과의 사이, 및/또는 제 3 전극층과 제 2 전극층과의 사이에 다른 재료로 이루어지는 층을 개재시키는 것도 가능하다. 또한, 제 1 전극 재료층, 제 3 전극 재료층, 및/또는 제 2 전극 재료층을 복수 마련할 수도 있다.
제 1 전극층, 제 2 전극층 및 제 3 전극층의 형성 방법은 특히 한정되지 않고, MBE법, 진공증착법, 스퍼터링법, 저항가열법 등을 채용할 수 있다.
본 발명의 p형 SiC용 전극은, 상기한 전극 재료층(및 그 밖의 층)을 p형 SiC 반도체층상에 적층한 후, 가열 처리함에 의해 형성된다. 전극 재료층의 형성에 앞서, p형 SiC 반도체를 세정(예를 들면, 화학세정)하여 두는 것이 바람직하다. 전극 재료를 양호한 상태에서 적층하기 위해서이다. p형 가열 처리는, p형 SiC 반도체층과 본 발명의 p형 SiC용 전극과의 사이에 오믹·콘택트를 형성하기 위해 행하여진다. 가열 온도, 가열 시간은, 양호한 오믹·콘택트가 형성되도록 적절히 조정된다. 가열 온도는, 예를 들면 400℃ 내지 1100℃이고, 알맞게는 600℃ 내지 900℃이고, 더욱 알맞게는 700℃ 내지 850℃이고, 가장 바람직하게는 약 800℃이다. 한편, 가열시간은, 예를 들면 2분 내지 100분이고, 알맞게는 2분 내지 50분이고, 더욱 바람직하게는 5분 내지 30분이다. 또한, 가열은 진공 상태에서 행하는 것이 바람직하다. 불활성 가스 분위기에서 가열 처리를 행할 수도 있다. 불활성 가스로는 질소 가스, 헬륨 가스, 아르곤 가스 등을 사용할 수 있다.
이하, 본 발명의 실험예를 나타낸다.
(실험예 1)
본 실험예에서는, p형 4H-SiC에 대한 NiAl계 오믹·콘택트재의 전기 특성 및 표면 평탄성에 관해 검토를 행하였다.
기판으로는 시판의 p형 4H-SiC(0001) 에피텍셜 웨이퍼(Al 농도 6.4 내지 9.0×1018cm-3)를 사용하였다. 기판을 화학세정 후, 열산화막을 10㎚ 제막하고, 포토리소그래피법에 의해 원형 TLM 패턴을 작성하였다. 묽은 불산을 사용하여 산화막을 제거 후, Ni 및 Al을 전자빔법 및 저항가열법에 의해 퇴적하고, 각각의 막두께를 바꾸어 콘택트재를 제작하였다. 리프트 오프 공정에 의해 전극 패턴을 형성 후, 초고진공 챔버 내에서 800℃부터 1000℃로 열처리를 시행하였다. 그리고, 원형 TLM법, X선 회절(X-Ray Diffraction;XRD)법, 러더포드 후방산란(Rutherford Backscattering Spectrometry;RBS)법, 광학현미경 관찰에 의해 각 시료의 저항 율, 표면 결정성을 평가하였다.
NiAl 콘택트재는, 800℃의 열처리 후에 있어서도 옴 성이 얻어졌다. 즉, Ni를 전극 재료의 하나로서 채용함에 의해, 종래보다도 저온의 열처리에 의해서도 옴 성을 얻을 수 있음이 판명되었다. 도 1에 1000℃, 2분간 열처리 후의 콘택트 저항율(ρc)의 NiAl 중의 Al 농도 의존성을 도시한다. TiAl 콘택트재에 비하여, 적은 Al 농도(40at％ 이하)라도 10-4Ω-㎠ 대(台)의 ρc를 얻을 수 있고, Al 농도 80at％에 있어서 9×10-5Ω-㎠가 달성되었다. Al 농도가 늘어남에 따라서 콘택트 저항율이 감소하고 있고, Al이 콘택트 저저항감에 중요한 역할을 다하는 것을 알 수 있었다. 또한, 1000℃ 열처리 후도 TiAl에 비하여, 보다 평탄한 표면을 얻을 수 있다.
(실험예 2)
p형 4H-SiC에 대한 CoAl 오믹·콘택트재에 관해, 열처리 온도와 전극 표면 평탄성에 관해 검토를 행하였다.
기판으로는 시판의 p형 4H-SiC(0001) 에피텍셜 웨이퍼(Al 농도 1.0×1019cm-3)를 사용하였다. 기판을 화학세정 후, 열산화막을 10㎚ 제막하고, 포토리소그래피법에 의해 원형 TLM 패턴을 묘화하였다. 묽은 불산을 사용하여 산화막을 박리 후, Co 및 Al의 금속층을 전자총 증착법 및 저항가열법에 의해 퇴적하였다. 모든 막두께를 180m로 하고, Co/Al/Co 적층 구조에서 중간층의 두께가 다른 복수의 시료를 제작하였다. 리프트 오프 공정에 의해 전극 패턴을 형성 후, 초진공 챔버 내에서 800℃, 10분부터 1000℃, 2분간의 열처리를 행하였다. 그리고, 원형 TLM법, X선 회절(XRD)법, 러더포드 부방산란(RBS)법, 광학현미경 관찰에 의해 각 시료의 저항율, 표면 결정성을 평가하였다.
도 2에 800℃, 10분간 열처리 후의 CoAl/SiC 콘택트에 있어서의 전류-전압(I-V) 특성을 도시한다. 얇은 Al 중간층 10㎚ 및 40㎚의 시료에 있어서 양호한 저항성이 확인되었다. 또한 1000℃, 2분간의 열처리를 가함에 의해, 콘택트 저항율은 4×10-4Ω㎠까지 저감되었다. CoAl 콘택트에 있어서는 1000℃열처리 후도 TiAl 콘택트에 비교하여, 상당히 평탄한 표면이 얻어졌다. Al층을 포함하지 않는 Co 콘택트재에 있어서는 1000℃열처리 후도 옴 성은 얻어지지 않고, Al가 콘택트 저항 저감에 중요한 역할을 다하는 것을 알 수 있다.
(실험예 3)
p형 4H-SiC에 대한 오믹·콘택트재에 있어서, Ni를 사용한 경우의 열처리 온도와 전극 표면 평탄성에 관해 검토를 행하였다.
기판으로 시판의 p형 4H-SiC(0001) 에피텍셜 웨이퍼(Al 농도 3.0 내지 8.1×1018cm-3)를 사용하였다. 기판을 화학세정 후, 열산화막을 10㎚ 제막하고, 포토리소그래피법에 의해 원형 TLM 패턴을 묘화하였다. 묽은 불산을 사용하여 산화막을 박리 후, Ni, Ti의 금속층을 전자빔법에 의해, Al의 금속층을 저항가열법에 의해 퇴적하였다. 적층 구조가, Ti/Al(SiC측으로부터 차례로 Ti층, Al층을 적층, 이하 마찬가지), Ni/Al, Ni/Ti/Al의 각 시료를 제작하였다. 또한, Ni/Ti/Al에 관해서는 Ni층, Ti층의 막두께가 다른 복수의 시료를 제작하였다. 또한, 증착중의 진공도는 1×10-6Torr로 설정하였다. 리프트 오프 공정에 의해 전극 패턴을 형성 후, 초고진공 챔버 내에서 800℃, 5분간 부터 30분간의 열처리를 시행하였다. 그리고, 원형 TLM법, X선 회절(XRD)법, 러더포드 후방산란(RBS)법, 광학현미경 관찰에 의해 각 시료의 저항율, 표면 결정성을 평가하였다.
도 3에 800℃, 10분간 열처리 후의 각 시료(Ti/Al, Ni/Al, Ni/Ti/Al)의 전류-전압(I-V) 특성을 도시한다.
■ : Ni(25㎚)/Ti(50㎚)/Al(300㎚), 800℃, 10min,
▲ : Ni(44㎚)/Al(53㎚) 800℃, 10min,
● : Ti(50㎚)/Al(300㎚) 800℃, 2min
이다. Ti/Al에서는 800℃의 열처리에 의해 오믹성을 얻을 수 없음에 대해, Ni층을 형성한 시료(Ni/Al, Ni/Ti/Al)에서는 오믹성이 얻어져 있음을 알 수 있다. 즉, Ni층을 채용함에 의해, 종래보다도 저온의 열처리로써 오믹·콘택트를 형성하는 것이 가능함이 확인되었다. 또한, 열처리 후의 Ni/Al 및 Ni/Ti/Al의 표면은 상당히 평탄하였다.
도 4에, Ni/Ti/Al의 적층 구조를 구비한 시료에 있어서, Ni층 및 Ti층의 막두께와 콘택트 저항율(ρc)과의 관계를 도시한다.
△ : Ni(8㎚)/Ti(50㎚)/Al(300㎚),
◇ : Ni(15㎚)/Ti(50㎚)/Al(300㎚),
◆ : Ni(25㎚)/Ti(50㎚)/Al(300㎚)(이상의 Al 농도는 3.0×1018cm-3),
● : Ni(8㎚)/Ti(50㎚)/Al(300㎚),
○ : Ni(15㎚)/Ti(50㎚)/Al(300㎚)(이상의 Al 농도는 8.1×1018cm-3)
이다. 기판의 Al 농도의 여하에 관계없이, Ni층을 두껍게 형성함에 의해 저항율이 감소함을 알 수 있다. 즉, 저항율이 Ni 막두께 의존성을 나타내는 것을 알 수 있다. 또한, Ni(25㎚)/Ti(50㎚)/Al(300㎚)의 조건에 의해, ρc = 6.64×10-5Ω-㎠를 달성할 수 있다.
이하, 본 발명의 실시예를 설명한다.
도 5는 본 발명의 한 실시예인 SiC 디바이스(1)의 구성을 모식적으로 도시한 도면이다.
SiC 디바이스(1)는 다음과 같이 제작할 수 있다.
우선, 기상 성장 장치 챔버 내에 n형 SiC 기판(10)을 설치하고, 수소 가스를 캐리어 가스로서 사용하여, 원료 가스인 모노실란(SiH4) 가스 및 프로판(C3H8
)을, 불순물 가스인 트리메틸알루미늄((CH3)3Al) 가스를 챔버 내에 공급하고, 약 1400℃의 성장 온도에서 p형 SiC 층(11)을 약 5㎛ 형성한다. 또한, 주지의 분자선 결정 성장법(MBE법), 할라이드계 기상 성장법(HVOE법), 스퍼터링법, 이온 플레이팅법, 전자 샤워법 등의 방법으로 p형 SiC 층(11)을 형성할 수도 있다.
다음에, 1150℃, 60분, 02 분위기에서 희생 산화를 행하여, p형 SiC 층(11) 표면에 Si02막(12)을 약 10m 제막한다. 포토리소그래피에 의해 전극 패터닝을 행한 후, 일부의 Si02막을 묽은 불산으로 박리한다. 계속해서, Ni층(21)을 전자빔법에 의해 약 25㎛ 형성한다. 마찬가지로 Ti층(22)을 전자빔법에 의해, Al 층(23)을 저항가열법에 의해 각각 형성한 후, 리프트 오프 공정에 의해 전극 패턴을 형성한다. 이상의 공정에 의해, 도 5에 도시한 바와 같이, Ni, Ti, Al이 차례로 적층된 p전극(20)이 제작된다.
다음에, p형 SiC 층(11)과 p전극(20)과의 사이의 오믹·콘택트를 형성하기 위해, 초고진공 챔버 내에서 800℃, 10분의 열처리를 시행한다.
계속해서, n형 SiC 기판(10)의 표면에 V와 Al로 이루어지는 n형 전극(30)을 증착법에 의해 형성한다. 이상의 공정의 후, 스크라이버 등을 이용하여 칩의 분리 공정을 행하여 SiC 디바이스(1)를 얻는다.
본 발명을 상세히 또한 특정한 실시형태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하는 일 없이 다양한 변경이나 수정을 가할 수 있음은 당 업자에 있어서 분명하다.
본 출원은, 2001년 9월 06일 출원의 일본 특허출원(특원2001-270771)에 의거한 것이며, 그 내용은 여기에 참조로서 받아들여진다.
본 발명은, 상기 발명의 실시의 형태의 설명에 전혀 한정되는 것은 아니다. 특허 청구 범위의 기재를 일탈하지 않고, 당 업자가 용이하게 상도할 수 있는 범위에서 여러가지의 변형 상태도 본 발명에 포함된다. 또한, 본 발명이 SiC상의 Ⅲ족 질화물계 화합물 반도체 등, SiC를 이용한 다른 반도체 디바이스에 이용할 수 있음은 언급할 필요도 없다.
Claims (15)
- 니켈(Ni), 코발트(Co), 팔라듐(Pd) 및 백금(Pt) 중에서 선택되는 적어도 1종으로 이루어지며 p형 SiC층에 접하여 형성되는 제 1의 전극 재료, 알루미늄(Al)으로 이루어지는 제 2의 전극 재료, 및 티탄(Ti)으로 이루어지는 제 3의 전극 재료를 포함하여 이루어지는 것을 특징으로 하는 p형 SiC용 전극.
- 삭제
- 삭제
- 제 1항에 있어서,상기 제 1의 전극 재료가 니켈 또는 코발트인 것을 특징으로 하는 p형 SiC용 전극.
- 삭제
- p형 SiC층 측으로부터 차례로 형성된, 니켈(Ni), 코발트(Co), 팔라듐(Pd) 및 백금(Pt) 중에서 선택되는 적어도 1종으로 이루어지는 제 1층, 알루미늄(Al)으로 이루어지는 제 2층을 포함하고, 상기 제 1층과 상기 제 2층 사이에 티탄(Ti)으로 이루어지는 제 3층을 포함하는 것을 특징으로 하는 p형 SiC용 전극.
- 삭제
- p형 SiC층상에 제 1항, 제 4항 또는 제 6항에 기재된 p형 SiC용 전극이 형성되어 있는 것을 특징으로 하는 SiC 디바이스.
- 삭제
- p형 SiC층을 세정하는 스텝;상기 p형 SiC층상에, 니켈(Ni), 코발트(Co), 팔라듐(Pd) 및 백금(Pt) 중에서 선택되는 적어도 1종으로 이루어지는 제 1층을 형성하는 스텝;알루미늄(Al)으로 이루어지는 제 2층을 형성하는 스텝;티탄(Ti)으로 이루어지는 제 3층을 형성하는 스텝; 및가열 처리하는 스텝을 포함하는 것을 특징으로 하는 p형 SiC용 전극의 제조 방법.
- 삭제
- 제 10항에 있어서,상기 p형 SiC층을 세정하는 스텝;상기 p형 SiC층상에, 니켈(Ni), 코발트(Co), 팔라듐(Pd) 및 백금(Pt) 중에서 선택되는 적어도 1종으로 이루어지는 제 1층을 형성하는 스텝;티탄(Ti)으로 이루어지는 제 3층을 형성하는 스텝;알루미늄(Al)으로 이루어지는 제 2층을 형성하는 스텝; 및가열 처리하는 스텝을 포함하는 것을 특징으로 하는 p형 SiC용 전극의 제조 방법.
- 삭제
- 제 10항에 있어서,상기 가열 처리의 온도가 400℃ 내지 1100℃의 범위인 것을 특징으로 하는 p형 SiC용 전극의 제조 방법.
- 제 10항, 제 12항 또는 제 14항에 기재된 p형 SiC용 전극을 제조하는 스텝을 포함하는 것을 특징으로 하는 SiC 디바이스의 제조 방법.
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