KR100526841B1 - Semiconductor package and circuit board manufacturing method for it - Google Patents
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Abstract
본 발명은 반도체패키지 및 이를 위한 회로기판의 제조 방법에 관한 것으로, 다수의 파워/그라운드링을 구비하여 고집적화된 반도체칩을 수용함은 물론 복잡한 회로패턴의 디자인에 적합하도록, 상면에 다수의 입출력패드를 갖는 반도체칩; 상기 반도체칩이 위치될 수 있도록 일정 공간의 캐비티가 형성된 수지층을 기본층으로, 상기 캐비티의 벽면 및 그 외주연이 서로 일정거리 이격된 채 상기 캐비티의 내측 벽면으로부터 상기 캐비티 외주연의 상면 일정 영역까지 도금되어 두 개 이상의 파워/그라운드링이 형성되고, 상기 수지층의 상면에는 본드핑거 및 볼랜드를 포함하는 회로패턴으로 이루어진 회로기판; 상기 회로기판의 하면에 위치된 동시에 상기 반도체칩의 하면이 접착되는 히트싱크; 상기 반도체칩의 입출력패드와 상기 본드핑거 또는 파워/그라운드링을 상호 접속시키는 도전성와이어; 상기 반도체칩 및 도전성와이어를 외부환경으로부터 보호하기 위해 그 상면을 봉지하는 봉지재; 및 상기 회로기판의 볼랜드에 융착된 다수의 도전성볼;을 포함하여 이루어진 것을 특징으로 함.The present invention relates to a semiconductor package and a method of manufacturing a circuit board for the same. A plurality of input / output pads are provided on the upper surface of the semiconductor package to accommodate a highly integrated semiconductor chip having a plurality of power / ground rings as well as to design a complex circuit pattern. A semiconductor chip having a; Based on the resin layer having a cavity of a predetermined space so that the semiconductor chip can be located, the wall surface and the outer circumference of the cavity are spaced apart from each other by a predetermined distance from the inner wall surface of the cavity. Plated to form two or more power / ground rings, and a circuit board formed of a circuit pattern including a bond finger and a ball land on an upper surface of the resin layer; A heat sink positioned on a bottom surface of the circuit board and bonded to a bottom surface of the semiconductor chip; Conductive wires interconnecting the input / output pads of the semiconductor chip with the bond fingers or power / ground rings; An encapsulation material encapsulating an upper surface of the semiconductor chip and the conductive wire to protect it from an external environment; And a plurality of conductive balls fused to the ball lands of the circuit board.
Description
본 발명은 반도체패키지 및 이를 위한 회로기판의 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 다수의 파워/그라운드링을 구비하여 고집적화된 반도체칩을 수용함은 물론 복잡한 회로패턴의 디자인에 적합한 반도체패키지 및 이를 위한 회로기판의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing a circuit board for the same. More specifically, a semiconductor package suitable for designing a complex circuit pattern as well as accommodating highly integrated semiconductor chips having a plurality of power / ground rings and It relates to a method for manufacturing a circuit board for this.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 장치를 말한다. 이러한 반도체패키지는 종류가 매우 다양하며, 최근에는 고집화된 반도체칩을 수용할 수 있고, 많은 입출력 단자를 가지며 또는 방열 성능이 우수한 볼그리드어레이(Ball Grid Array)형 반도체패키지가 제조되고 있다.In general, a semiconductor package refers to a device that not only protects a semiconductor chip from an external environment but also easily exchanges electrical signals between the semiconductor chip and a motherboard. There are many kinds of such semiconductor packages, and recently, a ball grid array type semiconductor package capable of accommodating highly integrated semiconductor chips, having many input / output terminals or excellent heat dissipation performance has been manufactured.
이러한 반도체패키지(100')를 도1에 도시하였으며, 그 구조를 간단히 설명한다.This semiconductor package 100 'is shown in Fig. 1, and its structure will be briefly described.
도시된 바와 같이 상면에 다수의 입출력패드(2a)를 갖는 반도체칩(2)이 구비되어 있고, 그 외주연으로는 상기 반도체칩(2)이 위치할 수 있도록 캐비티(13)가 형성된 회로기판(10')이 위치되어 있다. 상기 회로기판(10')은 수지층(11)을 기본층으로 하여 상기 캐비티(13) 근방의 상면에 본드핑거(16)가 구비되고, 상기 본드핑거(16)로부터 연장되어서는 볼랜드(17)가 구비된 도전성 회로패턴이 형성되어 있다. 물론, 상기 본드핑거(16) 및 볼랜드(17)를 제외한 수지층(11) 상면 전체는 커버코트(18)로 코팅되어 상기 회로패턴을 외부환경으로부터 보호할 수 있도록 되어 있다.As shown in the drawing, a semiconductor chip 2 having a plurality of input / output pads 2a is provided on an upper surface thereof, and a circuit board having a cavity 13 formed on the outer circumference thereof so that the semiconductor chip 2 can be positioned. 10 ') is located. The circuit board 10 ′ is provided with a bond finger 16 on an upper surface of the cavity 13 near the cavity 13 and has a resin layer 11 as a base layer, and extends from the bond finger 16. The conductive circuit pattern with which is provided is formed. Of course, the entire upper surface of the resin layer 11 except for the bond finger 16 and the borland 17 is coated with a cover coat 18 so as to protect the circuit pattern from the external environment.
상기 회로기판(10')의 하면에는 상기 회로기판(10')의 캐비티(13)와 대략 같은 크기의 캐비티를 갖는 제1히트싱크(21)가 부착되어 있고, 상기 제1히트싱크(21) 하면에는 상기 반도체칩(2)이 접착제 등으로 고정되는 제2히트싱크(22)가 접착되어 있다.A first heat sink 21 having a cavity approximately the same size as the cavity 13 of the circuit board 10 'is attached to the bottom surface of the circuit board 10', and the first heat sink 21 is attached to the bottom surface of the circuit board 10 '. On the lower surface, a second heat sink 22 to which the semiconductor chip 2 is fixed with an adhesive or the like is bonded.
상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10')의 본드핑거(16)는 도전성와이어(4)에 의해 상호 접속되어 있다.The input / output pads 2a of the semiconductor chip 2 and the bond fingers 16 of the circuit board 10 'are interconnected by conductive wires 4.
또한, 상기 회로기판(10')의 볼랜드(17)에는 다수의 도전성볼(8)이 융착되어 있으며, 이 도전성볼(8)이 차후 마더보드의 패턴에 융착됨으로써 반도체패키지(100')를 마더보드에 고정시키게 된다.In addition, a plurality of conductive balls 8 are fused to the ball lands 17 of the circuit board 10 ′, and the conductive balls 8 are subsequently fused to the pattern of the motherboard to thereby support the semiconductor package 100 ′. It will be fixed on the board.
또한, 상기 반도체칩(2), 도전성와이어(4) 등을 외부환경으로부터 보호하기 위해 그 상면이 봉지재(6)로 봉지되어 소정의 반도체패키지(101)를 이루고 있다.In addition, in order to protect the semiconductor chip 2, the conductive wire 4, and the like from the external environment, the upper surface of the semiconductor chip 2 and the conductive wire 4 are sealed with the encapsulant 6 to form a predetermined semiconductor package 101.
한편, 상기 회로기판(10')의 캐비티(13) 측벽에는 일정두께의 파워링 또는 그라운드링(이하 파워/그라운드링(15)으로 통칭함)이 도금되어 있다. 상기 도금된 링을 반도체칩(2)에 전력을 제공하기 위한 용도로 사용하면 파워링이 되고, 상기 반도체칩(2)의 공통 접지 영역으로 사용하면 그라운드링이 되며, 이는 반도체패키지(100') 또는 반도체칩(2)의 설계에 따라 선택적으로 사용된다.On the other hand, a side wall of the cavity 13 of the circuit board 10 'is plated with a power ring or ground ring (hereinafter referred to as power / ground ring 15) having a predetermined thickness. When the plated ring is used to provide power to the semiconductor chip 2, the ring is a power ring. When the plated ring is used as a common ground region of the semiconductor chip 2, the ring is a ground ring, which is a semiconductor package 100 ′. Or it is selectively used according to the design of the semiconductor chip (2).
상기 파워/그라운드링(15)은 상기 회로기판(10')의 캐비티(13) 측벽 전체를 따라 일체로 도금되어 형성되어 있으며, 또한 선택된 몇 개의 본드핑거(16)가 상기 파워/그라운드링(15)과 연결될 수 있다.The power / ground ring 15 is integrally plated and formed along the entire sidewall of the cavity 13 of the circuit board 10 ', and a few selected bond fingers 16 are connected to the power / ground ring 15. ) Can be connected.
한편, 도2a 내지 도2c는 종래 반도체패키지(100')를 위한 회로기판의 제조 방법을 개략적으로 도시한 설명도이다.2A to 2C are schematic views illustrating a method of manufacturing a circuit board for a conventional semiconductor package 100 '.
먼저, 최초에 수지층(11)을 중심으로 일면 또는 양면에 얇은 도전성박막(31)이 코팅 또는 부착된 원판(30')을 구비하고, 상기 원판(30')의 중앙에 일정크기의 캐비티(13)를 형성한다. 상기 캐비티(13) 형성은 소정의 펀치를 이용하여 한번에 수행하거나 또는 라우팅 방법을 이용하여 수행한다.(도2a 참조)First, a disk 30 'having a thin conductive thin film 31 coated or adhered on one or both surfaces of the resin layer 11, and having a predetermined size cavity in the center of the disk 30' 13). The cavity 13 is formed at one time using a predetermined punch or by using a routing method (see Fig. 2A).
다음으로 상기 원판(30')의 캐비티(13) 벽면에 전해 도금 및 무전해 도금 방법을 이용하여 일정두께의 파워/그라운드링(15)을 형성한다. 상기 파워/그라운드링(15)은 캐비티(13)의 모든 벽면 및 상기 캐비티(13)의 상면 외주연까지 일정두께 및 일정폭으로 형성한다.(도2b 참조)Next, a power / ground ring 15 having a predetermined thickness is formed on the wall surface of the cavity 13 of the master plate 30 'using electrolytic plating and electroless plating. The power / ground ring 15 is formed to a predetermined thickness and a predetermined width up to all the wall surfaces of the cavity 13 and the outer periphery of the upper surface of the cavity 13 (see FIG. 2B).
다음으로, 상기 원판의 일면 또는 양면에 드릴링, 포토마스킹, 에칭, 노광 등의 통상적인 방법으로 회로패턴을 형성한다. 이때, 본드핑거(16) 및 볼랜드(17) 등을 포함하는 회로패턴이 형성되며, 상기 본드핑거(16), 볼랜드(17) 및 파워/그라운드링(15)을 제외한 수지층(11) 표면에는 커버코트(18)를 코팅함으로써 소정의 회로기판(10')이 형성된다.(도2c 참조)Next, a circuit pattern is formed on one or both surfaces of the original plate by a conventional method such as drilling, photomasking, etching, and exposure. In this case, a circuit pattern including a bond finger 16 and a ball land 17 is formed, and the resin layer 11 except for the bond finger 16, the ball land 17, and the power / ground ring 15 is formed on the surface of the resin layer 11. By coating the cover coat 18, a predetermined circuit board 10 'is formed (see Fig. 2C).
그러나, 이러한 반도체패키지 및 이를 위한 회로기판의 제조 방법은 상기 회로기판의 캐비티 측면 등에 구비되는 파워/그라운드링이 단 한 개로 형성됨으로써 최근의 고집적화된 반도체칩을 수용하지 못하거나, 또한 회로기판에 보다 복잡하게 형성되는 회로패턴의 요구를 수용하지 못하는 문제가 있다.However, such a semiconductor package and a method of manufacturing a circuit board therefor do not accommodate the latest highly integrated semiconductor chip or have more power on the circuit board because only one power / ground ring is provided on the cavity side of the circuit board. There is a problem in that it cannot accommodate the requirements of a complicated circuit pattern.
즉, 최근의 반도체칩은 고전력용 또는 저전력용의 파워를 별도로 필요로 하기도 하고 고전력용 또는 저전력용의 접지 수단도 별도로 필요로 하기 때문에 종래와 같은 한 개의 파워/그라운드링 구조로서는 이러한 요구에 부응하지 못하는 문제가 있다.In other words, the recent semiconductor chips require high power or low power power separately, and a high power or low power grounding means is also required. There is no problem.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 다수의 파워/그라운드링을 구비하여 고집적화된 반도체칩을 수용함은 물론 복잡한 회로패턴의 디자인에 적합한 반도체패키지 및 이를 위한 회로기판의 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and a semiconductor package suitable for the design of a complex circuit pattern as well as a semiconductor chip having a plurality of power / ground ring and highly integrated circuit pattern and circuit board therefor It is to provide a method for producing.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는, 상면에 다수의 입출력패드를 갖는 반도체칩; 상기 반도체칩이 위치될 수 있도록 일정 공간의 캐비티가 형성된 수지층을 기본층으로, 상기 캐비티의 벽면 및 그 외주연이 서로 일정거리 이격된 채 상기 캐비티의 내측 벽면으로부터 상기 캐비티 외주연의 상면 일정 영역까지 도금되어 두 개 이상의 파워/그라운드링이 형성되고, 상기 수지층의 상면에는 본드핑거 및 볼랜드를 포함하는 회로패턴으로 이루어진 회로기판; 상기 회로기판의 하면에 위치된 동시에 상기 반도체칩의 하면이 접착되는 히트싱크; 상기 반도체칩의 입출력패드와 상기 본드핑거 또는 파워/그라운드링을 상호 접속시키는 도전성와이어; 상기 반도체칩 및 도전성와이어를 외부환경으로부터 보호하기 위해 그 상면을 봉지하는 봉지재; 및 상기 회로기판의 볼랜드에 융착된 다수의 도전성볼;을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a semiconductor package according to the present invention includes a semiconductor chip having a plurality of input / output pads on an upper surface thereof; Based on the resin layer having a cavity of a predetermined space so that the semiconductor chip can be located, the wall surface and the outer circumference of the cavity are spaced apart from each other by a predetermined distance from the inner wall surface of the cavity. Plated to form two or more power / ground rings, and a circuit board formed of a circuit pattern including a bond finger and a ball land on an upper surface of the resin layer; A heat sink positioned on a bottom surface of the circuit board and bonded to a bottom surface of the semiconductor chip; Conductive wires interconnecting the input / output pads of the semiconductor chip with the bond fingers or power / ground rings; An encapsulation material encapsulating an upper surface of the semiconductor chip and the conductive wire to protect it from an external environment; And a plurality of conductive balls fused to the ball lands of the circuit board.
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또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판의 제조 방법은 수지층의 일면 또는 양면 전체에 도전성박막이 형성된 원판을 제공하는 단계; 상기 원판의 중앙에 두 개 이상의 관통공이 서로 일정거리 이격되어 형성되도록 라우팅하는 단계; 상기 수지층의 외주연을 향하는 상기 관통공의 벽면 및 그 벽면의 상면에 일정두께와 폭을 갖는 파워/그라운드링을 도금하여 형성하는 단계; 상기 복수의 관통공 내측으로 위치되는 원판 영역을 펀칭하여 차후 반도체칩이 위치될 수 있는 크기의 캐비티를 형성하는 단계; 및 상기 원판의 캐비티 외주연 일면 또는 양면에 형성된 도전성 박막을 가공하여 회로패턴을 형성하는 단계;를 포함하여 이루어진 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor package circuit board according to the present invention in order to achieve the above object comprises the steps of providing a disk with a conductive thin film formed on one or both sides of the resin layer; Routing two or more through-holes in a center of the disc to be formed spaced apart from each other by a predetermined distance; Plating a power / ground ring having a predetermined thickness and width on a wall surface of the through hole facing the outer circumference of the resin layer and an upper surface of the wall surface; Punching a disk region positioned inside the plurality of through holes to form a cavity having a size where a semiconductor chip can be located later; And forming a circuit pattern by processing a conductive thin film formed on one side or both sides of the cavity outer periphery of the disc.
여기서, 상기 관통공은 대략 "ㄷ"자 형상으로서 서로 대응되어 일정거리 이격된 채 형성될 수 있다.Here, the through holes may be formed to be spaced apart by a predetermined distance corresponding to each other as a substantially "C" shape.
또한, 상기 관통공은 대략 직사각 또는 정사각 형상으로서 서로 대응되어 일정거리 이격된 채 형성될 수도 있다.In addition, the through holes may be formed in a substantially rectangular or square shape to be spaced apart from each other by a corresponding distance.
더불어, 상기 각각의 파워/그라운드링은 일정거리 이격되어 두 개 이상 형성됨이 바람직하다.In addition, each of the power / ground ring is preferably formed at least two spaced apart.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 이를 위한 회로기판의 제조 방법에 의하면, 파워/그라운드링이 두 개 이상 복수개로 형성됨으로써 최근의 고집적화된 반도체칩을 용이하게 수용할 수 있을 뿐만 아니라, 회로기판에 형성되는 회로패턴의 설계 자유도를 높여주게 된다. 즉, 저전력 또는 고전력의 파워 수단을 각각 별도로 제공하게 될 뿐만 아니라, 고전압 또는 저전압의 접지 수단도 각각 제공할 수 있게 됨으로써 반도체패키지의 상품성을 향상시키게 된다.As described above, according to the semiconductor package according to the present invention and a method of manufacturing a circuit board therefor, the power / ground ring is formed in two or more, so that not only the recent highly integrated semiconductor chip can be easily accommodated, but also the circuit The degree of freedom in designing the circuit pattern formed on the substrate is increased. That is, not only the low power or high power power means are separately provided, but also the high voltage or low voltage ground means can be provided, respectively, thereby improving the marketability of the semiconductor package.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도3a 및 도3b는 본 발명에 의한 반도체패키지(101)를 도시한 단면도 및 봉지재(6)를 제거한 상태의 평면도이다.3A and 3B are sectional views showing the semiconductor package 101 according to the present invention and a plan view of the state in which the encapsulant 6 is removed.
도시된 바와 같이 상면에 다수의 입출력패드(2a)를 갖는 반도체칩(2)이 위치되어 있고, 상기 반도체칩(2)의 외주연으로는 일정공간의 캐비티(13)를 갖는 회로기판(10)이 위치되어 있다. 상기 회로기판(10)은 수지층(11)을 중심으로 상면에 본드핑거(16) 및 볼랜드(17)를 포함하는 회로패턴이 형성되어 있고, 상기 본드핑거(16) 및 볼랜드(17)를 제외한 회로패턴은 커버코트(18)로 코팅되어 있다.As illustrated, a semiconductor chip 2 having a plurality of input / output pads 2a is positioned on an upper surface thereof, and a circuit board 10 having a cavity 13 having a predetermined space is formed at an outer circumference of the semiconductor chip 2. Is located. The circuit board 10 has a circuit pattern including a bond finger 16 and a borland 17 formed on an upper surface of the resin layer 11, except for the bond finger 16 and the borland 17. The circuit pattern is coated with a cover coat 18.
상기 회로기판(10)의 캐비티(13) 벽면에서 그 상면의 외주연으로는 일정두께 및 일정폭을 갖는 파워/그라운드링(15)이 일정거리 이격된채 서로 대응되는 형상으로 형성되어 있다. 따라서, 상기 각각의 파워/그라운드링(15)은 고전력용 및 저전력의 파워 전달 수단으로 사용되거나 또는 고전압용 및 저전압용의 접지 수단으로 사용될 수 있게 된다.In the outer circumferential edge of the upper surface of the wall of the cavity 13 of the circuit board 10, a power / ground ring 15 having a predetermined thickness and a predetermined width is formed in a shape corresponding to each other at a predetermined distance. Thus, each of the power / ground rings 15 may be used as a power transmission means for high power and low power, or may be used as a grounding means for high voltage and low voltage.
비록 도3b에서는 상기 파워/그라운드링(15)이 대략 "ㄷ"자 형으로서 대응되는 위치에 일정거리 이격되어 형성되어 있으나, 이러한 형상으로 상기 파워그라운드링(15)을 제한하는 것은 아니다. 즉, 상기 파워/그라운드링(15)은 다수개의 서로 일정 거리 이격되도록 형성할 수도 있으며, 이는 설계자의 선택 사항에 불과하다.Although the power / ground ring 15 is formed at a predetermined distance apart from the corresponding position in FIG. 3B, the power ground ring 15 is not limited to this shape. That is, the power / ground ring 15 may be formed to be spaced apart from each other by a predetermined distance, which is only a designer's option.
계속해서, 상기 회로기판(10)의 하면에는 상기 캐비티(13)와 같은 크기의 캐비티를 갖는 제1히트싱크(21)가 접착되어 있고, 상기 제1히트싱크(21)의 하면에는 제2히트싱크(22)가 부착되어 있다. 한편, 상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(16) 또는 파워/그라운드링(15)은 도전성와이어(4)로 서로 접속되어 있으며, 상기 반도체칩(2)과 도전성와이어(4) 등은 봉지재(6)로 봉지되어 있다. 또한, 상기 회로기판(10)의 볼랜드(17) 각각에는 도전성볼(8)이 융착되어 있다.Subsequently, a first heat sink 21 having a cavity having the same size as the cavity 13 is bonded to a lower surface of the circuit board 10, and a second heat sink is attached to a lower surface of the first heat sink 21. The sink 22 is attached. Meanwhile, the input / output pad 2a of the semiconductor chip 2 and the bond finger 16 or the power / ground ring 15 of the circuit board 10 are connected to each other by conductive wires 4. 2), the conductive wire 4, etc. are sealed by the sealing material 6. As shown in FIG. In addition, conductive balls 8 are welded to each of the ball lands 17 of the circuit board 10.
도4a 및 도4b는 본 발명에 의한 반도체패키지(101)를 위한 회로기판(10)의 제조 방법을 도시한 평면도이다.4A and 4B are plan views showing the manufacturing method of the circuit board 10 for the semiconductor package 101 according to the present invention.
먼저, 수지층(11)의 일면 또는 양면 전체에 ㎛ 단위의 도전성 박막(31)이 코팅되거나 또는 접착된 원판(30)을 제공한다.First, an original plate 30 is provided on which one or both surfaces of the resin layer 11 are coated or adhered to the conductive thin film 31 in a micrometer unit.
상기 원판(30)의 중앙에는 두 개 이상의 관통공(12)이 서로 일정거리 이격되어 형성되도록 라우팅을 실시한다. 즉, 도4a에 도시된 바와 같이 대략 "ㄷ"자 형상으로서 서로 대응되는 동시에 일정 거리 이격된 관통공(12)을 라우팅하거나, 또는 도4b에 도시된 바와 같이 상기 관통공(12)은 대략 직사각 또는 정사각 형상으로서 서로 대응되어 일정거리 이격되도록 형성할 수도 있다. 여기서, 상기 두 개의 관통공(12) 사이의 원판 영역을 "브리지(14)"라 한다.In the center of the disc 30, two or more through-holes 12 are routed to be formed to be spaced apart from each other by a predetermined distance. That is, as illustrated in FIG. 4A, the through holes 12 corresponding to each other and substantially spaced apart from each other as a substantially "C" shape are routed, or as shown in FIG. 4B, the through holes 12 are substantially rectangular. Alternatively, they may be formed in a square shape so as to correspond to each other and be spaced apart from each other by a predetermined distance. Here, the disc area between the two through holes 12 is referred to as "bridge 14".
계속해서, 상기 수지층(11)의 외주연 또는 둘레를 향하는 상기 관통공(12)의 벽면 및 그 벽면의 상면에 걸쳐서는 일정두께와 폭을 갖는 파워/그라운드링(15)을 전해 도금 및 무전해 도금 방법을 이용하여 형성한다.Subsequently, the power / ground ring 15 having a predetermined thickness and width is electroplated and electroless over the wall surface of the through hole 12 facing the outer periphery or circumference of the resin layer 11 and the upper surface of the wall surface. It forms using the plating method.
이어서, 상기 복수의 관통공(12) 내측으로 위치되는 원판 영역을 펀칭하여 차후 반도체칩(2)이 위치될 수 있는 크기의 캐비티를 형성한다. 상기 펀칭은 상기 복수의 관통공(12) 사이에 위치된 브리지(14)를 컷팅함으로써 이루어진다.Subsequently, a disc area that is positioned inside the plurality of through holes 12 is punched to form a cavity having a size where the semiconductor chip 2 may be located later. The punching is accomplished by cutting the bridge 14 located between the plurality of through holes 12.
여기서, 상기 도4a에 도시된 원판(30)의 경우에는 브리지(14)에 의해 지지되는 원판 영역의 크기가 비교적 큼으로써 캐비티 형성 공정에서 상기 브리지(14)가 크랙되는 경우가 있다. 따라서, 도4b에 도시된 원판(30)과 같이 브리지(14)에 의해 지지되는 원판 영역의 크기를 비교적 작게 함으로써 캐비티 형성 공정에서 상기 브리지의 크랙 현상을 억제할 수 있게 된다.Here, in the case of the disc 30 shown in Fig. 4A, the bridge 14 is cracked in the cavity forming process because the disc area supported by the bridge 14 is relatively large. Therefore, by reducing the size of the disk region supported by the bridge 14 relatively, such as the disk 30 shown in Fig. 4B, the crack phenomenon of the bridge can be suppressed in the cavity forming process.
이어서, 상기 원판(30)의 캐비티(13) 외주연 일면 또는 양면에 형성된 도전성 박막(31)을 가공하여 다수의 회로패턴을 형성한다. 상기 회로패턴 형성은 통상적으로 알려진 바와 같이 드릴링, 포토마스킹 및 에칭 등의 방법을 이용하여 수행한다. 또한, 상기 회로패턴은 본드핑거(16) 및 볼랜드(17)를 포함하도록 형성하며, 상기 본드핑거(16), 볼랜드(17) 및 파워/그라운드링(15)을 제외한 전면을 고분자수지인 커버코트(18)로 코팅한다.Subsequently, a plurality of circuit patterns are formed by processing the conductive thin film 31 formed on one or both outer circumferences of the cavity 13 of the disc 30. The circuit pattern formation is conventionally performed using methods such as drilling, photomasking and etching. In addition, the circuit pattern is formed to include the bond finger 16 and the borland 17, the cover coat is a polymer resin on the entire surface except the bond finger 16, the borland 17 and the power / ground ring (15) Coated with (18).
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서 본 발명에 의한 반도체패키지 및 이를 위한 회로기판의 제조 방법에 의하면, 파워/그라운드링이 두 개 이상의 복수개로 형성됨으로써 최근의 고집적화된 반도체칩을 용이하게 수용할 수 있을 뿐만 아니라, 회로기판에 형성되는 회로패턴의 설계의 자유도를 높여주는 효과가 있다. 결국, 저전력 또는 고전력의 파워 수단을 각각 별도로 제공하게 될 뿐만 아니라, 고전압 또는 저전압의 접지 수단도 각각 제공할 수 있게 됨으로써 반도체패키지의 상품성을 향상시키는 효과가 있다.Therefore, according to the semiconductor package according to the present invention and a method for manufacturing a circuit board therefor, the power / ground ring is formed in two or more, so that not only the recent highly integrated semiconductor chip can be easily accommodated but also formed on the circuit board. There is an effect of increasing the degree of freedom of design of the circuit pattern. As a result, not only the low or high power power means are separately provided, but also the high or low voltage ground means can be provided, respectively, thereby improving the commercialization of the semiconductor package.
도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.
도2a 내지 도2c는 종래 반도체패키지를 위한 회로기판의 제조 방법을 도시한 설명도이다.2A to 2C are explanatory views showing a method of manufacturing a circuit board for a conventional semiconductor package.
도3a 및 도3b는 본 발명에 의한 반도체패키지를 도시한 단면도 및 봉지재를 제거한 상태의 평면도이다.3A and 3B are sectional views showing the semiconductor package according to the present invention and a plan view of the state in which the sealing material is removed.
도4a 및 도4b는 본 발명에 의한 반도체패키지를 위한 회로기판의 제조 방법을 도시한 평면도이다.4A and 4B are plan views illustrating a method of manufacturing a circuit board for a semiconductor package according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
101; 본 발명에 의한 반도체패키지101; Semiconductor package according to the present invention
2; 반도체칩 2a; 입출력패드2; Semiconductor chip 2a; I / O pad
4; 도전성와이어 6; 봉지재4; Conductive wire 6; Encapsulant
8; 도전성볼 10; 회로기판8; Conductive ball 10; Circuit board
11; 수지층 12; 관통공11; Resin layer 12; Through hole
13; 캐비티(Cavity) 14; 브리지(Bridge)13; Cavity 14; Bridge
15; 파워/그라운드링(Power/Ground Ring)15; Power / Ground Ring
16; 본드핑거(Bond Finger) 17; 볼랜드(Ball land)16; Bond Finger 17; Ball land
18; 커버코트(cover Coat) 21; 제1히트싱크(Heat Sink)18; Cover coat 21; Heat Sink
22; 제2히트싱크 30; 원판22; Second heatsink 30; negative
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0022589A KR100526841B1 (en) | 2000-04-27 | 2000-04-27 | Semiconductor package and circuit board manufacturing method for it |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0022589A KR100526841B1 (en) | 2000-04-27 | 2000-04-27 | Semiconductor package and circuit board manufacturing method for it |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010098015A KR20010098015A (en) | 2001-11-08 |
| KR100526841B1 true KR100526841B1 (en) | 2005-11-08 |
Family
ID=19667347
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0022589A KR100526841B1 (en) | 2000-04-27 | 2000-04-27 | Semiconductor package and circuit board manufacturing method for it |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100526841B1 (en) |
-
2000
- 2000-04-27 KR KR10-2000-0022589A patent/KR100526841B1/en active IP Right Grant
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|---|---|
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