KR100517968B1

KR100517968B1 - Clock converter of image signal scaler

Info

Publication number: KR100517968B1
Application number: KR10-2003-0090979A
Authority: KR
Inventors: 박진우
Original assignee: 엘지전자 주식회사
Priority date: 2003-12-13
Filing date: 2003-12-13
Publication date: 2005-09-30
Also published as: KR20050058948A

Abstract

본 발명은 영상신호 스케일러의 클럭 컨버터에 관한 것으로, 다양한 입력클럭으로 입력되는 비디오 신호를 출력클럭에 동기시키기 위하여, 입출력간의 클럭전환시, 입력클럭의 주파수가 변환클럭의 주파수보다 빠르게 되면, 직병렬 변환기에서 데이터를 모아 주어 실제적인 입력클럭에 동기된 입력주파수를 저하시켜 데이터 샘플링을 놓치는 경우를 방지하도록 한 것이다. 이를 위하여 본 발명은 직렬로 입력되는 영상데이터를 병렬로 저장한 다음, 그 병렬 데이터를 제어신호에 의해, 소정 단위로 입력클럭에 동기하여 출력하는 직병렬변환부와; 상기 입력클럭에 동기하여, 상기 직병렬변환부에서 소정단위로 출력되는 영상데이터를 입력받아 이를 버퍼링하는 버퍼부와; 상기 버퍼부에서 출력되는 영상데이터를 순차적으로 샘플링하고, 그 영상데이터를 출력클럭에 동기하여 출력하는 출력부와; 상기 입력클럭과 출력클럭을 비교하고, 그 비교결과에 근거하여 상기 직병렬변환부에서 출력되는 영상 데이터 크기를 제어하는 제어부를 포함하여 구성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock converter of an image signal scaler. In order to synchronize a video signal input to various input clocks with an output clock, when the clock of the input / output is switched, the frequency of the input clock is faster than the frequency of the conversion clock. The data is collected by the converter to reduce the input frequency synchronized with the actual input clock to prevent data sampling. To this end, the present invention comprises a serial-to-parallel conversion unit for storing the serially input image data in parallel, and then outputs the parallel data in synchronization with the input clock in a predetermined unit by a control signal; A buffer unit which receives the image data output in a predetermined unit from the serial-to-parallel conversion unit and buffers it in synchronization with the input clock; An output unit which sequentially samples the image data output from the buffer unit and outputs the image data in synchronization with an output clock; And a controller for comparing the input clock and the output clock and controlling the size of the image data output from the serial-to-parallel converter based on the comparison result.

Description

Clock Converter of Video Signal Scaler {CLOCK CONVERTER OF IMAGE SIGNAL SCALER}

본 발명은 영상신호 스케일러의 클럭 컨버터에 관한 것으로, 특히 입력클럭과 출력클럭의 속도차이에 관계없이, 다양한 입력클럭으로 입력되는 영상신호를 출력클럭에 동기시키도록 한 영상신호 스케일러의 클럭 컨버터에 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock converter of a video signal scaler, and more particularly, to a clock converter of a video signal scaler configured to synchronize video signals inputted to various input clocks to output clocks regardless of speed differences between input clocks and output clocks. .

일반적으로, LCD 모니터는 프리앰프, A/D 컨버터, 스케일러, 마이콤 및 LCD 패널등을 구비하여, PC의 비디오 카드(Video Card)로부터 입력되는 Red, Green, Blue로 이루어지는 영상신호들을 적절히 처리하여 LCD 패널로 출력하게 된다. In general, the LCD monitor includes a preamplifier, A / D converter, scaler, microcomputer, and LCD panel, and appropriately processes the video signals consisting of red, green, and blue signals input from a video card of a PC. Will print to the panel.

이하, 첨부된 도 1을 참조하여, 전술한 LCD 모니터를 이루는 각 구성요소에 대해 개략적으로 살펴 본다. 도 1은 일반적인 모니터의 내부 회로를 개략적으로 도시한 블록도이다. Hereinafter, with reference to the accompanying FIG. 1, each component of the LCD monitor described above will be described. 1 is a block diagram schematically illustrating an internal circuit of a general monitor.

먼저, 모니터(110)의 구성요소인 프리앰프(Pre-Amp;112)는 PC내에 장착된 비디오 카드(Video Card;100)로부터 Red, Green, Blue의 영상신호를 입력받고, 입력된 영상신호들을 A/D 변환하기에 적합한 레벨로 조정하고, 콘트라스트를 조정하기도 한다. First, a pre-amplifier 112, which is a component of the monitor 110, receives a video signal of red, green, and blue from a video card 100 mounted in a PC, and receives the input video signals. It also adjusts to a level suitable for A / D conversion and adjusts contrast.

다음, A/D 컨버터(114)는 전술한 프리앰프에서 적절한 레벨로 조정된 영상신호들을 아날로그 신호에서 디지털 신호로 변환시켜 출력하게 된다. 그 결과, PC로부터 입력된 아날로그의 영상신호들은 8비트의 디지털 신호로 변환되게 된다.Next, the A / D converter 114 converts the image signals adjusted to the appropriate level in the above-described preamp from an analog signal to a digital signal and outputs them. As a result, analog video signals input from the PC are converted into 8-bit digital signals.

한편, 디지털 비디오 프로세서(Digital Video processor)는, 혹은 스케일러(Scaler; 116)라고 불리우는 것으로서, A/D 컨버터(114)에서 출력되는 R, G, B 각각의 8 비트 디지털 신호를 LCD 패널(118)에 알맞은 포맷으로 변환하여 준다. On the other hand, the digital video processor, or referred to as a scaler (116), the LCD panel 118 to the 8-bit digital signal of each of the R, G, B output from the A / D converter 114 Convert it to the appropriate format.

또한, 상기 스케일러(116)는 입력되는 다양한 해상도의 영상신호를 LCD 패널의 해상도로 변경시켜주는 역할도 한다. 즉, 해상도가 800×600인 신호가 입력되면, LCD 패널의 해상도, 예컨대 1024×768에 맞게 입력된 신호를 변경시키게 된다.In addition, the scaler 116 serves to change the input image signal of various resolution to the resolution of the LCD panel. That is, when a signal having a resolution of 800 × 600 is input, the input signal is changed to match the resolution of the LCD panel, for example, 1024 × 768.

즉, 스케일러(116)는 R,G,B의 영상신호를 프리앰프, A/D 컨버터를 통해 입력받아 적절하게 신호처리하여 LCD 패널상에 디스플레이되는 것이다.In other words, the scaler 116 receives the R, G, and B video signals through the preamplifier and the A / D converter, and displays them on the LCD panel.

상술한 스케일러에서 사용되는 클럭컨버터는, 도2와 같이 입력클럭(CLKIN)에 동기하여 영상데이터를 출력하는 제1 플립플롭(1)과; 순차적으로 연결되어, 상기 제1 플립플롭(1)의 영상데이터를 입력받아 출력클럭(CLKOUT)에 동기하여 출력하는 제2,제3 플립플롭(2),(3)으로 구성된다.The clock converter used in the above-described scaler includes: a first flip-flop 1 for outputting image data in synchronization with the input clock CLKIN as shown in FIG. 2; The second and third flip-flops 2 and 3 are sequentially connected to receive image data of the first flip-flop 1 and output them in synchronization with the output clock CLKOUT.

상기 제1 플립플롭(1)에서 입력클럭(CLKIN)에 동기하여 영상데이터를 출력하면, 제2, 제3 플립플롭(2),(3)은 순차적으로 상기 제1 플립플롭(1)에서 출력되는 영상 데이터를 변환하고자 하는 출력클럭(CLKOUT)에 동기하여 출력한다. When the image data is output in synchronization with the input clock CLKIN in the first flip-flop 1, the second and third flip-flops 2 and 3 are sequentially output from the first flip-flop 1. The image data is output in synchronization with the output clock CLKOUT to be converted.

상술한 종래 클럭 컨버터는, 입력클럭(CLKIN)의 주파수가 출력클럭(CLKOUT)의 주파수보다 빠르게 되면, 플립플롭에서 영상데이터를 샘플링하지 못하는 경우가 발생하고, 또한 입력클럭(CLKIN)의 주파수가 출력클럭(CLKOUT)의 주파수보다 느리게 되면 플립플롭에서 입력되는 영상데이터의 샘플링 횟수가 증가되는 문제점이 있다.In the above-described conventional clock converter, when the frequency of the input clock CLKIN is faster than the frequency of the output clock CLKOUT, the flip-flop cannot sample the image data, and the frequency of the input clock CLKIN is output. If it is slower than the frequency of the clock CLKOUT, the number of sampling of image data input from the flip-flop increases.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 다양한 입력클럭으로 입력되는 비디오 신호를 출력클럭에 동기시키기 위하여, 입출력간의 클럭전환시, 입력클럭의 주파수가 변환클럭의 주파수보다 빠르게 되면, 직병렬 변환기에서 데이터를 모아 주어 실제적인 입력클럭에 동기된 입력주파수를 저하시켜 데이터 샘플링을 놓치는 경우를 방지하도록 한 영상신호 스케일러의 클럭 컨버터를 제공함에 그 목적이 있다..The present invention has been made to solve the above problems, in order to synchronize the video signal input to the various input clocks to the output clock, when the clock of the input and output, the frequency of the input clock is faster than the frequency of the conversion clock, It is an object of the present invention to provide a clock converter of an image signal scaler that collects data from a serial / parallel converter to reduce an input frequency synchronized with an actual input clock to prevent data sampling from being missed.

또한, 입출력간의 클럭전환시 입력클럭의 주파수가 출력클럭의 주파수보다 2배 이상 느리게 되면, 새로 들어온 데이터를 버퍼부에 저장한 다음, 이를 새로 들어온 데이터로 표시하여 샘플링함으로써,임의의 데이터에 대한 중복 샘플링을 방지하도록 한 영상신호 스케일러의 클럭 컨버터를 제공함에 그 목적이 있다.In addition, if the frequency of the input clock becomes more than two times slower than the frequency of the output clock during clock switching between input and output, the new data is stored in the buffer unit, and the new data is displayed and sampled, thereby overlapping arbitrary data. It is an object of the present invention to provide a clock converter of an image signal scaler to prevent sampling.

상기와 같은 목적을 달성하기 위한 본 발명은, 직렬로 입력되는 영상데이터를 병렬로 저장한 다음, 그 병렬 데이터를 제어신호에 의해, 소정 단위로 입력클럭에 동기하여 출력하는 직병렬변환부와; 상기 입력클럭에 동기하여, 상기 직병렬변환부에서 소정단위로 출력되는 영상데이터를 입력받아 이를 버퍼링하는 버퍼부와; 상기 버퍼부에서 출력되는 영상데이터를 순차적으로 샘플링하고, 그 영상데이터를 출력클럭에 동기하여 출력하는 출력부와; 상기 입력클럭과 출력클럭을 비교하고, 그 비교결과에 근거하여 상기 직병렬변환부에서 출력되는 영상 데이터 크기를 제어하는 제어부를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a serial-to-parallel conversion unit stores image data input in series in parallel and then outputs the parallel data in synchronization with an input clock in a predetermined unit by a control signal; A buffer unit which receives the image data output in a predetermined unit from the serial-to-parallel conversion unit and buffers it in synchronization with the input clock; An output unit which sequentially samples the image data output from the buffer unit and outputs the image data in synchronization with an output clock; And a controller configured to compare the input clock and the output clock and control the size of the image data output from the serial-to-parallel converter based on the comparison result.

이하, 본 발명에 의한 영상신호 스케일러의 클럭컨버터에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, operations and effects of a clock converter of an image signal scaler according to the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명 영상신호 스케일러의 클럭 컨버터에 대한 실시예의 구성을 보인 블록도이다.3 is a block diagram showing the configuration of an embodiment of a clock converter of a video signal scaler of the present invention.

도3에 도시한 바와같이, 본 발명은 직렬로 입력되는 영상데이터를 병렬로 저장한 다음, 그 병렬 데이터를 제어신호에 의해, 소정 단위로 입력클럭(CLKIN)에 동기하여 출력하는 직병렬변환부(10)와; 상기 입력클럭(CLKIN)에 동기하여, 상기 직병렬변환부(10)에서 소정단위로 출력되는 영상데이터를 입력받아 이를 버퍼링하는 버퍼부(20)와; 상기 버퍼부(20)에서 출력되는 영상데이터를 순차적으로 샘플링하고, 그 영상데이터를 출력클럭(CLKOUT)에 동기하여 출력하는 출력부(30)와; 상기 입력클럭(CLKIN)과 출력클럭(CLKOUT)을 비교하고, 그 비교결과에 근거하여 상기 직병렬변환부(10)에서 출력되는 영상 데이터 크기를 제어하는 제어부(미도시)로 구성하며, 이와같은 본 발명의 동작을 설명한다.As shown in Fig. 3, in the present invention, a serial-to-parallel converter for storing serially input image data in parallel and then outputting the parallel data in synchronization with the input clock CLKIN in a predetermined unit by a control signal. 10; A buffer unit 20 which receives image data output in a predetermined unit from the serial-to-parallel conversion unit 10 and buffers it in synchronization with the input clock CLKIN; An output unit 30 for sequentially sampling image data output from the buffer unit 20 and outputting the image data in synchronization with an output clock CLKOUT; And a control unit (not shown) for comparing the input clock CLKIN and the output clock CLKOUT and controlling the size of the image data output from the serial-to-parallel converter 10 based on the comparison result. The operation of the present invention will be described.

먼저, 직병렬변환부(10)는 직렬로 입력되는 영상데이터를 병렬로 저장한 다음, 그 병렬데이터를, 제어신호에 의해 소정 단위로 입력클럭(CLKIN)에 동기하여 출력하는데, 이는 입력클럭(CLKIN)의 속도가 출력클럭(CLKOUT)의 속도보다 빠른 경우에 발생하는 데이터 샘플링 오류를 방지하기 위함이다.First, the serial-to-parallel converter 10 stores the image data input in series in parallel, and then outputs the parallel data in synchronization with the input clock CLKIN in a predetermined unit by a control signal. This is to prevent data sampling error that occurs when the speed of CLKIN) is faster than the speed of the output clock CLKOUT.

즉, 입력클럭(CLKIN)의 속도가 출력클럭(CLKOUT)의 속도보다 2배 빠르다고 가정하면, 직병렬 구조로 이루어진 두개의 플립플롭에 데이터를 모아주어 실제적인 입력클럭(CLKIN)에 동기된 데이터의 입력주파수를 2배로 저하시키고, 입력클럭 (CLKIN)의 속도가 출력클럭(CLKOUT)의 속도보다 3배 빠르면 직병렬 구조로 이루어진 세개의 플립플롭에 데이터를 모아주어 입력클럭(CLKIN)에 동기된 데이터의 입력주파수를 3배로 저하시킨다. In other words, assuming that the speed of the input clock CLKIN is twice as fast as the speed of the output clock CLKOUT, data is collected in two flip-flops having a parallel-parallel structure so that the data synchronized with the actual input clock CLKIN If the input frequency is reduced by 2 times and the speed of the input clock CLKIN is 3 times faster than the speed of the output clock CLKOUT, the data synchronized to the input clock CLKIN are collected by collecting the data in three flip-flops in a parallel and parallel structure. Decreases the input frequency by three times.

이후, 상기 버퍼부(20)는,상기 입력클럭(CLKIN)에 동기하여 상기 직병렬변환부(10)에서 출력되는 영상 데이터를 입력받아 이를 버퍼링한다.Thereafter, the buffer unit 20 receives the image data output from the serial-to-parallel converter 10 in synchronization with the input clock CLKIN and buffers it.

즉, 상기 버퍼부(20)는, 제1,제2 플립플롭으로 이루어져, 그 제1,제2 플립플롭에 상기 버퍼부(20)에서 소정 단위로 출력되는 영상데이터를, 순차적으로 입력받아 저장한후, 소정 단위의 영상 데이터를 입력클럭(CLKIN)에 동기하여 출력한다.That is, the buffer unit 20 includes first and second flip flops, and sequentially receives and stores image data output from the buffer unit 20 in predetermined units to the first and second flip flops. Thereafter, video data in a predetermined unit is output in synchronization with the input clock CLKIN.

이에 따라 출력부(30)는, 제1, 제2 플립플롭으로 이루어져, 제1 플립플롭에 상기 버퍼부(20)에서 출력되는 소정 단위의 영상데이터를 저장하고, 그 소정 단위의 영상데이터를 출력클럭(CLKOUT)에 동기하여 제2 플립플롭에서 한번 더 샘플링하여 출력한다.Accordingly, the output unit 30 includes first and second flip-flops, and stores the video data of a predetermined unit output from the buffer unit 20 in the first flip-flop, and outputs the video data of the predetermined unit. In synchronization with the clock CLKOUT, the second flip-flop is sampled once more and output.

다시 말해서, 본 발명은 입력클럭(CLKIN)의 주파수가 변환클럭의 주파수보다 빠르게 되면, 직병렬 변환기에서 데이터를 모아 주어 실제적인 입력클럭(CLKIN)에 동기된 입력주파수를 저하시켜 데이터 샘플링을 놓치는 경우를 방지하고, 반대로 입력클럭(CLKIN)의 주파수가 출력클럭(CLKOUT)의 주파수보다 2배 이상 느리게 되면, 새로 들어온 데이터를 버퍼부에 저장하고,이를 새로 들어온 데이터로 표시하여 샘플링함으로써,임의의 데이터에 대한 중복 샘플링을 방지한다.In other words, in the present invention, when the frequency of the input clock CLKIN is faster than the frequency of the conversion clock, data is collected from the serial-to-parallel converter, so that the input frequency synchronized with the actual input clock CLKIN is lowered to miss data sampling. On the contrary, if the frequency of the input clock CLKIN is more than two times slower than the frequency of the output clock CLKOUT, the new data is stored in the buffer unit, and the new data is displayed and sampled, thereby random data. Prevent duplicate sampling on

상기 본 발명의 상세한 설명에서 행해진 구체적인 실시 양태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로 이러한 구체적 실시예에 한정해서 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재된 특허 청구의 범위내에서 여러가지 변경 실시가 가능한 것이다.The specific embodiments or examples made in the detailed description of the present invention are intended to clarify the technical contents of the present invention to the extent that they should not be construed as limited to these specific embodiments and should not be construed in consultation. Various changes can be made within the scope of.

이상에서 상세히 설명한 바와같이 본 발명은, 입출력간의 클럭전환시, 입력클럭의 주파수가 변환클럭의 주파수보다 빠르게 되면, 직병렬 변환기에서 데이터를 모아 주어 실제적인 입력클럭에 동기된 입력주파수를 저하시켜 데이터 샘플링을 놓치는 경우를 방지하는 효가가 있다.As described in detail above, in the present invention, when the clock of the input and output, the frequency of the input clock is faster than the frequency of the conversion clock, the serial-to-parallel converter collects the data to lower the input frequency synchronized to the actual input clock data There is an advantage to avoid missing sampling.

또한, 입출력간의 클럭전환시 입력클럭의 주파수가 출력클럭의 주파수보다 2배 이상 느리게 되면, 새로 들어온 데이터를 버퍼부에 저장한 다음, 이를 새로 들어온 데이터로 표시하여 샘플링함으로써,임의의 데이터에 대한 중복 샘플링을 방지하는 효과가 있다. In addition, if the frequency of the input clock becomes more than two times slower than the frequency of the output clock during clock switching between input and output, the new data is stored in the buffer unit, and the new data is displayed and sampled, thereby overlapping arbitrary data. It is effective to prevent sampling.

도 1은 일반적인 모니터의 내부 회로를 개략적으로 도시한 블록도.1 is a block diagram schematically showing the internal circuit of a typical monitor.

도 2는 종래 영상신호 스케일러의 클럭 컨버터에 대한 개략적을 구성을 보인 블록도.2 is a block diagram showing a schematic configuration of a clock converter of a conventional video signal scaler.

도 3은 본 발명 영상신호 스케일러의 클럭 컨버터에 대한 개략적인 구성을 보인 블록도.Figure 3 is a block diagram showing a schematic configuration of a clock converter of the video signal scaler of the present invention.

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

10:직병렬변환부 20:버퍼부10: serial and parallel conversion unit 20: buffer unit

30:출력부30: output unit

Claims

A serial-to-parallel converter for storing the image data input in series in parallel and then outputting the parallel data in synchronization with the input clock in a predetermined unit by a control signal;

A buffer unit which receives the image data output in a predetermined unit from the serial-to-parallel conversion unit and buffers it in synchronization with the input clock;

An output unit which sequentially samples the image data output from the buffer unit and outputs the image data in synchronization with an output clock;

And a controller configured to compare the input clock and the output clock and control the size of the image data output from the serial-to-parallel converter based on the comparison result.

The clock converter of claim 1, wherein the controller controls to select the size of the image data output from the serial-to-parallel converter based on a speed ratio between the input clock and the output clock.

The clock converter of claim 2, wherein the control unit increases the size of the selected video data as the speed ratio between the input clock and the output clock increases.

The buffer unit of claim 1, wherein the buffer unit comprises first and second flip-flops configured to sequentially receive and store the image data output in the predetermined unit and to output the image data in a predetermined unit in synchronization with the input clock. Clock converter of video signal scaler.

The clock converter of claim 4, wherein the buffer unit operates in a function of first in-first out (FIFO).