KR100517396B1

KR100517396B1 - 아날로그 크로미넌스 신호 복조 방법과 장치 및 텔레비전 신호 디스플레이 장치

Info

Publication number: KR100517396B1
Application number: KR10-1998-0710056A
Authority: KR
Inventors: 로이 빌헬무스 베르나드두스 비싱; 람메렌 요한네스 페드루스 마리아 판; 마르셀리누스 요하네스 마리아 페르그롬
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1997-04-09
Filing date: 1998-03-05
Publication date: 2005-12-01
Also published as: KR20000016472A

Abstract

본 발명은 아날로그 크로미넌스 신호(C)를 복조하는 방법에 관한 것으로, 아날로그 복조된 색차 신호들(U, V)을 얻기 위해, 아날로그 크로미넌스 신호(C)를 복조(MUL DAC U, MYL DAC V)하는데 이용되는 디지털 직교 신호들이 생성(DPA, SIN ROM, COS ROM)된다. 디지털 위상 에러 신호는 아날로그 복조된 색차 신호들(U, V) 중 적어도 하나(V)로부터 공급된다(ΣΔmod). 디지털 위상 에러 신호는 디지털 방식으로 필터링(DLF)되어 디지털 직교 신호 생성(DPA, SIN ROM, COS ROM)을 위한 위상 제어 신호(K)를 얻는다.

Description

아날로그 크로미넌스 신호 복조 방법과 장치 및 텔레비전 신호 디스플레이 장치

본 발명은 컬러 디코딩을 위한 방법과 장치에 관한 것으로, 특히 컬러 디코딩 장치를 구비하는 텔레비전 신호 디스플레이 장치(TV 세트, TV 신호 처리 기능들을 갖는 PC 등)에 관한 것이다.

지금까지, 크로미넌스 신호(chrominance signal)를 디지털화하지 않는 다표준 (PAL/NTSC) 컬러 디코딩은 주로, 전압 제어 크리스탈 발진기(VCXO)가 컬러 버스트(color burst) 신호에 동기되는 아날로그 위상 동기 루프를 이용하여 처리되어 왔는데, 1991년 8월, IEEE Transactions on Consumer Electronics, No. 3, Vol. 37, 190-196쪽, J. van Lammeren 등에 의한 "Multi-Standard Video Front End"를 참조한다. 종래의 아날로그 컬러 디코더의 개략도가 도 1에 도시되어 있다. 전압 제어 크리스탈 발진기(VCXO)는 컬러 서브캐리어의 사인 및 코사인 버전들을 재생하며, 양쪽 모두 정확한 위상(correct phase)을 가진다. 서브캐리어 신호들은 아날로그 승산기에 공급되어, 크로미넌스 신호와 승산된다. 이들 승산들에 의해, 크로마 직교 성분들(chroma quadrature components; U 및 V)은 분리 및 복조된다. 이러한 형태의 컬러 디코더의 주요 단점은 여러 가지 PAL/NTSC 표준 각각에 대해 상이한 외부 크리스탈이 필요하다는 점이다. 그러므로, 종래의 다표준 컬러 디코더 IC에는 여러 개의 양호하게 조정 가능한(well-tunable) 외부 크리스탈과 그에 따른 여러 개의 부가의 IC 핀들이 장착되어야 한다.

1996년 8월, IEEE Transactions on Consumer Electronics, No. 3, Vol. 42, 739-749쪽, Murayama 등에 의한 "Single-Chip BICMOS Multistandard Video Processor"에는, 단일 외부 크리스탈을 이용하여 여러 가지 PAL/NTSC 표준 모두를 디코딩하는 컬러 디코더가 개시되어 있다. 그러나, 이러한 시스템은 일부 단점을 가지고 있다:

- 이러한 시스템에 이용되는 외부 크리스탈은 양호하게 조정 가능한 것이어야 한다. 조정 가능 크리스탈들은 조정하기 매우 나쁜 표준 크리스탈들보다 훨씬 고가이다.

- 이러한 시스템에서 크리스탈 발진기(VCXO)가 유입 컬러 버스트에 동기됨에 따라, 다른 온-칩 응용(on-chip application; 예컨대 텔레텍스트 디코딩 또는 A/D 및 D/A 변환)을 위한 비동기 클럭 발생기로서 동시에 이용될 수 없다.

- 이 시스템은 디지털 방식으로 발생된 서브캐리어에 대한 대역 필터로서 작용하는 아날로그 PLL을 포함한다. PLL의 VCO의 성능은 컬러 디코더의 전체 품질을 완전히 결정한다. 이러한 VCO에 대해 요구된 명세들은 잘 특성화된 처리(예컨대, BiCMOS)를 이용하는 경우에만 이루어질 수 있으며, 칩상에서 디지털 회로의 존재에 의해 열화되어 기판 노이즈의 원인이 된다. CMOS 처리들 및 한층 더한 디지털 기능에 대한 추세에 따라, 이러한 컬러 디코더는 전적으로 "장래의 증거(future proof)"가 아니다.

- 자동 위상 제어(APC) 루프는 여전히 외부 루프 필터를 요구하므로, 별도의 IC 핀에 대한 비용이 든다.

도 1은 종래의 컬러 디코더를 도시한 도면.

도 2는 본 발명에 따른 컬러 디코더의 실시예를 도시한 도면.

도 3은 도 2의 실시예에 이용하기 위한 시그마-델타 변조기의 실시예를 도시한 도면.

도 4는 도 2의 실시예에 이용하기 위한 디지털 루프 필터의 실시예를 도시한 도면.

도 5는 도 2의 컬러 디코더를 구비하는 텔레비전 디스플레이 장치의 실시예를 도시한 도면.

특히, 본 발명의 목적은 보다 양호한 다표준 컬러 디코딩을 제공하기 위한 것이다. 이를 위해서, 본 발명의 제 1 양상은 청구범위 제1항에 규정된 방법을 제공한다. 본 발명의 제 2 양상은 청구범위 제6항에 규정된 직교 신호 복조기를 제공한다. 본 발명의 제 3 양상은 컬러 디코딩 장치와 같은 복조기를 구비하는 텔레비전 신호 디스플레이 장치(TV 세트, TV 신호 처리 기능들을 갖는 PC 등)를 제공한다. 유리한 실시예들은 종속 청구범위들에서 규정된다.

본 발명의 주요 양상에 따른 아날로그 크로미넌스 신호를 복조하는 방법에서, 아날로그 복조된 색차 신호들을 얻기 위해, 아날로그 크로미넌스 신호를 복조하도록 디지털 직교 신호들이 생성된다. 디지털 위상 에러 신호는 아날로그 복조된 색차 신호들 중 적어도 하나로부터 공급된다. 디지털 위상 에러 신호는 디지털 직교 신호들을 발생하기 위한 위상 제어 신호를 얻기 위해 디지털 방식으로 필터링된다.

본 발명의 이들 및 다른 양상들은 이후 기술되는 실시예들을 참조하여 설명되며, 이 설명으로부터 명확해질 것이다.

종래의 아날로그 컬러 디코더의 개략도가 도 1에 도시되어 있다. 전압 제어 크리스탈 발진기(VCXO)는 컬러 서브캐리어의 사인 및 코사인 버전들을 재생하며, 양쪽 모두 정확한 위상을 가진다. 서브캐리어 신호들(사인 및 코사인)은 아날로그 승산기들(MUL-U, MUL-V)에 공급되어, 크로미넌스 신호(C)와 승산된다. 이들 승산들에 의해, 크로마 직교 성분들(U, V)이 분리 및 복조된다. 여러 가지 PAL/NTSC 표준 각각에 대해, 상이한 외부 크리스탈(X1, X2, X3, X4)이 존재한다. TV 표준 지시 신호(TVS)에 의해 제어되는 스위치들은, 원하는 크리스탈을 발진기(VCXO)에 접속한다. 크로미넌스 신호(C)의 컬러 버스트부(CB)와 발진기(VCXO)로부터의 코사인 신호는 위상 검출기(PD)에 인가되며, 그 출력은 루프 필터(LF)를 통해서 발진기(VCXO)에 결합된다.

본 발명의 양호한 실시예는 상기한 모든 단점을 다루는 다표준 컬러 디코더이다. 이것은 혼합-신호(mixed-signal) 시스템에 관련되며, 상기 혼합-신호 시스템은, 아날로그 크로미넌스 신호를 디지털화하지 않고, 여러 가지 PAL/NTSC 컬러 시스템 모두를 복조하기 위해 단일 (외부) 비동기 크리스탈 클럭을 필요로 한다. 예컨대, TXT 처리를 위해 이미 존재하는 클럭 신호가 이용될 수 있다. 더욱이, 상기 시스템은 부가의 외부 구성요소들/IC-핀들을 필요로 하지 않으며, 어떠한 고도의 임계 아날로그 모듈들도 포함하지 않는다. 루프 필터는 IC 내부에 구성될 수 있다.그러므로, 디코더는 BiCMOS 및 메인스트림 CMOS 처리들 모두에서 실현될 수 있고, 디지털 기능과 쉽게 조합될 수 있다.

본 발명의 양호한 실시예의 블록도는 도 2에 도시되어 있다. 이 시스템의 핵심은 디지털 위상 누산기(DPA)에 의해 형성된다. 이것은 예컨대, 27MHz의 크리스탈 안정 기준 클럭(fs)으로부터 상이한 서브캐리어 주파수들을 생성하는데 이용된다. 위상 누산기(또한, 이산 시간 발진기(DTO: Discrete Time Oscillator), 다이렉트 디지털 신시사이저(DDS: Direct Digital Synthesizer), 또는 비율-카운터(ratio-counter)로도 불림)의 원리는, 1996년 8월, IEEE Transactions on Consumer Electronics, No. 3, Vol. 42, 739-749쪽, Murayama 등에 의한 "Single-Chip BICMOS Multistandard Video Processor"와, 1990년 C.P. Sandback에서 Wiley에 의한 "Digital Television"에 개시되어 있다. 위상 누산기(DPA)가 원하는 서브캐리어 주파수의 디지털 톱니파(sawtooth)를 생성하면, 사인파 및 코사인파 진폭 데이터를 포함하는 2개의 ROM 테이블(SIN ROM 및 COS ROM)이 뒤따른다. 이러한 방식으로 톱니파는, 의사 성분들(spurious components)이 충분히 억제된 사인 및 코사인 파형 모두로 변환된다. 더욱이, 사인 및 코사인 사이의 우수한 위상 안정성이 얻어진다. 디지털 서브캐리어 신호들은 2개의 승산 D/A 변환기(MUL DAC U 및 MUL DAC V)를 이용해서 아날로그 크로미넌스 신호(C)와 승산된다. 이들은 기준 입력을 기준 소스로 고정하는 대신 아날로그 신호(C)로 제어하는 D/A 변환기들이다. 예컨대, 저항 사다리(resistance ladder)를 가진 레지스터 스트링 D/A 변환기는 상이한 아날로그 입력에 의해 제어되거나, 이진 가중 전류원들을 가진 전류 D/A 변환기는 상이한 아날로그 입력에 의해 제어된다. MUL DACs의 아날로그 출력 신호들은 복조된 색차 신호들(U 및 V)이다.

ROM 룩업 테이블들(SIN ROM 및 COS ROM) 및 위상 누산기(DPA)에 의해 형성된 디지털 서브캐리어 재생기는 유입 컬러 버스트를 위상-동기 루프(PLL) 내에 배치함으로써 유입 컬러 버스트에 로크된다. 버스트 키 기간 동안 MUL DAC's 중 하나(MUL DAC V)는 이러한 PLL에 대한 위상 검출기로서 작용한다. MUL DAC는 아날로그 위상 에러를 생성하며, 상기 아날로그 위상 에러는, 27MHz의 시스템 클럭 주파수(fs)에서 동작하는 간단한 1차 1-비트 시그마-델타 변조기(ΣΔmod)에 의해 디지털화된다. 시그마-델타 변조기는 양호한 1 비트 A/D 변환기의 예로서 잘 알려져 있으며; 대안들을 생각할 수 있다. 시그마-델타 변조기 다음에는 TV 라인 주파수(fH)에서 주로 동작하는 디지털 루프 필터(DLF)가 뒤따른다. 디지털 필터(DLF)는 아날로그 컬러 디코더의 외부 루프 필터를 대신하며, 시그마-델타 변조기의 디시메이션 필터(decimation filter)와 쉽게 조합될 수 도 있다. 그 외에, 디지털 루프 필터(DLF)는, PAL H/2 버스트 스윙을 제거하는 PAL 평균기(averager)를 포함한다. 루프 필터(DLF)의 디지털 출력 신호는 위상 누산기(DPA)를 제어하기 위해 이용되어, 컬러 버스트와 인-로크(in-lock)로 남아 있을 수 있다. 루프 필터(DLF)의 출력 신호는 위상 누산기(DPA)의 공칭 입력 워드(Knom)에 대한 작은 옵셋(ΔK)을 형성한다. 공칭 입력 워드(Knom)는 12C 버스를 통해서 프리세트되고, 수신될 컬러 TV 표준(TVS)에 의해 결정된다.

도 2의 양호한 실시예는 다음의 장점들을 보여준다. 4개의 조정 가능 외부 크리스탈 대신, 비동기 크리스탈 안정 시스템 클럭이 이용된다. 크로미넌스 신호 경로는 아날로그로 남는다. 외부 루프 필터 대신, 적분 가능 디지털 루프 필터가 이용된다. 고도의 임계 아날로그 성분들이 회피된다. 디지털 위상 누산기(DPA)에 인가되는 위상 제어 신호(K)가 고정되는 동안 클럭 주파수를 조정하기 위해 아날로그 PLL을 갖는 무라야마(Murayama) 회로에 비해, 본 발명의 양호한 실시예는 예컨대 TXT 클럭이 이용될 수 있도록 클럭 주파수가 고정되는 동안 위상 제어 신호(K)가 조정되는 디지털 PPL을 특징으로 한다.

도 3은 도 2의 컬러 디코더에 이용하기 위한 시그마-델타 변조기의 실시예를 도시한다. 도 2의 MUL DAC V로부터 아날로그 신호가 감산기(31)의 제 1 입력에 인가되는데, 감산기(31)의 출력은 적분기(33), 비교기(35) 및 D 플립플롭(37)의 캐스캐이드 접속에 접속되어 1 비트 시그마-델타 변조의 결과로서 출력 비트스트림을 얻는다. 출력 비트스트림은 1 비트 D/A 변환기(39)를 통해서 감산기(31)의 제 2 입력에 인가되며, 스위칭된 전류원에 의해 형성될 수 있다. 적분기(33), 비교기(35) 및 D 플립플롭(37)은 모두 펄스 밀도(pulse-density) 변조 및 노이즈 정형(noise shaping) 함수를 수행한다. 위상 에러를 디지털화하기 위해 이용된 시그마-델타 변조기는 다음과 같은 장점들을 갖는다. 관심 있는 주파수 대역(0 - 7.8 kHz = 0.5 fH)에서 60dB의 동적인 범위가 쉽게 달성될 수 있다. 이것은 종래의 A/D 변환기에 비해 매우 작고 간단한 회로들로 이루어진다. 27 MHz의 높은 샘플링 주파수로 인하여, 아날로그 프리-필터(analog pre-filter)는 요구되지 않는다(필터링은 응답 문제점들을 가져온다). 디지털 포스트-필터링은 루프 필터와 쉽게 조합될 수 있다.

도 4는 도 2의 컬러 디코더에 이용하기 위한 디지털 루프 필터(DLF)의 실시예를 도시한 것이다. 도 3의 시그마-델타 변조기에 의해 공급된 비트스트림은, 버스트 게이트 신호에 의해 인에이블되고 고주파 시스템 클럭에 의해 클럭킹되며, PLL 루프 필터의 적분기와 디시메이션 필터로 작용하는 업/다운 카운터(41)에 인가된다. 카운터의 출력은, 디지털화되고 적분된 위상 에러를 제공하기 위한 라인 주파수 신호(fH)에 의해 클럭킹된 디시메이팅 D 플립플롭(43)에 인가된다. 도 4의 나머지 루프 필터는 루프 안정성에 대비하고, 댐핑(damping) 및 고유 주파수에 대한 PPL 소망 파라미터가 주어지고, PAL H/2 스윙(>45dB)의 충분한 억제를 제공하며, 디지털 위상 누산기(DPA) 및 사인과 코사인 ROMs에 의해 형성된 디지털 직교 생성기의 튜닝 범위를 약 ± 600Hz의 범위로 제한한다. D 플립플롭(43)의 출력은, 곱셈기(45), D 플립플롭(47), 및 D 플립플롭(47)의 출력을 D 플립플롭(43)의 출력에 가산하는 가산기(49)를 구비하는 미분기에 인가된다. 가산기 (49)의 출력은 주파수 범위 제한기(51)에 인가된다. 주파수 범위 제한기(51)의 출력은, D 플립플롭(53), 및 D 플립플롭(53)의 출력을 주파수 범위 제한기(51)의 출력에 가산하는 가산기(55)를 구비하는 평균기에 인가된다. 가산기(55)의 출력은 도 2를 참조하여 설명한 옵셋(ΔK)을 공급한다. 또한, 도 2에 도시한 가산기(57)는 이 옵셋(ΔK)을 TV 표준에 의해 결정되는 공칭 값(K)에 가산한다. 가산기(57)의 출력은, 위상 제어 신호(K)를 도 2의 디지털 위상 누산기(DPA)에 공급하는 D 플립플롭(59)에 인가한다.

도 5는 도 2의 컬러 디코더를 구비하는 텔레비전 디스플레이 장치의 실시예를 도시한 것이다. 텔레비전 신호는, 안테나(A)에 의해 수신되고, 기저대역 비디오 신호를 Y/C 분리기(Y/C sep)에 공급하기 위해 HF 및 IF 복조 기능들을 수행하는 튜너(TUN)에 인가된다. Y/C 분리기는 선명도 개선(sharpness improvement) 등과 같은 기능을 수행하기 위해 휘도 신호(Y)를 휘도 프로세서(Y proc)에 공급한다. 분리기는, 복조된 U 및 V 신호들을 얻기 위해, 크로미넌스 신호(C)를 도 2의 컬러 디코더에 공급한다. 매트릭스 회로(MX)는 Y, U 및 V 신호들을 디스플레이 장치(D)에 디스플레이되는 R, G 및 B 컬러 신호들로 변환한다.

상기한 실시예는 본 발명을 제한하기 위한 것이라기 보다는 설명하기 위한 것으로, 부가한 청구범위들의 범위를 벗어나지 않고, 많은 대안적 실시예를 구현할 수 있음을 주지한다. 청구범위에 있어서, 괄호에 기입한 참조부호는 청구범위를 제한하기 위해 병기한 것이 아니다. 본 발명은 여러 개의 개별 소자를 구비하는 하드웨어에 의해, 또한 적당히 프로그램된 컴퓨터에 의해 구현될 수 있다.

Claims

아날로그 크로미넌스 신호(C)를 복조하는 방법에 있어서:

디지털 직교 신호들을 생성하는 단계(DPA, SIN ROM, COS ROM);

아날로그 복조된 색차 신호들(U, V)을 얻기 위해, 상기 디지털 직교 신호들에 의해 상기 아날로그 크로미넌스 신호(C)를 복조하는 단계(MUL DAC U, MUL DAC V);

상기 아날로그 복조된 색차 신호들(U, V) 중 적어도 하나(V)로부터 디지털 위상 에러 신호를 공급하는 단계(ΣΔmod); 및

상기 디지털 직교 신호들 생성 단계(DPA, SIN ROM, COS ROM)용 위상 제어 신호(K)를 얻기 위해, 상기 디지털 위상 에러 신호를 디지털 방식으로 필터링하는 단계(DLF)를 포함하는, 아날로그 크로미넌스 신호 복조 방법.
제 1 항에 있어서,

상기 디지털 직교 신호들 생성 단계(DPA, SIN ROM, COS ROM)는,

어드레스 신호들을 얻기 위해 상기 위상 제어 신호(K)를 누산하는 단계(DPA); 및

상기 디지털 직교 신호들을 얻기 위해, 상기 어드레스 신호들에 의해 룩업 테이블들(SIN ROM, COS ROM)을 어드레싱하는 단계를 포함하는, 아날로그 크로미넌스 신호 복조 방법.
제 1 항에 있어서,

상기 아날로그 크로미넌스 신호 복조 단계(MUL DAC U, MUL DAC V)는, 상기 디지털 직교 신호들을 수신하도록 결합된 디지털 입력들을 갖는 승산 D/A 변환기들의 기준 입력들에, 상기 아날로그 크로미넌스 신호(C)를 인가하는 단계를 포함하는, 아날로그 크로미넌스 신호 복조 방법.
제 1 항에 있어서,

상기 디지털 위상 에러 공급 단계(ΣΔmod)는 상기 아날로그 복조된 색차 신호들(U, V) 중 하나(V)의 1 비트 시그마-델타 변조를 포함하는, 아날로그 크로미넌스 신호 복조 방법.
제 1 항에 있어서,

고정된 고주파 시스템 클럭(fs)이 상기 디지털 직교 신호들을 얻기 위해 이용되는, 아날로그 크로미넌스 신호 복조 방법.
아날로그 직교 변조 신호(C)를 복조하는 장치에 있어서:

디지털 직교 신호들을 생성하는 수단(DPA, SIN ROM, COS ROM);

아날로그 복조 신호들(U, V)을 얻기 위해, 상기 디지털 직교 신호들에 의해 상기 아날로그 직교 변조 신호(C)를 복조하는 수단(MUL DAC U, MUL DAC V);

상기 아날로그 복조 신호들(U, V) 중 적어도 하나(V)로부터 디지털 위상 에러 신호를 공급하는 수단(ΣΔmod); 및

상기 디지털 직교 신호들 생성 수단(DPA, SIN ROM, COS ROM)용 위상 제어 신호(K)를 얻기 위해, 상기 디지털 위상 에러 신호를 디지털 방식으로 필터링하는 수단(DLF)을 포함하는, 아날로그 직교 변조 신호 복조 장치.
텔레비전 신호 디스플레이 장치에 있어서:

휘도(Y) 및 크로미넌스(C) 신호들을 생성하는 수단(Y/C sep);

아날로그 복조된 색차 신호들(U, V)을 얻기 위해, 아날로그 크로미넌스 신호(C)를 복조하는 제 6 항에 청구된 장치(도 2);

상기 휘도 신호(Y) 및 상기 아날로그 복조된 색차 신호들(U, V)로부터 컬러 신호들(R, G, B)을 공급하는 수단(MX); 및

상기 컬러 신호들(R, G, B)을 디스플레이하는 수단(D)을 포함하는, 텔레비전 신호 디스플레이 장치.