KR100514320B1 - Digital-to-analog converter - Google Patents
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Abstract
저항의 수를 많게 하는 일이 없이 피변환 데이터를 다 비트화하는 것이 가능한 저항 스트링형 D/A 변환기가 제공된다. 피변환 데이터의 상위 4비트가 디코더(1)에 인가되고, 하위 4비트가 반전회로(2)를 통해 디코더(3)에 인가된다. 디코더(1)는 상위 4비트를 복호하고, 그 복호 결과에 따라 FET(F0∼F15) 중 어느 하나를 온으로 한다. 이것에 의해 직렬 접속된 저항(r0∼r15)의 접속점의 전압 중 하나가 선택되어 연산 증폭기(6)에 인가된다. 마찬가지로, 피변환 데이터의 하위 4비트에 대응하는 전압이 연산 증폭기(7)에 인가된다. 그리고, 연산 증폭기(7)의 출력이 저항(ra, rb)에 의해 1/16이 되고, 이 전압이 연산 증폭기(6)에 인가되는 전압과 가산되어 피변환 데이터에 대응하는 아날로그 전압이 얻어진다.A resistor string type D / A converter capable of multi-bit converting data without increasing the number of resistors is provided. The upper four bits of the converted data are applied to the decoder 1, and the lower four bits are applied to the decoder 3 through the inversion circuit 2. The decoder 1 decodes the upper four bits and turns on any one of the FETs F0 to F15 depending on the decoding result. As a result, one of the voltages at the connection points of the resistors r0 to r15 connected in series is selected and applied to the operational amplifier 6. Similarly, a voltage corresponding to the lower 4 bits of the converted data is applied to the operational amplifier 7. The output of the operational amplifier 7 becomes 1/16 by the resistors ra and rb, and this voltage is added to the voltage applied to the operational amplifier 6 to obtain an analog voltage corresponding to the converted data. .
Description
본 발명은 저항 스트링형 디지털/아날로그(이하, D/A라 함) 변환기에 관한 것이다.The present invention relates to a resistor string type digital to analog converter (hereinafter referred to as D / A).
저항 스트링형의 D/A 변환기는 동일 저항치의 저항을 직렬로 접속하여, 각 저항의 접속점의 전압을 피변환 데이터에 대응하는 아날로그 전압으로서 출력하기 때문에, 피변환 데이터의 비트수가 커지면 저항의 수도 지극히 많아진다. 이 때문에, 특히 반도체 집적회로가 좁은 칩 내에 저항 스트링형의 D/A 변환기를 작성하는 경우에는 저항에 의한 점유면적이 커져 지극히 바람직하지 못하고, 비트수에 의해서는 작성 불가능하게 된다.A resistor string type D / A converter connects resistors of the same resistance value in series and outputs the voltage at each connection point as an analog voltage corresponding to the converted data. Increases. For this reason, especially when a semiconductor integrated circuit produces a resistance string type D / A converter in a narrow chip, the area occupied by the resistance becomes large, which is extremely undesirable, and the number of bits makes it impossible.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 그 목적은 저항의 수를 다수 사용하지 않고도 피변환 데이터를 다(多) 비트화 하는 것이 가능한 D/A 변환기를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve such problems of the prior art, and an object thereof is to provide a D / A converter capable of multi-bitting the converted data without using a large number of resistors.
도 1은 본 발명의 제1 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,1 is a block diagram showing the configuration of a digital-to-analog converter according to a first embodiment of the present invention;
도 2는 상기 실시형태의 변환 특성을 나타내는 특성도,2 is a characteristic diagram showing conversion characteristics of the embodiment;
도 3은 본 발명의 제2 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,3 is a block diagram showing the structure of a digital-to-analog converter according to a second embodiment of the present invention;
도 4는 본 발명의 제3 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,4 is a block diagram showing the structure of a digital-to-analog converter according to a third embodiment of the present invention;
도 5는 상기 실시형태의 동작을 설명하기 위한 타이밍도이다.5 is a timing diagram for explaining the operation of the above embodiment.
상기 목적을 달성하기 위해 청구항 5에 기재된 발명은, 직렬 접속된 동일 저항치의 복수의 저항; 2n 비트의 피변환 데이터의 상위 n비트를 복호하는 제1 디코더; 상기 제1 디코더의 출력에 기초하여 상기 복수의 저항의 각 접속점의 전압을 선택하여 출력하는 제1 스위치 장치; 상기 피변환 데이터의 하위 n비트의 각 비트를 반전하는 반전 장치; 상기 반전 장치의 출력을 복호하는 제2 디코더; 상기 제2 디코더의 출력에 기초하여 상기 복수의 저항의 각 접속점의 전압을 선택하여 출력하는 제2 스위치 장치; 상기 제2 스위치 장치의 출력이 인가되는 버퍼 앰프; 및 상기 제1 스위치 장치의 출력에 제1 정수를 승산한 전압으로부터 상기 버퍼 앰프의 출력에 제2 정수를 승산한 전압을 감산하는 연산 증폭기를 포함하며, 상기 연산 증폭기의 출력 단자와 상기 버퍼 앰프의 출력 단자와의 사이에는 제1 저항과 제2 저항이 직렬 연결되어 있고, 상기 연산 증폭기의 입력 단자 중, 상기 제1 스위치 장치의 출력 전압이 입력되는 단자 이외의 단자와 상기 제1 저항 및 상기 제2 저항의 연결 지점이 접속되어 있는, 디지털/아날로그 변환기를 제공한다.In order to achieve the above object, the invention described in claim 5 includes: a plurality of resistors having the same resistance value connected in series; A first decoder which decodes the upper n bits of 2n bits of the transformed data; A first switch device for selecting and outputting voltages of the connection points of the plurality of resistors based on the outputs of the first decoder; An inversion device for inverting each bit of the lower n bits of the converted data; A second decoder that decodes the output of the inverting device; A second switch device for selecting and outputting voltages of the respective connection points of the plurality of resistors based on an output of the second decoder; A buffer amplifier to which an output of the second switch device is applied; And an operational amplifier subtracting a voltage multiplied by a second integer from an output of the buffer amplifier by a voltage multiplied by a first integer by an output of the first switch device, wherein the output terminal of the operational amplifier and the buffer amplifier A first resistor and a second resistor are connected in series between the output terminal, a terminal other than a terminal to which an output voltage of the first switch device is input, among the input terminals of the operational amplifier, the first resistor and the first resistor. Provides a digital-to-analog converter with connection points of two resistors.
또한, 청구항 6에 기재된 발명은, 직렬 접속된 동일 저항치의 복수의 저항; m×n 비트의 피변환 데이터의 최상위 n비트를 복호하는 제1 디코더로서, 상기 m은 3 이상인 것인, 제1 디코더; 상기 제1 디코더의 출력에 기초하여 상기 복수의 저항의 각 접속점의 전압을 선택하여 출력하는 제1 스위치 장치; 상기 피변환 데이터의 중위 (m-2)×n 비트의 각 비트를 반전하는 제1~제(m-2) 반전 장치; 상기 제1~제(m-2) 반전 장치의 출력을 복호하는 제2~제(m-1) 디코더; 상기 제2~제(m-1) 디코더의 출력에 기초하여 상기 복수의 저항의 각 접속점의 전압을 선택하여 출력하는 제2~제(m-1) 스위치 장치; 상기 제2~제(m-1) 스위치 장치의 출력이 인가되는 제1~제(m-2) 버퍼 앰프; 상기 피변환 데이터의 최하위 n비트의 각 비트를 반전하는 제(m-1) 반전 장치; 상기 제(m-1) 반전 장치의 출력을 복호하는 제m 디코더; 상기 제m 디코더의 출력에 기초하여 상기 복수의 저항의 각 접속점의 전압을 선택하여 출력하는 제m 스위치 장치; 상기 제m 스위치 장치의 출력이 인가되는 제(m-1) 버퍼 앰프; 및 상기 제1 스위치 장치의 출력에 제1 정수를 승산한 전압으로부터, 상기 제1~제(m-2) 버퍼 앰프의 출력에 제2~제(m-1) 정수를 각각 승산한 전압 및 상기 제(m-1) 버퍼 앰프의 출력에 제m 정수를 승산한 전압을 감산하는 연산 증폭기를 포함하며, 상기 연산 증폭기의 출력 단자와 상기 제1~제(m-1) 버퍼 앰프의 출력 단자와의 사이에는 제1 저항과 제2~제m 저항의 각각이 순서대로 직렬 연결되어 있고, 상기 연산 증폭기의 입력 단자 중, 상기 제1 스위치 장치의 출력 전압이 입력되는 단자 이외의 단자와, 상기 제1 저항 및 상기 제2~제m 저항의 각각의 연결 지점이 접속되어 있는, 디지털/아날로그 변환기를 제공한다.Moreover, invention of Claim 6 is plural resistor of the same resistance value connected in series; a first decoder for decoding the most significant n bits of m × n bits of the transformed data, wherein m is 3 or more; A first switch device for selecting and outputting voltages of the connection points of the plurality of resistors based on the outputs of the first decoder; First to second m-2 inverting devices for inverting each bit of the median (m-2) × n bit of the converted data; A second to m-1 decoder for decoding the output of the first to m-2 inverting devices; A second to m-th switch device for selecting and outputting voltages of respective connection points of the plurality of resistors based on the outputs of the second to m-th decoders; A first through m-2 buffer amplifier to which an output of the second through m-1 switch device is applied; An (m-1) inverting device for inverting each bit of the least significant n bits of the converted data; An mth decoder for decoding the output of the (m-1) inverting device; An mth switch device for selecting and outputting voltages of the connection points of the plurality of resistors based on the outputs of the mth decoder; An (m-1) th buffer amplifier to which the output of the mth switch device is applied; And a voltage obtained by multiplying the outputs of the first through the (m-2) buffer amplifiers by the second through the m-1 constants, respectively, from a voltage multiplied by a first integer with an output of the first switch device, and An operational amplifier subtracting a voltage multiplied by an mth integer from an output of the (m-1) th buffer amplifier, the output terminal of the operational amplifier and an output terminal of the first to the first (m-1) th buffer amplifiers; The first resistor and each of the second to mth resistors are connected in series between each other, and terminals other than the terminal to which the output voltage of the first switch device is input among the input terminals of the operational amplifier, Provided is a digital-to-analog converter, to which a connection of each of the first resistor and the second to mth resistors is connected.
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이하, 도면을 참조하여 본 발명의 실시형태에 따른 디지털/아날로그 변환기에 관해 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도이다. D/A 변환기는 8비트의 피변환 데이터를 아날로그 신호로 변환할 수 있다. 이 도면에 있어서, 부호 DI는 피변환 데이터가 인가되는 입력단자이고, 이 입력단자(DI)에 인가된 피변환 데이터의 상위 4비트는 디코더(1)에 인가되고, 하위 4비트는 반전회로(2)에 인가된다. 반전회로(2)는 입력된 하위 4비트 각각을 반전하여 디코더(3)에 출력한다.EMBODIMENT OF THE INVENTION Hereinafter, the digital-to-analog converter which concerns on embodiment of this invention with reference to drawings is demonstrated. 1 is a block diagram showing the configuration of a digital-analog converter according to a first embodiment of the present invention. The D / A converter can convert 8-bit converted data into an analog signal. In this figure, the code DI is an input terminal to which the converted data is applied, the upper four bits of the converted data applied to the input terminal DI are applied to the decoder 1, and the lower four bits are the inverting circuit ( 2) is applied. The inversion circuit 2 inverts each of the input lower four bits and outputs the inverted signal to the decoder 3.
부호 r0∼r15는 직렬 접속된 동일 저항치의 저항이다. 저항(r15)의 일단이 하이전압(VH)에 접속되고, 저항(r0)의 일단이 로우전압(VL)에 접속되어 있다. 부호 F0∼F15는 디코더(1)의 출력에 의해 온/오프 제어되는 FET으로, 이러한 FET(F0∼F15)의 각 소스가 저항(r0∼r15)의 접속점에 접속되고, 각 드레인이 공통 접속되어 연산 증폭기(6)의 비반전 입력단에 접속되어 있다.Reference numerals r0 to r15 denote resistances of the same resistance values connected in series. One end of the resistor r15 is connected to the high voltage VH, and one end of the resistor r0 is connected to the low voltage VL. Codes F0 to F15 are FETs controlled on / off by the output of the decoder 1, and each source of these FETs F0 to F15 is connected to a connection point of the resistors r0 to r15, and each drain is connected in common. It is connected to the non-inverting input terminal of the operational amplifier 6.
또한, 부호 F0a∼F15a는 디코더(3)의 출력에 의해 온/오프 제어되는 FET으로, 이러한 FET(F0a∼F15a)의 각 소스가 저항(r0∼r15)의 접속점에 접속되고, 각 드레인이 공통 접속되어 연산 증폭기(7)의 비반전 입력단에 접속되어 있다. 연산 증폭기(7)는 그 출력단이 반전 입력단에 접속되어, 증폭도 1의 비반전 증폭기로서 동작하는 것으로, 그 출력이 저항(rb)(저항치 15R)을 통해 연산 증폭기(6)의 반전 입력단에 인가된다. 연산 증폭기(6)는 그 출력단과 반전 입력단 사이에 저항(ra)(저항치 R)이 삽입되고, 또한 출력단이 출력단자(DO)에 접속되어 있다. 이 연산증폭기(6)는,Further, symbols F0a to F15a are FETs controlled on / off by the output of the decoder 3, and each source of these FETs F0a to F15a is connected to a connection point of the resistors r0 to r15, and each drain is common. It is connected to the non-inverting input terminal of the operational amplifier (7). The operational amplifier 7 has an output terminal connected to an inverting input terminal and operates as a non-inverting amplifier of amplification degree 1, and its output is applied to the inverting input terminal of the operational amplifier 6 through a resistor rb (resistance value 15R). do. In the operational amplifier 6, a resistor ra (resistance value R) is inserted between the output terminal and the inverting input terminal, and the output terminal is connected to the output terminal DO. This operational amplifier 6,
Vo = (16/15)Va - (1/15)Vb ···(1)Vo = (16/15) Va-(1/15) Vb ... (1)
단, Vo : 연산 증폭기(6)의 출력전압However, Vo: output voltage of the operational amplifier (6)
Va : 연산 증폭기(6)의 비반전 입력단의 전압 Va: voltage of the non-inverting input terminal of the operational amplifier 6
Vb : 연산 증폭기(7)의 출력전압 Vb: output voltage of the operational amplifier 7
인 연산을 행하여, 그 연산 결과를 피변환 데이터에 대응하는 아날로그 전압으로서 출력단자(DO)에 출력한다.Is performed, and the result of the calculation is output to the output terminal DO as an analog voltage corresponding to the converted data.
이와 같은 구성에 있어서, 피변환 데이터가 "00000000"일 때 상위 4비트를 복호하는 디코더(1)는 FET(F0)을 온 하고, 이것에 의해 전압(VL)이 연산 증폭기(6)의 비반전 입력단에 공급된다. 한편, 이 때 반전회로(2)로부터 "1111"이 출력되고, 이 결과, 디코더(3)가 FET(15a)을 온 한다. 이것에 의해 저항(r14)과 저항(r15)의 접속점의 전압(VL + 15v)(v : 저항(r0∼r15)의 각 전압강하)이 연산 증폭기(7)의 비반전 입력단에 공급된다. 즉, 이 경우, 전압(Va, Vb)이,In such a configuration, the decoder 1 which decodes the upper four bits when the converted data is " 00000000 " turns on the FET F0, whereby the voltage VL is non-inverted by the operational amplifier 6. It is supplied to the input stage. On the other hand, at this time, " 1111 " is output from the inversion circuit 2, and as a result, the decoder 3 turns on the FET 15a. As a result, the voltage VL + 15v (v: respective voltage drops of the resistors r0 to r15) at the connection point between the resistor r14 and the resistor r15 is supplied to the non-inverting input terminal of the operational amplifier 7. That is, in this case, the voltages Va and Vb are
Va = VLVa = VL
Vb = VL + 15v Vb = VL + 15v
가 되고, 이 값을 상기 (1)식에 대입하면,If you substitute this value in the above formula (1),
Vo = (16/15)VL - (1/15)(VL + 15v) = VL - vVo = (16/15) VL-(1/15) (VL + 15v) = VL-v
로써 출력 아날로그 전압(Vo)이 구해진다.As a result, the output analog voltage Vo is obtained.
이하, 마찬가지로 피변환 데이터에 대한 출력 아날로그 전압이 다음과 같이 구해질 수 있다.Similarly, the output analog voltage with respect to the data to be converted can be obtained as follows.
피변환 데이터 Va Vb VoConverted Data Va Vb Vo
00000001 VL VL+14v VL-(14/15)v00000001 VL VL + 14v VL- (14/15) v
00000010 VL VL+13v VL-(13/15)v00000010 VL VL + 13v VL- (13/15) v
00010000 VL+v VL+15v VL+(1/15)v00010000 VL + v VL + 15v VL + (1/15) v
00010001 VL+v VL+14v VL+(2/15)v00010001 VL + v VL + 14v VL + (2/15) v
00100000 VL+2v VL+15v VL+(17/15)v00100000 VL + 2v VL + 15v VL + (17/15) v
도 2는 상술한 피변환 데이터와 아날로그 출력전압과의 관계를 나타내는 특성도이다.2 is a characteristic diagram showing a relationship between the above-described converted data and an analog output voltage.
이와 같이, 상기 실시형태에 의해서는, 종래 4비트의 디지털 데이터를 아날로그 전압으로 변환하기 위해 필요한 16개의 저항에 의해 8비트의 피변환 데이터를 아날로그 전압으로 변환하는 것이 가능하다. 일반적으로는, 종래 n 비트의 데이터를 아날로그 전압으로 변환하는 데 필요한 저항을 사용하여 2n 비트의 데이터를 변환할 수 있다. 이 경우, 직렬 접속저항, 상위 n 비트용 FET, 하위 n 비트용 FET을 각각 개 마련하는 동시에, 저항(rb)의 값을 로 한다.In this manner, according to the above embodiment, it is possible to convert 8-bit converted data into analog voltage by 16 resistors required for converting conventional 4-bit digital data into analog voltage. In general, 2 n bits of data can be converted using a resistor required to convert conventional n bits of data into an analog voltage. In this case, the series connection resistance, the upper n-bit FET, and the lower n-bit FET are respectively At the same time, the value of the resistance (rb) Shall be.
그런데, 상기 실시형태는 피변환 데이터를 2분할하여, 각각에 대응하는 디코더 및 FET에 의한 회로를 마련하고 있지만, 피변환 데이터를 더 많은 조로 분할하여, 각각에 대응하는 디코더 및 FET에 의한 회로를 마련할 수도 있다. 예컨대, 도 3은 본 발명의 제2 실시형태를 나타내는 것으로, 3n 비트의 피변환 데이터를 n 비트마다 3분할하여, 상위 n 비트에 대응하는 디코더(11) 및 개의 FET(12, 12, ···)을 마련하고, 중위 n 비트에 대응하는 반전회로(14), 디코더(15), FET(16, 16, ···)을 마련하고, 하위 n 비트에 대응하는 반전회로(18), 디코더(19), FET(20, 20, ···)을 마련하고 있다. 또한, 부호 r0∼r(-1)은 직렬 접속된 동일 저항치의 저항이다.By the way, in the above embodiment, the converted data is divided into two and the circuits corresponding to the decoders and the FETs are provided, respectively. You can also arrange. For example, FIG. 3 shows a second embodiment of the present invention, wherein the decoder 11 corresponding to the upper n bits is divided by dividing 3n-bit transformed data every n bits. Four FETs 12, 12, ..., the inverting circuit 14 corresponding to the middle n bits, the decoder 15, and the FETs 16, 16, ... Corresponding inverting circuits 18, decoders 19, and FETs 20, 20 are provided. In addition, the symbols r0 to r ( -1) is the resistance of the same resistance value connected in series.
그리고, FET(12, 12,···)의 공통 접속점의 전압이 연산 증폭기(22)에 입력되고, FET(16, 16, ···)의 공통 접속점의 전압이 이득 1의 연산 증폭기(23)에 입력되고, FET(20, 20, ···)의 공통 접속점의 전압이 이득 1의 연산 증폭기(24)에 입력된다. 또한, 연산 증폭기(23)의 출력단과 연산 증폭기(22)의 반전 입력단 사이에 저항(27)(저항치: (-1)R)이 삽입되고, 연산 증폭기(24)의 출력단과 연산 증폭기(22)의 반전 입력단 사이에 저항(28)(저항치: (-1)R)이 삽입되며, 연산 증폭기(22)의 출력단과 반전 입력단 사이에 저항(26)(저항치: R)이 삽입되어 있다.The voltage at the common connection point of the FETs 12, 12, ... is input to the operational amplifier 22, and the voltage at the common connection point of the FETs 16, 16, ... is gain 1 of the operational amplifier 23. ), And the voltage at the common connection point of the FETs 20, 20, ... is input to the operational amplifier 24 of gain 1. In addition, a resistor 27 (resistance value: between the output terminal of the operational amplifier 23 and the inverting input terminal of the operational amplifier 22). R) is inserted, and the resistor 28 (resistance value: between the output terminal of the operational amplifier 24 and the inverting input terminal of the operational amplifier 22 is -1) R) is inserted, and a resistor 26 (resistance value R) is inserted between the output terminal of the operational amplifier 22 and the inverting input terminal.
이러한 구성에 의해, FET(16, 16, ···)의 공통 접속점의 전압이 이 되고, 또한, FET(20, 20, ···)의 공통 접속점의 전압이 이 되어 FET(12, 12, ···)의 공통 접속점의 전압에 가산되고, 이 가산 결과가 피변환 데이터에 대응하는 아날로그 전압으로서 연산 증폭기(22)로부터 출력단자(DO)를 통해 출력된다.By such a configuration, the voltage at the common connection point of the FETs 16, 16, ... And the voltage at the common connection point of the FETs 20, 20, ... This is added to the voltage at the common connection point of the FETs 12, 12, ..., and this addition result is output from the operational amplifier 22 through the output terminal DO as an analog voltage corresponding to the converted data.
다음에, 본 발명의 제3 실시형태에 관해 설명한다. 도 4는 상기 실시형태의 구성을 나타내는 블록도, 도 5는 상기 실시형태의 동작을 설명하기 위한 타이밍도이다. 이들 도면에 나타내는 D/A 변환기는 2n 비트의 피변환 데이터를 아날로그 신호로 변환하는 회로이고, 하나의 직렬 접속저항을 시분할에 의해 2회 사용하는 것을 특징으로 하고 있다.Next, a third embodiment of the present invention will be described. 4 is a block diagram showing the configuration of the above embodiment, and FIG. 5 is a timing diagram for explaining the operation of the above embodiment. The D / A converter shown in these figures is a circuit for converting 2n-bit converted data into an analog signal, and is characterized in that one series connection resistor is used twice by time division.
도 4에서 부호 DI는 입력단자이고, 2n 비트의 피변환 데이터가 n 비트씩 시분할로 인가된다(도 5(a) 참조). 부호 30은 n 비트의 디코더, 부호 31, 31, ···은 직렬 접속된 동일 저항치의 저항이다. 부호 32, 32, ···는 디코더(30)의 출력에 의해 온/오프 제어되는 FET이고, 각 소스가 저항(31, 31, ···)의 접속점에 접속되고, 각 드레인이 공통 접속점(34)에 공통 접속되어 있다.In Fig. 4, the sign DI is an input terminal, and 2n bits of transformed data are applied in time division by n bits (see Fig. 5 (a)). Reference numeral 30 is an n-bit decoder, and 31, 31, ... are resistors of the same resistance value connected in series. Reference numerals 32, 32, ... denote FETs controlled on / off by the output of the decoder 30, each source is connected to a connection point of the resistors 31, 31, ..., and each drain is a common connection point ( 34) is connected in common.
부호 35는 샘플홀드회로이고, FET(36), 홀드용 콘덴서(37) 및 이득이 1인 증폭기로서 동작하는 연산 증폭기(38)로 구성되어 있다. 그리고, FET(36)의 게이트에 공급되는 신호(S1)(도 5(b) 참조)가 논리 "1" 신호일 때 FET(36)가 온이 되어, 공통 접속점(34)의 전압이 콘덴서(37)에 충전되는 한편, 신호(S1)가 논리 "0"이 되면, FET(36)이 오프가 되어, 콘덴서(37)에 충전된 전압이 그대로 유지된다. 이 유지된 전압은 연산 증폭기(38)에 의해 이득 1로 증폭되어 출력단에서 출력된다.Reference numeral 35 is a sample hold circuit, and is composed of an FET 36, a holding capacitor 37, and an operational amplifier 38 operating as an amplifier having a gain of one. When the signal S1 (see FIG. 5B) supplied to the gate of the FET 36 is a logic "1" signal, the FET 36 is turned on, and the voltage at the common connection point 34 becomes the capacitor 37. ), While the signal S1 becomes a logic " 0 ", the FET 36 is turned off and the voltage charged in the capacitor 37 is maintained as it is. This held voltage is amplified by gain 1 by the operational amplifier 38 and output at the output stage.
부호 40은 연산 증폭기이고, 그 비반전 입력단에는 공통 접속점(34)의 전압이 인가되고, 반전 입력단에는 저항(41)(저항치: (-1)R)을 통해 샘플홀드회로(35)의 출력이 인가된다. 또한, 연산 증폭기(40)의 출력단과 반전 입력단 사이에 저항(42)(저항치: R)이 삽입되어 있다. 이것에 의해, 공통 접속점(34)의 전압과 샘플홀드회로(35)의 출력전압을 으로 한 전압을 가산한 전압이 연산 증폭기(40)로부터 출력된다.Reference numeral 40 is an operational amplifier, a voltage of the common connection point 34 is applied to the non-inverting input terminal, and a resistor 41 (resistance value ( The output of the sample hold circuit 35 is applied through -1) R). In addition, a resistor 42 (resistance value R) is inserted between the output terminal of the operational amplifier 40 and the inverting input terminal. As a result, the voltage at the common connection point 34 and the output voltage of the sample and hold circuit 35 are reduced. The voltage obtained by adding the above voltage is output from the operational amplifier 40.
부호 45는 별도의 샘플홀드회로이고, FET(46), 홀드용 콘덴서(47) 및 이득이 1인 증폭기로서 동작하는 연산 증폭기(48)로 구성되며, FET(46)의 게이트에 인가되는 신호(S2)(도 5(c) 참조)가 논리 "1"일 때, 그 입력전압을 샘플링하며, 논리 "0"일 때는 입력전압을 유지한다. 이 샘플홀드회로(45)의 출력이 출력단자(DO)(도 5(d) 참조)에 출력된다.Reference numeral 45 is a separate sample and hold circuit, and is composed of a FET 46, a holding capacitor 47, and an operational amplifier 48 operating as an amplifier having a gain of 1, and a signal applied to a gate of the FET 46 ( When S2) (see Fig. 5C) is logic "1", the input voltage is sampled, and when logic "0", the input voltage is held. The output of the sample hold circuit 45 is output to the output terminal DO (see Fig. 5 (d)).
이러한 구성에 있어서, 우선, 입력단자(DI)에 피변환 데이터의 하위 n 비트의 각 비트를 반전한 데이터가 공급되는 동시에, 신호(S1)가 "1" 신호로 상승한다(도 5의 시간 t1). 입력단자(DI)에 상기 데이터가 공급되면, 디코더(30)가 그 데이터를 복호하고, 그 복호 결과에 대응하는 FET(32)을 온으로 한다. 이것에 의해, 피변환 데이터의 하위 n 비트에 대응하는 전압이 공통 접속점(34)과 FET(36)을 통해 콘덴서(37)에 충전된다.In this arrangement, first, data inverting each bit of the lower n bits of the converted data is supplied to the input terminal DI, and the signal S1 rises to the " 1 " signal (time t1 in Fig. 5). ). When the data is supplied to the input terminal DI, the decoder 30 decodes the data and turns on the FET 32 corresponding to the decoding result. As a result, the voltage corresponding to the lower n bits of the converted data is charged to the capacitor 37 via the common connection point 34 and the FET 36.
다음에, 입력단자(DI)에 피변환 데이터의 상위 n 비트가 인가되는 동시에, 신호(S1)가 논리 "0", 신호(S2)가 논리 "1"이 된다(시간 t2). 입력단자(DI)에 피변환 데이터의 상위 n 비트가 인가되면, 디코더(30)에 의해 복호된 데이터에 대응하는 FET(32)가 온이 되어, 피변환 데이터의 상위 n 비트에 대응하는 전압이 공통 접속점(34)을 통해 연산 증폭기(40)의 비반전 입력단에 인가된다. 또한, 신호(S1)가 "0" 신호가 되면, FET(36)이 오프가 되어, 이후 콘덴서(37)의 충전전압, 즉, 피변환 데이터의 하위 n 비트에 대응하는 전압이 샘플홀드회로(35)로부터 출력된다. 이 전압은 하위 n 비트를 변환하여 얻어진 전압의 배의 전압이다. 그리고, 이 샘플홀드회로(35)의 출력전압이 저항(41, 42)에 의해 이 되어, 공통 접속점(34)의 전압과 연산 증폭기(40)에서 가산됨으로써, 연산 증폭기(40)로부터 2n 비트의 피변환 데이터에 대응하는 아날로그 전압이 출력되어 샘플홀드회로(45)에 공급된다.Next, the upper n bits of the to-be-converted data are applied to the input terminal DI, while the signal S1 is logic "0" and the signal S2 is logic "1" (time t2). When the upper n bits of the converted data are applied to the input terminal DI, the FET 32 corresponding to the data decoded by the decoder 30 is turned on, so that the voltage corresponding to the upper n bits of the converted data is turned on. The common connection point 34 is applied to the non-inverting input terminal of the operational amplifier 40. In addition, when the signal S1 becomes the "0" signal, the FET 36 is turned off, and then the charging voltage of the capacitor 37, that is, the voltage corresponding to the lower n bits of the to-be-converted data is changed to the sample hold circuit ( 35). This voltage is obtained by converting the lower n bits Twice the voltage. The output voltage of the sample hold circuit 35 is caused by the resistors 41 and 42. Then, by adding the voltage at the common connection point 34 and the operational amplifier 40, the analog voltage corresponding to the 2n-bit converted data from the operational amplifier 40 is output and supplied to the sample hold circuit 45.
이 때, 신호(S2)는 논리 "1" 신호이므로, 상술한 아날로그 전압은 콘덴서(47)에 충전되는 동시에, 연산 증폭기(48)를 통해 출력단자(DO)로부터 출력된다.At this time, since the signal S2 is a logic " 1 " signal, the above-described analog voltage is charged in the capacitor 47 and output from the output terminal DO through the operational amplifier 48.
다음에, 시간 t3에 입력단자(DI)를 통해 다음에 변환해야 할 데이터의 하위 n 비트를 반전한 데이터가 공급되고, 동시에, 신호(S1)가 "1", 신호(S2)가 "0"이 된다. 이후, 상기와 완전히 같은 방식으로 다음 피변환 데이터의 아날로그 신호로의 변환이 행해진다.Next, at time t3, data obtained by inverting the lower n bits of the data to be converted next is supplied through the input terminal DI, and at the same time, the signal S1 is "1" and the signal S2 is "0". Becomes Thereafter, conversion of the next to-be-converted data into an analog signal is performed in exactly the same manner as above.
본 발명에 의하면, 피변환 데이터를 상위로부터 연속하는 n 비트마다 나누어 얻어진 제1∼제m 데이터 각각을 1조의 직렬 접속된 저항에 의해 아날로그 신호로 변환하도록 하였기 때문에, 저항의 수를 많게 하는 일이 없이 피변환 데이터를 다 비트화할 수가 있는 효과가 얻어진다. 또한, 청구항 3 및 청구항 4의 발명에 의하면, 선택수단을 시분할로 사용하도록 하였기 때문에, 선택수단의 수를 줄일 수 있는 효과가 얻어진다.According to the present invention, since each of the first to m-th data obtained by dividing the transformed data by every n consecutive bits is converted to an analog signal by a set of series-connected resistors, the number of resistors is increased. The effect of multiplying the converted data without any gain is obtained. Further, according to the inventions of Claims 3 and 4, since the selection means is used in time division, the effect of reducing the number of the selection means is obtained.
Claims (6)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-1999-00341482 | 1999-11-30 | ||
JP34148299A JP2001156640A (en) | 1999-11-30 | 1999-11-30 | Digital/analog converter |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020064321A KR20020064321A (en) | 2002-08-07 |
KR100514320B1 true KR100514320B1 (en) | 2005-09-13 |
Family
ID=18346411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-7006784A KR100514320B1 (en) | 1999-11-30 | 2000-11-22 | Digital-to-analog converter |
Country Status (7)
Country | Link |
---|---|
JP (1) | JP2001156640A (en) |
KR (1) | KR100514320B1 (en) |
CN (1) | CN1220331C (en) |
AU (1) | AU1549201A (en) |
HK (1) | HK1051266A1 (en) |
TW (1) | TW486876B (en) |
WO (1) | WO2001041311A1 (en) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3534179B2 (en) | 2000-03-31 | 2004-06-07 | ヤマハ株式会社 | Digital / analog converter |
KR100633537B1 (en) * | 2005-08-04 | 2006-10-13 | 한국과학기술원 | Time division sampling dac for flat panel display drivers and embodiment method of it and data driving circuit using of it |
KR100708939B1 (en) * | 2005-08-08 | 2007-04-17 | 삼성전기주식회사 | Digital/analog converter |
US7522081B1 (en) * | 2008-01-24 | 2009-04-21 | Himax Technologies Limited | Digital-to-analog converter based on a pre-decoder, a binary decoder and ROM decoders |
JP5325587B2 (en) * | 2009-01-19 | 2013-10-23 | 新日本無線株式会社 | D / A converter circuit |
JP5440143B2 (en) | 2009-12-16 | 2014-03-12 | ヤマハ株式会社 | Voltage addition circuit and D / A conversion circuit |
CN105096800B (en) * | 2015-08-13 | 2018-05-25 | 京东方科技集团股份有限公司 | Gray scale voltage conversion method and its module, data drive circuit and display panel |
CN108551345A (en) * | 2018-04-19 | 2018-09-18 | 南通大学 | A kind of multichannel single choice type D/A converter |
CN108566205A (en) * | 2018-04-19 | 2018-09-21 | 南通大学 | A kind of D/A converter realized based on FPGA |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017260B2 (en) * | 1978-10-28 | 1985-05-01 | ソニー株式会社 | Digital to analog converter |
JPS57202126A (en) * | 1981-06-05 | 1982-12-10 | Toko Inc | Digital-to-analog converter |
JPS5842314A (en) * | 1981-09-04 | 1983-03-11 | Nec Corp | Digital-to-analog converting circuit |
JPS59159035U (en) * | 1983-04-12 | 1984-10-25 | 株式会社ケンウッド | D/A converter |
JPS61242121A (en) * | 1985-04-19 | 1986-10-28 | Pioneer Electronic Corp | Digital-to-analog converting circuit |
JPH01133424A (en) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | Da converting circuit |
JPH0313123A (en) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | D/a converter |
JP2663845B2 (en) * | 1993-09-09 | 1997-10-15 | 日本電気株式会社 | Digital to analog converter |
-
1999
- 1999-11-30 JP JP34148299A patent/JP2001156640A/en active Pending
-
2000
- 2000-11-22 KR KR10-2002-7006784A patent/KR100514320B1/en not_active IP Right Cessation
- 2000-11-22 CN CNB008164797A patent/CN1220331C/en not_active Expired - Fee Related
- 2000-11-22 WO PCT/JP2000/008249 patent/WO2001041311A1/en active IP Right Grant
- 2000-11-22 AU AU15492/01A patent/AU1549201A/en not_active Abandoned
- 2000-11-28 TW TW089125225A patent/TW486876B/en not_active IP Right Cessation
-
2003
- 2003-05-13 HK HK03103310A patent/HK1051266A1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
HK1051266A1 (en) | 2003-07-25 |
CN1220331C (en) | 2005-09-21 |
AU1549201A (en) | 2001-06-12 |
KR20020064321A (en) | 2002-08-07 |
JP2001156640A (en) | 2001-06-08 |
WO2001041311A1 (en) | 2001-06-07 |
CN1402909A (en) | 2003-03-12 |
TW486876B (en) | 2002-05-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E801 | Decision on dismissal of amendment | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120731 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20130801 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |