KR100509503B1 - Plasma display panel sustain driver for clamping surge voltage and method thereof - Google Patents
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Abstract
본 발명은 서지 전압을 클램핑하는 플라즈마 디스플레이 패널 서스테인 구동 장치 및 방법에 관한 것으로서, 본 발명의 플라즈마 디스플레이 패널 서스테인 구동 장치는 플라즈마 디스플레이 패널을 소정 시간 동안 충전, 유지 및 방전시키는 전력 회수부와, 상기 전력 회수부와 상기 플라즈마 디스플레이 패널 사이에 흐르는 전류의 통로를 제공하는 스위칭부, 및 전원전압에 대해 역방향으로 연결되고 접지전압에 대해 순방향으로 연결된 복수개의 다이오드들을 구비하여 상기 전력 회수부에 발생하는 기생전류의 통로의 제공을 통해 상기 전력 회수부에 발생하는 서지 전압을 제거하는 클램핑부를 구비함으로써 플라즈마 디스플레이 패널 서스테인 구동 회로에 인가되는 전압 스트레스가 감소되며, 상기 전력 회수부에 구비되는 반도체 소자들을 보다 낮은 정격 전압을 갖는 반도체 소자들로 구성할 수가 있다.The present invention relates to a plasma display panel sustain driving apparatus and method for clamping a surge voltage. The plasma display panel sustain driving apparatus of the present invention includes a power recovery unit for charging, maintaining, and discharging a plasma display panel for a predetermined time; A parasitic current generated in the power recovery unit by including a switching unit providing a passage of current flowing between the recovery unit and the plasma display panel, and a plurality of diodes connected in a reverse direction to a power supply voltage and forwardly connected to a ground voltage The voltage stress applied to the plasma display panel sustain driving circuit is reduced by providing a clamping part for removing a surge voltage generated in the power recovery part by providing a passage of the semiconductor device. It can be composed of semiconductor devices having a low rated voltage.
Description
본 발명은 플라즈마 디스플레이 패널 서스테인 구동 장치 및 방법에 관한 것으로서, 특히 전압 스트레스를 감소시키고 서지 전압을 클램핑하는 플라즈마 디스플레이 패널 서스테인 구동 장치 및 방법에 관한 것이다.The present invention relates to a plasma display panel sustain driving apparatus and method, and more particularly, to a plasma display panel sustain driving apparatus and method for reducing voltage stress and clamping surge voltage.
일반적으로 플라즈마 디스플레이 패널(Plasma Display Panel ; PDP)은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 차세대 평판 디스플레이 장치로서, 플라즈마 디스플레이 패널에는 크기에 따라 수십에서 수백만개 이상의 픽셀이 매트릭스(matrix)형태로 배열되어 있다.In general, a plasma display panel (PDP) is a next-generation flat panel display device that displays characters or images by using plasma generated by gas discharge. In the plasma display panel, dozens or millions of pixels are matrixed according to their size. It is arranged in (matrix) form.
도 1은 플라즈마 디스플레이 패널(111)에 연결된 종래의 플라즈마 디스플레이 패널 서스테인 구동 장치들(101,102)의 회로도이다. 도 1은 웨버(Webber)의해 제안된 AC-PDP 유지 방전 회로와 동일하다. 도 1을 참조하면, 플라즈마 디스플레이 서스테인 구동 장치들(101,102)은 모스 트랜지스터들(Sa1Sa2,Sb1,Sb2), 다이오드들(Da1,Da2,Db1,Db2,Dc1∼Dc4), 인덕터들(Lc1,Lc2), 스위칭 소자들(Sx1,Sx2,Sy1,Sy2) 및 캐패시터들(Cc1,Cc2)을 구비한다. 1 is a circuit diagram of conventional plasma display panel sustain driving apparatuses 101 and 102 connected to a plasma display panel 111. 1 is identical to the AC-PDP sustain discharge circuit proposed by Webber. Referring to FIG. 1, the plasma display sustain driving apparatuses 101 and 102 include MOS transistors Sa1Sa2, Sb1, and Sb2, diodes Da1, Da2, and Db1, Db2, and Dc1 to Dc4, and inductors Lc1 and Lc2. And switching elements Sx1, Sx2, Sy1, and Sy2, and capacitors Cc1 and Cc2.
AC-PDP의 경우 플라즈마 디스플레이 패널(111)은 패널 캐패시턴스(capacitance)(Cp)를 가지는 부하로 가정할 수 있다. In the case of the AC-PDP, the plasma display panel 111 may be assumed to be a load having a panel capacitance Cp.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치들(101,102)의 신호들의 파형 및 타이밍을 보여준다. 즉, 도 2에는 플라즈마 디스플레이 패널 서스테인 구동 장치들(101,102)의 스위칭 시퀀스에 따른 제어신호들 및 플라즈마 디스플레이 패널(111)의 출력 전압(Vp)과 인덕터들(Lc1,Lc2)에 흐르는 전류들(IL1,IL2)의 파형이 도시되어 있다. FIG. 2 shows waveforms and timings of signals of the plasma display panel sustain driving apparatuses 101 and 102 shown in FIG. 1. That is, FIG. 2 shows control signals according to the switching sequence of the plasma display panel sustain driving devices 101 and 102, and currents flowing through the output voltage Vp and the inductors Lc1 and Lc2 of the plasma display panel 111. The waveform of IL2 is shown.
도 2를 참조하여 종래의 플라즈마 디스플레이 패널 서스테인 구동 장치(101)의 동작을 설명하기로 한다. 플라즈마 디스플레이 패널 서스테인 구동 장치(101)는 스위칭 시퀀스에 따라 다음과 같이 제1 내지 제4 모드로 나타낼 수 있다. Referring to FIG. 2, the operation of the conventional plasma display panel sustain driving apparatus 101 will be described. The plasma display panel sustain driving apparatus 101 may be displayed in the first to fourth modes as follows according to the switching sequence.
제1 모드에서 모스 트랜지스터(Sa1)가 온(on)되기 직전에 모스 트랜지스터(Sx2)는 온되어 있고 플라즈마 디스플레이 패널(111)의 양단 전압(Vp)은 0[V]로 유지된다. t0에서 모스 트랜지스터(Sa1)가 온될 때 제1 모드의 동작이 시작된다. 이 구간 동안 Cc1-Sa1-Da1-Lc1-Cp의 경로로 LC 공진회로가 형성되어, 인덕터(Lc1)에 공진 전류가 흐르고 플라즈마 디스플레이 패널 전압(Vp)은 증가한다. t1에서 인덕터(Lc1)의 전류는 0[V], 플라즈마 디스플레이 패널 전압(Vp)은 +Vpk가 된다.Just before the MOS transistor Sa1 is turned on in the first mode, the MOS transistor Sx2 is turned on and the voltage Vp of both ends of the plasma display panel 111 is maintained at 0 [V]. The operation of the first mode is started when the MOS transistor Sa1 is turned on at t0. During this period, the LC resonant circuit is formed in the path of Cc1-Sa1-Da1-Lc1-Cp, so that the resonant current flows in the inductor Lc1 and the plasma display panel voltage Vp increases. At t1, the current of the inductor Lc1 becomes 0 [V] and the plasma display panel voltage Vp becomes + Vpk.
제2 모드에서는 t1에서 모스 트랜지스터(Sa1)는 오프(off)되고, 모스 트랜지스터(Sy1)가 온된다. 이 때, 모스 트랜지스터(Sy1)의 양단 전압은 t1에서 Vpk만큼 스텝 변화를 가지게 되어 스위칭 손실이 발생된다. 제2 모드 구간동안 플라즈마 디스플레이 패널 전압(Vp)은 +Vs로 유지되고 플라즈마 디스플레이 패널(111)은 방전을 유지한다.In the second mode, MOS transistor Sa1 is turned off at t1 and MOS transistor Sy1 is turned on. At this time, the voltage at both ends of the MOS transistor Sy1 has a step change by tpk from t1 to generate a switching loss. The plasma display panel voltage Vp is maintained at + Vs and the plasma display panel 111 maintains discharge during the second mode period.
제3 모드에서는 t2에서 모스 트랜지스터(Sa2)가 온되고 모스 트랜지스터(Sy1)가 오프된다. 제3 모드 구간동안 Cp-Lc1-Da2-Sa2-Cc1의 경로로 LC 공진회로가 형성되어, 인덕터(Lc1)에 공진 전류가 흐르고 플라즈마 디스플레이 패널 전압(Vp)은 감소한다. t3에서 인덕터(Lc2)의 전류는 0[A], 플라즈마 디스플레이 패널 전압(Vp)은 -Vpk가 된다.In the third mode, the MOS transistor Sa2 is turned on and the MOS transistor Sy1 is turned off at t2. The LC resonant circuit is formed in the path of Cp-Lc1-Da2-Sa2-Cc1 during the third mode period, so that the resonant current flows in the inductor Lc1 and the plasma display panel voltage Vp decreases. At t3, the current of the inductor Lc2 is 0 [A] and the plasma display panel voltage Vp is -Vpk.
제4 모드에서는 t3에서 모스 트랜지스터(Sa2)는 오프되고 모스 트랜지스터(Sy2)가 온된다. 이 때, 모스 트랜지스터(Sy2)의 양단 전압은 t3에서 -Vpk이므로 스위칭 손실이 발생하게 된다. 제4 모드 구간 동안 플라즈마 디스플레이 패널 전압(Vp)은 0[V]로 유지한다. t0에서 모스 트랜지스터(Sx2)가 오프되고, 모스 트랜지스터(Sb1)가 온되면 다른 반주기 동안 반복된다.In the fourth mode, the MOS transistor Sa2 is turned off and the MOS transistor Sy2 is turned on at t3. At this time, since the voltage across both of the MOS transistors Sy2 is -Vpk at t3, switching loss occurs. The plasma display panel voltage Vp is maintained at 0 [V] during the fourth mode period. At t0, when the MOS transistor Sx2 is turned off and the MOS transistor Sb1 is turned on, the MOS transistor Sx2 is turned on for another half period.
상기와 같은 종래의 플라즈마 디스플레이 패널 서스테인 구동 장치(101)의 전압 스트레스를 살펴보면, 모스 트랜지스터들(Sy1, Sy2, Sx1, Sx2)의 전압 스트레스는 +Vs, 모스 트랜지스터들(Sa1, Sa2, Sb1, Sb2)의 전압 스트레스는 +Vs/2, 다이오드들(Da1, Da2, Db1, Db2, Dc1∼Dc4)의 전압 스트레스는 +Vs/2가 된다. 통상 플라즈마 디스플레이 패널(111)이 160∼190[V]의 범위의 전압(Vs)에서 동작함을 감안하면 플라즈마 디스플레이 패널 서스테인 구동 장치(101)에 구비되는 반도체 소자들은 가격이 비싸질 뿐만 아니라 기생 저항 및 기생 캐패시턴스가 증가하여 소비전력이 증가되고, 고주파 동작시 스위칭 손실이 증가하며, EMI 및 잡음 증가 등을 야기시키는 문제점이 있다.Referring to the voltage stress of the conventional plasma display panel sustain driving apparatus 101 as described above, the voltage stress of the MOS transistors Sy1, Sy2, Sx1, and Sx2 is + Vs, and the MOS transistors Sa1, Sa2, Sb1, and Sb2. ), The voltage stress of + Vs / 2, and the voltage stress of the diodes Da1, Da2, Db1, Db2, Dc1 to Dc4 become + Vs / 2. Considering that the plasma display panel 111 operates at a voltage Vs in the range of 160 to 190 [V], the semiconductor devices included in the plasma display panel sustain driving apparatus 101 are not only expensive but also parasitic resistance. And parasitic capacitance increases, power consumption increases, switching losses increase during high frequency operation, and EMI and noise increase.
본 발명이 이루고자 하는 기술적 과제는 전압 스트레스를 감소시키고 내부에서 발생하는 서지 전압을 클램핑하여 내부에 구비되는 반도체 소자들을 보호하는 플라즈마 디스플레이 패널 서스테인 구동 장치를 제공하는데 있다.An object of the present invention is to provide a plasma display panel sustain driving apparatus for protecting a semiconductor device provided therein by reducing voltage stress and clamping an internal surge voltage.
상기 기술적 과제를 달성하기 위하여 본 발명은The present invention to achieve the above technical problem
플라즈마 디스플레이 패널을 구동하는 장치에 있어서, 상기 플라즈마 디스플레이 패널을 소정 시간 동안 충전, 유지 및 방전시키는 전력 회수부와, 상기 전력 회수부와 상기 플라즈마 디스플레이 패널 사이에 흐르는 전류의 통로를 제공하는 스위칭부, 및 전원전압에 대해 역방향으로 연결되고 접지전압에 대해 순방향으로 연결된 복수개의 다이오드들을 구비하여 상기 전력 회수부에 발생하는 기생전류의 통로의 제공을 통해 상기 전력 회수부에 발생하는 서지 전압을 제거하는 클램핑부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널 서스테인 구동 장치를 제공한다.An apparatus for driving a plasma display panel, comprising: a power recovery unit for charging, maintaining, and discharging the plasma display panel for a predetermined time; and a switching unit for providing a passage of current flowing between the power recovery unit and the plasma display panel; And a plurality of diodes connected in a reverse direction with respect to a power supply voltage and in a forward direction with respect to a ground voltage to remove the surge voltage generated in the power recovery unit by providing a path of parasitic current generated in the power recovery unit. A plasma display panel sustain driving apparatus is provided.
바람직하기는, 상기 플라즈마 디스플레이 패널 서스테인 구동 장치는Preferably, the plasma display panel sustain driving device is
전원전압(Vs)과 접지전압 사이에 직렬로 연결된 제1 내지 제4 캐패시터들; 상기 제4 캐패시터로부터 (1/4)Vs를 공급받으며, 상호 병렬로 연결된 제1 및 제2 모스 트랜지스터들; 상기 제1 및 제2 모스 트랜지스터들에 각각 연결된 제1 및 제2 다이오드들; 상기 제1 및 제2 다이오드들에 공통으로 연결된 제1 인덕터; 상기 제3 캐패시터로부터 (3/4)Vs를 공급받으며, 상호 병렬로 연결된 제3 및 제4 모스 트랜지스터들; 상기 제3 및 제4 모스 트랜지스터들에 각각 연결된 제3 및 제4 다이오드들; 상기 제3 및 제4 다이오드들에 공통으로 연결된 제2 인덕터; 상기 제1 및 제2 인덕터들에 연결되며, 상기 제2 캐패시터로부터 상호간의 접속점에 (1/2)Vs가 공급되는 제5 및 제6 다이오드들; 상기 제1 내지 제4 다이오드들에 각각 연결되어 상기 제1 내지 제4 다이오드들에 의해 발생하는 기생 전류를 클램핑하는 제1 내지 제4 클램핑 다이오드들; 및 상기 제1 및 제2 인덕터들과 상기 플라즈마 디스플레이 패널 사이에 연결되며, 양자 사이에 흐르는 전류의 통로를 스위칭하는 다수개의 모스 트랜지스터들을 구비한다.First to fourth capacitors connected in series between a power supply voltage Vs and a ground voltage; First and second MOS transistors receiving (1/4) Vs from the fourth capacitor and connected in parallel with each other; First and second diodes connected to the first and second MOS transistors, respectively; A first inductor commonly connected to the first and second diodes; Third and fourth MOS transistors receiving (3/4) Vs from the third capacitor and connected in parallel to each other; Third and fourth diodes connected to the third and fourth MOS transistors, respectively; A second inductor commonly connected to the third and fourth diodes; Fifth and sixth diodes connected to the first and second inductors and supplied with (1/2) Vs from the second capacitor to an interconnection point; First to fourth clamping diodes connected to the first to fourth diodes, respectively, for clamping parasitic currents generated by the first to fourth diodes; And a plurality of MOS transistors connected between the first and second inductors and the plasma display panel, and switching the passage of current flowing therebetween.
바람직하기는 또한, 상기 플라즈마 디스플레이 패널 서스테인 구동 장치는Preferably, the plasma display panel sustain driving device is
전원전압(Vs)과 접지전압 사이에 직렬로 연결된 제1 내지 제4 캐패시터들; 상기 제4 캐패시터로부터 (1/4)Vs를 공급받으며, 상호 직렬로 연결된 제1 및 제2 모스 트랜지스터들; 상기 제1 및 제2 모스 트랜지스터들에 각각 병렬로 연결된 제1 및 제2 다이오드들; 상기 제2 모스 트랜지스터에 연결된 제1 인덕터; 상기 제3 캐패시터로부터 (3/4)Vs를 공급받으며, 상호 직렬로 연결된 제3 및 제4 모스 트랜지스터들; 상기 제3 및 제4 모스 트랜지스터들에 각각 병렬로 연결된 제3 및 제4 다이오드들; 상기 제4 모스 트랜지스터에 연결된 제2 인덕터; 상기 제1 및 제2 인덕터들에 연결되며, 상기 제2 캐패시터로부터 상호간의 접속점에 (1/2)Vs가 공급되는 제5 및 제6 다이오드들; 상기 제1 내지 제4 다이오드들에 각각 연결되어 상기 제1 내지 제4 다이오드들에 의해 발생하는 기생 전류를 클램핑하는 제1 내지 제4 클램핑 다이오드들; 및 상기 제1 및 제2 인덕터들과 상기 플라즈마 디스플레이 패널 사이에 연결되며, 양자 사이에 흐르는 전류의 통로를 스위칭하는 다수개의 모스 트랜지스터들을 구비한다.First to fourth capacitors connected in series between a power supply voltage Vs and a ground voltage; First and second MOS transistors (1/4) Vs supplied from the fourth capacitor and connected in series with each other; First and second diodes connected in parallel to the first and second MOS transistors, respectively; A first inductor connected to the second MOS transistor; Third and fourth MOS transistors receiving (3/4) Vs from the third capacitor and connected in series with each other; Third and fourth diodes connected in parallel to the third and fourth MOS transistors, respectively; A second inductor connected to the fourth MOS transistor; Fifth and sixth diodes connected to the first and second inductors and supplied with (1/2) Vs from the second capacitor to an interconnection point; First to fourth clamping diodes connected to the first to fourth diodes, respectively, for clamping parasitic currents generated by the first to fourth diodes; And a plurality of MOS transistors connected between the first and second inductors and the plasma display panel, and switching the passage of current flowing therebetween.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 플라즈마 디스플레이 패널(311)에 연결된 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널 서스테인 구동 장치(301)의 회로도이다. 도 3을 참조하면, 플라즈마 디스플레이 패널 서스테인 구동 장치(301)는 전력 회수부(321), 클램핑부(331) 및 스위칭부(341)를 구비한다. 스위칭부(341)에 플라즈마 디스플레이 패널(311)이 연결된다. 3 is a circuit diagram of the plasma display panel sustain driving apparatus 301 according to the first embodiment of the present invention connected to the plasma display panel 311. Referring to FIG. 3, the plasma display panel sustain driving device 301 includes a power recovery unit 321, a clamping unit 331, and a switching unit 341. The plasma display panel 311 is connected to the switching unit 341.
전력 회수부(321)는 플라즈마 디스플레이 패널(311)을 소정 시간 동안 충전, 유지 및 방전시킨다. 즉, 전력 회수부(321)는 플라즈마 디스플레이 패널 서스테인 구동 장치(301)의 전력 회수 시퀀스에 상응하여 제1 충전모드(pre-charging 모드), 제2 충전모드(post-charging 모드), 제1 방전모드(pre-discharging 모드), 제2 방전모드(post-discharging 모드)를 순차적으로 진행하면서 플라즈마 디스플레이 패널(311)을 충방전시킨다. The power recovery unit 321 charges, maintains, and discharges the plasma display panel 311 for a predetermined time. That is, the power recovery unit 321 may include a first charging mode (pre-charging mode), a second charging mode (post-charging mode), and a first discharge corresponding to the power recovery sequence of the plasma display panel sustain driving device 301. The plasma display panel 311 is charged and discharged while sequentially performing a mode (pre-discharging mode) and a second discharge mode (post-discharging mode).
전력 회수부(321)는 전원전압(Vs)과 접지전압(GND) 사이에 직렬로 연결된 제1 내지 제4 캐패시터들(Cd1,Cd2,Cu1,Cu2), 제1 캐패시터(Cd1)로부터 (1/4)Vs를 공급받으며 상호 병렬로 연결된 제1 및 제2 모스 트랜지스터들(Sr1,Sf1), 제1 및 제2 모스 트랜지스터들(Sr1,Sf1)에 각각 연결된 제1 및 제2 다이오드들(Dr1,Df1), 제1 및 제2 모스 트랜지스터들(Sr1,Sf1)에 각각 병렬로 연결된 제7 및 제8 다이오드들(Dr11,Df11), 제1 및 제2 다이오드들(Dr1,Df1)에 공통으로 연결된 제1 인덕터(L1), 제3 캐패시터(Cu2)로부터 (3/4)Vs를 공급받으며 상호 병렬로 연결된 제3 및 제4 모스 트랜지스터들(Sr2,Sf2), 제3 및 제4 모스 트랜지스터들(Sr2,Sf2)에 각각 연결된 제3 및 제4 다이오드들(Dr2,Df2), 제3 및 제4 모스 트랜지스터들(Dr2,Df2)에 각각 병렬로 연결된 제9 및 제10 다이오드들(Dr22,Df22), 제3 및 제4 다이오드들(Dr2,Df2)에 공통으로 연결된 제2 인덕터(L2), 및 제1 및 제2 인덕터들(L1,L2)에 연결되며 제2 캐패시터(Cd2)로부터 상호간의 접속점에 (1/2)Vs가 공급되는 제5 및 제6 다이오드들(Dd,Du)을 구비한다. The power recovery unit 321 may include the first to fourth capacitors Cd1, Cd2, Cu1, and Cu2 and the first capacitor Cd1 connected in series between the power supply voltage Vs and the ground voltage GND. 4) The first and second diodes Dr1 and Sr1 connected to the first and second MOS transistors Sr1 and Sf1 and the first and second MOS transistors Sr1 and Sf1 respectively connected in parallel to each other with Vs supplied thereto. Df1) and the seventh and eighth diodes Dr11 and Df11 and the first and second diodes Dr1 and Df1 that are connected in parallel to the first and second MOS transistors Sr1 and Sf1, respectively. Third and fourth MOS transistors Sr2 and Sf2, third and fourth MOS transistors (3/4) Vs supplied from the first inductor L1 and the third capacitor Cu2 and connected in parallel to each other ( Third and fourth diodes Dr2 and Df2 connected to Sr2 and Sf2, and ninth and tenth diodes Dr22 and Df22 connected in parallel to third and fourth MOS transistors Dr2 and Df2, respectively. , Third and fourth diodes Dr2 and Df2 A fifth inductor L2 commonly connected to the second inductor, and fifth and second ones connected to the first and second inductors L1 and L2 and supplied with (1/2) Vs from the second capacitor Cd2 to an interconnection point. Sixth diodes Dd and Du are provided.
스위칭부(341)는 전력 회수부(321)와 플라즈마 디스플레이 패널(311) 사이에 흐르는 전류의 통로를 제공한다. 스위칭부(341)는 전원전압(Vs)과 접지전압(GND) 사이에 직렬로 연결된 4개의 모스 트랜지스터들(Sd1,Sd2,Su2,Su1)을 구비한다. The switching unit 341 provides a passage for current flowing between the power recovery unit 321 and the plasma display panel 311. The switching unit 341 includes four MOS transistors Sd1, Sd2, Su2, and Su1 connected in series between the power supply voltage Vs and the ground voltage GND.
클램핑부(331)는 전력 회수부(321)에 발생하는 서지 전압을 클램핑한다. 클램핑부(331)에 의하여 전력 회수부(321)에 구비되는 반도체 소자들의 정격 전압, 예컨대 (1/4)Vs로 설정된 정격 전압 이상의 서지 전압이 상기 반도체 소자들에 인가되지 않는다. 이에 따라, 보다 낮은 정격 전압을 갖는 반도체 소자들을 선정하는 것이 가능함으로써, 크기가 작은 반도체 소자들을 사용할 수가 있다. The clamping unit 331 clamps the surge voltage generated in the power recovery unit 321. The clamping unit 331 does not apply a surge voltage higher than the rated voltage of the semiconductor devices provided in the power recovery unit 321, for example, the voltage set to (1/4) Vs, to the semiconductor devices. Accordingly, it is possible to select semiconductor devices having a lower rated voltage, thereby enabling the use of smaller semiconductor devices.
클램핑부(331)는 클램핑 다이오드들(Dc1∼Dc4)을 구비한다. The clamping part 331 includes clamping diodes Dc1 to Dc4.
도 4는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)의 신호들의 파형 및 타이밍을 보여준다. 도 4에서 빗금친 부분은 게이트 신호의 도통, 차단이 관계없는 구간이다. 해석의 편리를 위하여 캐패시터들(Cd1,Cd2,Cu1,Cu2)의 양단 전압들은 각각 (1/4)Vs로 유지되고, 인덕터들(L1,L2)은 같은 인덕턴스 값을 갖는다고 가정한다.4 illustrates waveforms and timings of signals of the plasma display panel sustain driving apparatus 301 shown in FIG. 3. In Fig. 4, the hatched portion is a period in which the conduction and blocking of the gate signal are not related. For convenience of analysis, it is assumed that voltages across the capacitors Cd1, Cd2, Cu1, and Cu2 are maintained at (1/4) Vs, respectively, and the inductors L1 and L2 have the same inductance value.
도 5a 내지 도 5h는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)의 스위칭 시퀀스에 따른 각종 모드에서의 전류 경로를 굵은 선으로 표시한 회로도이고, 도 6a 내지 도 6d는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)에 의한 스위칭 시퀀스에 따른 각종 모드에서 발생되는 서지 전압을 클램핑하기 위한 기생전류의 경로를 굵은 선으로 표시한 회로도이다. 5A through 5H are circuit diagrams showing current paths in bold lines in various modes according to the switching sequence of the plasma display panel sustain driving apparatus 301 shown in FIG. 3, and FIGS. 6A to 6D are shown in FIG. 3. FIG. 1 is a circuit diagram showing a path of a parasitic current for clamping a surge voltage generated in various modes according to a switching sequence by the plasma display panel sustain driving device 301 in bold lines.
도 4, 도 5a 내지 도 5h, 및 도 6a 내지 도 6d를 참조하여 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)의 동작을 제1 내지 제8 모드로 구분하여 설명하기로 한다. An operation of the plasma display panel sustain driving apparatus 301 illustrated in FIG. 3 will be described with reference to FIGS. 4, 5A through 5H, and FIGS. 6A through 6D.
(1) 제1 모드(t0-t1; pre-charging 모드)(1) first mode (t0-t1; pre-charging mode)
초기 단계 즉, t0 이전에는 모스 트랜지스터들(Sd1,Sd2)이 온(on)되어 플라즈마 디스플레이 패널 전압(Vp)은 0[V]로 유지된다. t0에서 모스 트랜지스터(Sd1)가 오프(off)되고, 제1 모스트랜지스터(Sr1)가 온되면, 도 5a에 도시된 바와 같이, Cd1-Sr1-Dr1-L1-Sd2-Cp의 공진 경로를 통해 플라즈마 디스플레이 패널(311)이 충전되고, 플라즈마 디스플레이 패널 전압(Vp)은 0[V]에서 ()까지 증가하게 되며, 플라즈마 디스플레이 패널 전류(ip)는 {Vs/(4×Zn)}의 최대 값으로 제한된다. 여기서, dV는 전력 회수부(321) 내의 기생저항에 의한 전압강하이고, Zn은 아래 수학식 1과 같다.Before the initial stage, that is, t0, the MOS transistors Sd1 and Sd2 are turned on to maintain the plasma display panel voltage Vp at 0 [V]. When the MOS transistor Sd1 is turned off at the t0 and the first MOS transistor Sr1 is turned on, as shown in FIG. 5A, the plasma passes through the resonance path of Cd1-Sr1-Dr1-L1-Sd2-Cp. The display panel 311 is charged and the plasma display panel voltage Vp is changed from 0 [V] to ( ), And the plasma display panel current ip is limited to the maximum value of {Vs / (4 × Z n )}. Here, dV is the voltage drop due to the parasitic resistance in the power recovery unit 321, Zn is represented by the following equation (1).
여기서, L은 제1 인덕터(L1)의 인덕턴스이다.Where L is the inductance of the first inductor L1.
(2) 제2 모드(t1-t2; Vs/2 모드)(2) second mode (t1-t2; Vs / 2 mode)
t1에서 모스 트랜지스터(Sd2)는 오프되고, 모스 트랜지스터(Su2)가 온되어 도 5b에 도시된 바와 같이 Cd1-Cd2-Du-Su2-Cp의 공진 경로를 통해 플라즈마 디스플레이 패널 전압(Vp)은 +(Vs/2)로 유지된다. 고주파 동작을 위해 제2 모드 구간은 되도록 짧게 게이트 신호를 설계한다. 여기서, dV만큼의 전압 변화에 기인한 제1 다이오드(Dr1)의 역 회복(Reverse Recovery) 특성에 의해 기생전류가 발생하여 제3 클램프 다이오드(Dc3)가 온된다. 상기 기생전류는 도 6a에 도시된 바와 같이 Sd1-L1-Dd2-Cd2-Cd1의 경로를 통해 클램핑된다. 따라서, 전력 회수부(321)에 구비되는 반도체 소자들에는 서지 전압(Surge Voltage)이 인가되지 않는다. 그리고, 제1 인덕터(L1)의 양단 전압은 (Vs/4)가 되어 상기 기생전류는 -(Vs/2L1)의 기울기로 감소된다. At t1, the MOS transistor Sud2 is turned off, and the MOS transistor Su2 is turned on, and as shown in FIG. 5B, the plasma display panel voltage Vp is + (+) through the resonance path of Cd1-Cd2-Du-Su2-Cp. Vs / 2). The gate signal is designed to be as short as possible in the second mode section for high frequency operation. Here, the parasitic current is generated by the reverse recovery characteristic of the first diode Dr1 due to the voltage change by dV, and the third clamp diode Dc3 is turned on. The parasitic current is clamped through the path of Sd1-L1-Dd2-Cd2-Cd1 as shown in FIG. 6A. Therefore, a surge voltage is not applied to the semiconductor devices provided in the power recovery unit 321. In addition, the voltage across the first inductor L1 becomes (Vs / 4), and the parasitic current is reduced by the slope of-(Vs / 2L1).
(3) 제3 모드(t2-t3; post-charging 모드)(3) third mode (t2-t3; post-charging mode)
t2에서 제3 모스트랜지스터(Sr2)가 온되어 도 5c에 도시된 바와 같은 Cd1-Cd2-Cu2-Sr2-Dr2-L2-Su2-Cp의 공진 경로에 의하여 플라즈마 디스플레이 패널 전압(Vp)은 (Vs-dV)까지 증가하게 되고, 플라즈마 디스플레이 패널 전류(ip)는 제1 모드에서처럼 {Vs/(4×Zn)}의 최대 값으로 제한된다. 제1 모드 구간과 제3 모드 구간의 길이(duration)는 같다.At t2, the third MOS transistor Sr2 is turned on, and the plasma display panel voltage Vp becomes (Vs−) by the resonance path of Cd1-Cd2-Cu2-Sr2-Dr2-L2-Su2-Cp as shown in FIG. 5C. dV), and the plasma display panel current ip is limited to the maximum value of {Vs / (4 × Z n )} as in the first mode. The duration of the first mode section and the third mode section is the same.
(4) 제4 모드(t3-t4; 패널 발광 모드)(4) fourth mode (t3-t4; panel light emitting mode)
t3에서 모스 트랜지스터(Su1)는 영전압 스위칭 조건으로 온되어 도 5d에 도시된 바와 같은 Su1-Su2-Cp의 공진 경로에 의해 플라즈마 디스플레이 패널 전압(Vp)은 전원전압(Vs)으로 유지되고, 플라즈마 디스플레이 패널(311)의 유지 방전 전류가 흐르게 된다. 제4 모드 구간은 플라즈마 디스플레이 패널(311)의 방전 물성에 따라 결정되고, 통상 1.3∼1.7[us]의 값을 갖는다. dV만큼의 전압 변화에 기인한 제3 다이오드(Dr2)의 역 회복 특성에 의해 기생전류가 발생하여 제1 클램프 다이오드(Dc1)가 온된다. 상기 기생전류는 도 6b에 도시된 바와 같이 Su1-L2-Du1의 경로로 클램핑되어 전력 회수부(321)의 반도체 소자들에 서지 전압이 인가되지 않도록 한다. 제2 인덕터(L2)의 양단 전압(Vf)은 약 1.7[V]가 되어 상기 기생전류는 -(Vf/L2)의 기울기로 감소하게 된다. 제2 인덕터(L2)의 양단전압(Vf)은 제1 클램프 다이오드(Dc1)의 순방향 전압 강하(통상 0.7볼트)와 상기 기생저항에 의한 전압 강하(약 1볼트)를 합한 값이다. At t3, the MOS transistor Su1 is turned on at a zero voltage switching condition so that the plasma display panel voltage Vp is maintained at the power supply voltage Vs by the resonance path of Su1-Su2-Cp as shown in FIG. 5D. The sustain discharge current of the display panel 311 flows. The fourth mode section is determined according to the discharge properties of the plasma display panel 311 and usually has a value of 1.3 to 1.7 [us]. The parasitic current is generated by the reverse recovery characteristic of the third diode Dr2 due to the voltage change by dV, so that the first clamp diode Dc1 is turned on. The parasitic current is clamped in the path of Su1-L2-Du1 as shown in FIG. 6B so that the surge voltage is not applied to the semiconductor devices of the power recovery unit 321. The voltage Vf at both ends of the second inductor L2 is about 1.7 [V], and the parasitic current is reduced by the slope of-(Vf / L2). The voltage Vf at both ends of the second inductor L2 is the sum of the forward voltage drop (normally 0.7 volts) of the first clamp diode Dc1 and the voltage drop caused by the parasitic resistance (about 1 volt).
(5) 제5 모드(t4-t5; pre-discharging 모드)(5) fifth mode (t4-t5; pre-discharging mode)
t4에서 모스 트랜지스터(Su1)는 오프되고, 제4 모스트랜지스터(Sf2)가 온되어 도 5e에 도시된 바와 같이, 공진 경로 Cp-Su2-L2-Df2-Sf2-Cu2-Cd2-Cd1을 통해서 플라즈마 디스플레이 패널(311)은 방전한다. 플라즈마 디스플레이 패널 전압(Vp)은 전원전압(Vs)에서 {(Vs/2)+dV}까지 감소하게 되고, 플라즈마 디스플레이 패널(311)의 방전 전류는 {Vs/(4×Zn)}로 제한된다. Zn은 수학식 1과 같다. At t4, the MOS transistor Su1 is turned off, the fourth MOS transistor Sf2 is turned on, and as shown in FIG. 5E, the plasma display is performed through the resonance path Cp-Su2-L2-Df2-Sf2-Cu2-Cd2-Cd1. The panel 311 discharges. The plasma display panel voltage Vp is reduced from the power supply voltage Vs to {(Vs / 2) + dV}, and the discharge current of the plasma display panel 311 is limited to {Vs / (4 × Zn)}. . Zn is equal to Equation 1.
(6) 제6 모드(t5-t6; +Vs/2 모드)(6) 6th mode (t5-t6; + Vs / 2 mode)
t5에서 모스 트랜지스터(Su2)는 오프되고, 모스 트랜지스터(Sd2)는 영전압 스위칭 조건으로 온된다. 도 5f에 도시된 바와 같이 공진 경로 Cd1-Cd2-Dd-Sd2-Cp를 통해서 플라즈마 디스플레이 패널 전압(Vp)은 +Vs/2로 유지된다. 제2 모드에서처럼 고주파 동작을 위해 제2 모드 구간은 되도록 짧게 게이트 신호를 설계한다. 여기서, dV만큼의 전압 변화에 기인한 다이오드(Df2)의 역 회복 특성에 의해 기생전류가 발생하여 제2 클램프 다이오드(Dc2)가 온된다. 상기 기생전류는 도 6c에 도시된 바와 같이, Cd1-Cd2-Dc2-L2-Su1의 경로를 통해 클램핑되어 전력 회수부(321)에 구비되는 반도체 소자들에 서지 전압이 인가되지 않도록 한다. 제2 인덕터(L2)의 양단 전압은 (Vs/2)가 되어 상기 기생전류는 -(Vs/2L2)의 기울기로 감소한다.At t5, MOS transistor Su2 is turned off, and MOS transistor Sud2 is turned on under a zero voltage switching condition. As shown in FIG. 5F, the plasma display panel voltage Vp is maintained at + Vs / 2 through the resonance paths Cd1-Cd2-Dd-Sd2-Cp. As in the second mode, the gate signal is designed to be as short as possible in the second mode section for high frequency operation. Here, the parasitic current is generated by the reverse recovery characteristic of the diode Df2 due to the voltage change by dV, so that the second clamp diode Dc2 is turned on. As shown in FIG. 6C, the parasitic current is clamped through the path of Cd 1 -Cd 2 -Dc 2 -L 2 -Su to prevent the surge voltage from being applied to the semiconductor devices provided in the power recovery unit 321. The voltage across the second inductor L2 becomes (Vs / 2) so that the parasitic current decreases with a slope of-(Vs / 2L2).
(7) 제7 모드(t6-t7; post-discharging 모드)(7) seventh mode (t6-t7; post-discharging mode)
t6에서 제2 모스트랜지스터(Sf1)가 온되면 제7 모드가 시작된다. 도 5g에 도시된 바와 같이, 공진 경로 Cp-Sd2-L1-Df1-Sf1-Cd1을 통해서 플라즈마 디스플레이 패널 전압(Vp)은 +Vs/2에서 0으로 하강하게 된다. 제7 모드 구간은 제5 모드 구간과 그 길이(duration)가 같다.When the second MOS transistor Sf1 is turned on at t6, the seventh mode is started. As shown in FIG. 5G, the plasma display panel voltage Vp drops to 0 at + Vs / 2 through the resonance paths Cp-Sd2-L1-Df1-Sf1-Cd1. The seventh mode section has the same duration as the fifth mode section.
(8) 제8 모드(t7-t8; 접지 모드)(8) eighth mode (t7-t8; ground mode)
도 5h에 도시된 바와 같이, t7에서 모스 트랜지스터(Sd1)는 영전압 스위칭 조건으로 온되고, 플라즈마 디스플레이 패널 전압(Vp)은 0[V]가 된다. 여기서, dV만큼의 전압 변화에 기인한 제2 다이오드(Df1)의 역 회복 특성에 의해 기생전류가 발생하여 제4 클램프 다이오드(Dc4)가 온된다. 상기 기생전류는 도 6d에 도시된 바와 같이 Dc4-L1-Sd1의 경로를 통해 클램핑되어 전력 회수부(321)에 구비되는 반도체 소자들에 서지 전압이 인가되지 않도록 한다. 제1 인덕터(L1)의 양단 전압(Vf)은 1.7[V]가 되어 상기 기생전류는 -(Vf/L1)의 기울기로 감소하게 된다. As shown in Fig. 5H, the MOS transistor Sd1 is turned on at the zero voltage switching condition at t7, and the plasma display panel voltage Vp becomes 0 [V]. Here, the parasitic current is generated by the reverse recovery characteristic of the second diode Df1 due to the voltage change by dV, and the fourth clamp diode Dc4 is turned on. The parasitic current is clamped through the path of Dc4-L1-Sd1 to prevent surge voltages from being applied to the semiconductor devices provided in the power recovery unit 321 as shown in FIG. 6D. The voltage Vf at both ends of the first inductor L1 becomes 1.7 [V] so that the parasitic current decreases with a slope of − (Vf / L1).
다음 반주기 동안 플라즈마 디스플레이 패널(311)의 다른 전극(313)에 연결된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)가 상기 제1 모드에서 제8 모드를 반복하여 플라즈마 디스플레이 패널(311)에 고주파 AC 전압을 인가하게 된다.During the next half cycle, the plasma display panel sustain driving device 301 connected to the other electrode 313 of the plasma display panel 311 repeats the eighth mode in the first mode to apply a high frequency AC voltage to the plasma display panel 311. Done.
이와 같이, 제1 내지 제4 클램프 다이오드들(Dc1∼Dc4)에 의해 전력 회수부(321)에 구비되는 반도체 소자들의 전압들은 (Vs/4)로 클램핑된다. 제1 내지 제4 클램핑 다이오드들(Dc1∼Dc4)의 정격 전압은 (Vs/2)이다.As such, the voltages of the semiconductor devices provided in the power recovery unit 321 are clamped to (Vs / 4) by the first to fourth clamp diodes Dc1 to Dc4. The rated voltage of the first to fourth clamping diodes Dc1 to Dc4 is (Vs / 2).
도 7은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널 서스테인 구동 장치(701)의 회로도이다. 도 7에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(701)는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)와 그 구성이 유사하며, 다만, 클램프 다이오드들(Dc1∼Dc4)의 연결 상태가 다르다. 도 7에 도시된 바와 같이 클램프 다이오드들(Dc1∼Dc4)을 연결해도 전력 회수부에 구비되는 반도체 소자들에는 서지 전압이 인가되지 않게 되며, 상기 반도체 소자들의 정격 전압은 (Vs/4)로 클램핑된다. 7 is a circuit diagram of the plasma display panel sustain driving apparatus 701 according to the second embodiment of the present invention. The plasma display panel sustain driving device 701 shown in FIG. 7 is similar in configuration to the plasma display panel sustain driving device 301 shown in FIG. 3, except that the clamp diodes Dc1 to Dc4 are connected to each other. different. As shown in FIG. 7, even when the clamp diodes Dc1 to Dc4 are connected, surge voltages are not applied to the semiconductor devices provided in the power recovery unit, and the rated voltage of the semiconductor devices is clamped at (Vs / 4). do.
도 8은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널 서스테인 구동 장치(801)의 회로도이다. 도 8에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(801)는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치(301)와 유사하며, 다만, 모스 트랜지스터들(Sf1,Sr1)과 모스 트랜지스터들(Sf2,Sr2)이 서로 직렬로 연결되어 있으며, 클램프 다이오드들(Dc1,Dc3)의 연결부위가 도 3과는 다르며, 도 3에 도시된 제1 내지 제4 다이오드들(Df1,Df2,Dr1,Dr2)이 빠져 있다. 효과는 도 3에 도시된 회로와 동일하다. 8 is a circuit diagram of the plasma display panel sustain driving apparatus 801 according to the third embodiment of the present invention. The plasma display panel sustain driving device 801 shown in FIG. 8 is similar to the plasma display panel sustain driving device 301 shown in FIG. 3, except that the MOS transistors Sf1 and Sr1 and the MOS transistors Sf2, Sr2 is connected in series with each other, and the connection portions of the clamp diodes Dc1 and Dc3 are different from those of FIG. 3, and the first to fourth diodes Df1, Df2, Dr1, and Dr2 shown in FIG. Missing The effect is the same as the circuit shown in FIG.
도면과 명세서에서 최적의 실시예들이 개시되었다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하며, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Those skilled in the art may have various modifications and equivalent other embodiments, and the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 제1 모드 내지 제8 모드에 의해 각각 상이한 공진 경로를 형성하도록 플라즈마 디스플레이 패널 서스테인 구동 장치(301,701,801)를 구성함으로써, 종래의 기술에 비하여 플라즈마 디스플레이 패널 서스테인 장치(301,701,801)에 인가되는 전압 스트레스가 절반으로 감소되어 고 성능 저가격의 반도체 소자를 사용할 수 있으며, 클램핑부를 구비하여 전력 회수부에 구비되는 반도체 소자들에 서지 전압이 인가되는 것을 방지하여 보다 낮은 정격 전압을 갖는 반도체 소자들을 선정하는 것이 가능하다. As described above, according to the present invention, the plasma display panel sustain driving apparatuses 301, 701, and 801 are configured to form different resonance paths in the first to eighth modes, respectively. The voltage stress applied to the N / A is reduced by half, so that a high performance low-cost semiconductor device can be used, and a clamping part can be used to prevent surge voltages from being applied to the semiconductor devices provided in the power recovery part. It is possible to select semiconductor elements.
도 1은 플라즈마 디스플레이 패널(Plasma Display Panel)에 연결된 종래의 플라즈마 디스플레이 패널 서스테인(Sustain) 구동 장치들의 회로도이다. 1 is a circuit diagram of a conventional plasma display panel sustain driving apparatus connected to a plasma display panel.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치들의 신호들의 파형 및 타이밍을 보여준다. FIG. 2 shows waveforms and timings of signals of the plasma display panel sustain driving devices shown in FIG. 1.
도 3은 플라즈마 디스플레이 패널에 연결된 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널 서스테인 구동 장치의 회로도이다.3 is a circuit diagram of a plasma display panel sustain driving apparatus according to a first embodiment of the present invention connected to a plasma display panel.
도 4는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치의 신호들의 파형 및 타이밍을 보여준다. 4 illustrates waveforms and timings of signals of the plasma display panel sustain driving apparatus shown in FIG. 3.
도 5a 내지 도 5h는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치의 스위칭 시퀀스(Switching Sequence)에 따른 각종 모드에서의 전류 경로를 굵은 선으로 표시한 회로도이다. 5A to 5H are circuit diagrams showing current paths in various modes according to a switching sequence of the plasma display panel sustain driving apparatus shown in FIG. 3 in bold lines.
도 6a 내지 도 6d는 도 3에 도시된 플라즈마 디스플레이 패널 서스테인 구동 장치의 스위칭 시퀀스에 따른 각종 모드에서 발생되는 서지 전압을 클램핑(clamping)하기 위한 기생전류의 경로를 굵은 선으로 표시한 회로도이다. 6A through 6D are circuit diagrams showing paths of parasitic currents for clamping surge voltages generated in various modes according to the switching sequence of the plasma display panel sustain driving apparatus shown in FIG.
도 7은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널 서스테인 구동 장치의 회로도이다.7 is a circuit diagram of a plasma display panel sustain driving apparatus according to a second embodiment of the present invention.
도 8은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널 서스테인 구동 장치의 회로도이다.8 is a circuit diagram of a plasma display panel sustain driving apparatus according to a third embodiment of the present invention.
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