KR100507343B1 - 박막트랜지스터용 금속배선구조 및 그의 형성방법 - Google Patents

박막트랜지스터용 금속배선구조 및 그의 형성방법 Download PDF

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Abstract

본 발명은 최적의 배선특성을 얻을 수 있는 두께 비를 갖는, 박막 트랜지스터용 금속배선구조 및 그의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터용 금속배선구조는 기판상에 순차 적층된 하부막, 중간막 및 상부막을 포함하며, 상기 상, 하부막의 두께비가 하기의 식을 만족한다.
M1+M3≤0.3
여기서, M1, M3은 각각 상기 하부막과 상부막의 두께비이고, M2은 상기 중간막의 두께비이고, M1+M2+M3=1 이다.
상기 상, 하부막과 중간막은 서로 다른 물질로 이루어지며, 상기 상, 하부막은 Mo 합금막으로서 Mo 의 함량이 60% 이상인 것이 바람직하고, 예를 들어 MoW 막으로 이루어진다. 상기 중간막은 Al 합금막으로서 Al 의 함량이 80% 이상인 것이 바람직하며, 예를 들어 AlNd 막으로 이루어진다. 상기 상부막과 하부막은 그의 두께가 서로 같거나 또는 서로 다를 수도 있다.

Description

박막트랜지스터용 금속배선구조 및 그의 형성방법{Metal Interconnection for TFT and Fabrication Method thereof}
본 발명은 박막 트랜지스터용 금속배선구조에 관한 것으로서, 보다 구체적으로는 다층막의 두께비를 조절하여 금속배선의 특성을 향상시킬 수 있는 금속배선구조 및 그의 형성방법에 관한 것이다.
박막 트랜지스터에 있어서, 게이트 및 소오스/드레인용 도전성 배선은 금속배선이 대표적이다. 일반적으로, 게이트 및 소오스/드레인용 금속배선은 대부분 단일 금속막이 사용되어지는데, 배선의 저항값, 일함수 그리고 전극과의 상관관계에 따라 이종의 금속을 적층하는 다층막이 사용되기도 한다.
일반적으로, 스위칭소자로서 박막 트랜지스터를 이용한 디스플레이 소자에 있어서, 디스플레이 패널상에 인가되는 구동전압은 금속배선의 저항성분에 의한 전압강하가 반영되어진다. 그러므로, 금속배선의 비저항이 높은 경우에는, 금속배선의 저항성분에 의한 전압강하에 의해서 디스플레이 화면의 좌측부분에서의 구동전압과 우측부분에서의 구동전압간에 차이가 발생한다.
이로 인하여 디스플레이 소자의 화질이 균일하지 않게 되고, 이러한 금속배선의 저항성분에 의한 화질 불균일 문제는 소형의 디스플레이 소자보다 대형 디스플레이 패널에서 더욱 더 심각해진다. 따라서, 스위칭소자로서 박막 트랜지스터를 이용한 디스플레이 소자에 있어서, 금속배선으로는 낮은 비저항의 금속물질이 요구된다.
도 1은 종래의 박막 트랜지스터용 금속배선 구조를 보여주는 단면도이다. 도 1을 참조하면, 종래의 박막 트랜지스터용 금속배선은 기판(10)상에 단일의 금속막(12)이 5000Å의 두께로 형성된 구조를 갖는다.
상기 단일의 금속막(12)으로는 주로 Al 합금막(Al base alloy)와 Mo 합금막(Mo base alloy)이 사용된다. Al 합금막으로는 순수 Al, AlNd, AlPt, AlNi 등이 사용되고, Mo 합금막으로는 순수 Mo, MoW 등이 사용된다.
Al 합금막은 이론적 비저항이 2.7 내지 3.5μΩ㎝의 범위이며, Mo 합금막은 이론적 비저항이 5.5 내지 6.0μΩ㎝ 의 범위를 갖는다. Al 합금막의 경우는 비저항이 상대적으로 낮아 동일 두께에서 낮은 저항값을 갖는 금속배선을 형성할 수 있으나, 660℃ 미만의 낮은 용융점(melting point)으로 인하여 열처리 공정에 대한 물성의 안정성이 Mo 합금막에 비하여 좋지 않을 뿐만 아니라 힐락(hillock) 등의 배선불량을 초래한다. 게다가, Al 합금막은 TFT 디스플레이 소자에서 구동전극으로 사용되는 투명도전막인 ITO 와의 콘택저항이 Mo 합금막 보다 높기 때문에 소오스/드레인 전극으로는 그의 사용이 제한된다.
한편, Mo 합금막은 비저항이 상대적으로 높아 동일 두께의 금속배선에서 저항값의 증가를 초래하고, 그의 두께가 증가함에 따라 스트레스가 증가하는 문제점이 있었다.
이러한 이유로 인하여, Al 합금막상에 캡핑층으로 Mo 합금막을 형성한 2층구조의 금속배선이 제안되었다. 도 2는 종래의 2층구조를 갖는 박막 트랜지스터용 금속배선구조를 도시한 것이다.
도 2를 참조하면, 종래의 또 다른 금속배선(25)은 기판(20)상에 Al 합금막으로 1000Å 의 두께를 갖는 AlNd막(22)과 Mo 합금막으로 4000Å 의 두께를 갖는 MoW 막(24)이 적층된 구조를 갖는다. 상기 AlNd 막(22)과 MoW 막(24)의 적층막으로 된 금속배선 구조는 구조적으로, 낮은 비저항과 열적 안정성 및 ITO 전극과의 양호한 콘택특성을 얻을 수 있었다. 하지만, 금속배선을 형성하기 위한 패터닝공정시, 습식식각공정을 이용하는 경우에는 갈바닉(galvanic) 현상에 의해 패턴밀도가 높은 부분과 패턴밀도가 낮은 부분에서 식각차가 발생하여 식각 불균일이 발생하는 한편, 건식식각을 이용하는 경우에는 재현성이 문제가 되었다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 다층막의 두께비를 조정하여 양호한 특성을 얻을 수 있는 박막 트랜지스터용 금속배선구조 및 그의 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 기판상에 순차 적층된 하부막, 중간막 및 상부막을 포함하며, 상기 상, 하부막의 두께비가 하기의 식을 만족하는 것을 특징으로 하는 박막 트랜지스터용 금속배선구조를 제공하는 것을 특징으로 한다.
M1+M3≤0.3
여기서, M1, M3은 각각 상기 금속배선의 두께에 대한 상기 하부막과 상부막의 두께의 비이고, M2은 상기 금속배선의 두께에 대한 상기 중간막의 두께비이며, M1+M2+M3=1 이다.
상기 상, 하부막과 중간막은 서로 다른 물질로 이루어지며, 상기 상, 하부막은 Mo 합금막으로서 Mo 의 함량이 60% 이상인 것이 바람직하고, 예를 들어 MoW 막으로 이루어진다. 상기 중간막은 Al 합금막으로서 Al 의 함량이 80% 이상인 것이 바람직하며, 예를 들어 AlNd 막으로 이루어진다.
또한, 본 발명은 게이트전극 및 소오스/드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 게이트 전극 또는 소오스/드레인 전극은 하부막, 중간막 및 상부막의 다층막으로 이루어지고, 상기 상, 하부막의 두께비가 하기의 식을 만족하는 것을 특징으로 하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
M1+M3≤0.3
여기서, M1, M3은 각각 상기 금속배선의 두께에 대한 상기 하부막과 상부막의 두께의 비이고, M2은 상기 금속배선의 두께에 대한 상기 중간막의 두께의 비이며, M1+M2+M3=1 이다.
또한, 본 발명은 기판상에 순차 하부막, 중간막 및 상부막을 적층하는 단계와; 상기 상부막, 중간막 및 하부막을 식각하여 금속배선을 형성하는 단계를 포함하며, 상기 상, 하부막은 그의 두께비가 하기의 식을 만족하도록 증착되는 것을 특징으로 하는 박막 트랜지스터용 금속배선 형성방법.
M1+M3≤0.3
여기서, M1, M3은 각각 상기 금속배선의 두께에 대한 상기 하부막과 상부막의 두께의 비이고, M2은 상기 금속배선의 두께에 대한 상기 중간막의 두께의 비라 하며, M1+M2+M3=1 이다.
상기 상, 하부막 및 중간막은 스퍼터링법 또는 진공증착법중 하나를 이용하여 증착하고, 습식식각법을 통해 식각한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터용 금속배선구조를 도시한 것이다. 도 3을 참조하면, 본 발명의 실시예에 따른 금속배선(35)은 기판(30)상에 하부막(32), 중간막(34) 및 상부막(36)의 3층막이 적층 형성된 구조를 갖는데, 상기 하부막(32)과 상부막(36)으로 Mo 합금막이 형성되고, 중간막(34)으로 Al 합금막이 형성된다.
본 발명의 실시예에 따른 금속배선구조는 서로 다른 물질의 3층막으로 이루어지며, 상기 중간막(34)의 상, 하부에 형성된 상, 하부막(36, 32)은 서로 동일한 물질로 이루어진다. 이때, 상부막(36)과 하부막(32)은 동일물질로 이루어지지만, 그의 두께가 같게 형성될 수도 있으며, 또는 다르게 형성될 수도 있다. 상기 상부막(36)과 하부막(32)은 모두 Mo 함량이 60% 인 Mo 합금막으로서, 바람직하게 MoW 막이 이루어지고, 중간막(34)은 Al의 함량이 80% 이상인 Al 합금막으로서, 바람직하게 AlNd 막으로 이루어진다.
본 발명의 실시예에서는, 상기 금속배선(35)은 기판(30)상에 하부막(32)으로서 MoW 막을 500Å의 두께, 중간막(34)으로서 AlNd막을 4000Å의 두께, 그리고 상부막(36)으로서 MoW막을 500Å의 두께로 각각 증착하고, 이어서 습식식각하여 3층구조로 형성한다. 이때, 상, 하부막(36), (32)과 중간막(34)은 스퍼터링법 또는 진공증착(evaporation)법을 이용하여 증착하며, 인라인 방식의 스프레이 타입 습식식각장비를 이용하여 습식식각한다.
본 발명의 금속배선(35)에서, 상기 하부막(32)과 상부막(36)이 각각 t31과 t33 의 두께로 형성되고, 중간막(34)이 t32의 두께로 형성된다고 하면, 금속배선의 총 두께(t30)는 하부막(32), 중간막(34) 및 상부막(36)의 두께의 합 t31+t32+t33 이 된다. 이때, 상기 중간막(34)의 두께(t32)에 대한 하부막(32)과 상부막(36)의 두께(t31), (t32)의 비의 합이 0.3, 즉 30% 이하가 되도록 3층 구조의 금속배선(35)을 형성하는 것이 바람직하다.
즉, 금속배선(35)의 두께(t30)에 대한 하부막(32)과 상부막(36)의 두께(t31), (t33)의 비를 각각 M1, M3이라 하고, 금속배선(35)의 두께(t30)에 대한 중간막(34)의 두께(t34)의 비를 M2 이라 할 때, M1+M3 ≤0.3 을 만족하도록 상기 상, 하부막(36), (32) 그리고 중간막(34)의 두께를 조절하여 금속배선(35)을 형성하는 것이 바람직하다. 이때, M1+M2+M3=1 을 만족한다.
하기의 표는 금속배선을 2층막과 3층막으로 각각 구성하는 경우에 있어서, 면저항(sheet resistance; Rs) 및 식각 균일도(etching uniformity; Uetch) 등의 금속배선 특성을 보여준다.
식각 균일도 특성을 살펴보면, 갈바닉 현상에 의해 패턴 균일도에서 큰 차이를 나타낸다. 서로 다른 물질로 이루어진 2층의 금속배선구조에서, 서로 다른 물질의 두께비가 1: 1 에 근접할수록 식각 균일도가 좋음을 알 수 있다. 그러나, 서로 다른 물질로 이루어진 3층의 금속배선구조에서는 중간막의 상, 하부에 형성된 Mo 합금막의 비가 10%(즉 0.1)인 경우에도 2층막에 비하여 월등히 향상된 식각 균일도를 얻을 수 있다.
또한, 2층막과 3층막의 경우 모두 기판의 중심부분 즉, 패턴밀도가 높은 부분에서의 식각비(etching rate; Rp)가 기판의 에지부분 즉, 패턴밀도가 낮은 부분에서의 식각비(Rnp)보다 높음을 알 수 있다. 하지만, 2층막과 3층막간의 패턴밀도가 높은 부분과 낮은 부분에서의 식각비를 보면, 2층막의 경우 패턴밀도가 높은 부분과 낮은 부분에서 식각비가 매우 현저히 차이가 나는 것을 알 수 있다. 이는 2층막의 경우 습식식각공정시 패턴밀도가 높은 부분에 비해 패턴밀도가 낮은 부분의 식각이 지나치게 느리게 진행되고, 이로 인하여 금속배선의 선폭을 조절하는 것이 매우 어려움을 입증하는 것이다. 반면에, 3층막의 경우, Mo 합금막인 MOW의 두께비가 낮은 경우에도 대체적으로 기판 전면에서 균일한 식각비를 나타내었고, 이로 인하여 금속배선의 선폭조절이 용이함을 알 수 있다.
보다 구체적으로 살펴보면, MoW 의 두께비가 20%로 동일한 2층막(표에서 F)와 3층막(표에서 C)을 비교하여 보면, 3층막이 2층막보다 식각균일도가 현저히 향상됨을 알 수 있다. 또한, MoW의 두께비가 10% 인 3층막(표에서 D)이 MoW 의 두께비가 20% 인 2층막(표에서 F) 보다 낮은 비저항과 양호한 식각균일도 특성을 가지고 있음을 알 수 있다. 이로써, 2층막에 비하여 3층막에서의 갈바닉 현상이 완화됨을 알 수 있다.
(표)
MoW 비(%) Rs(Ω/?) tp(sec) tnp(sec) △t(sec) Rp(Å/sec) RnP(Å/sec) Uetch(%)
A(3층막) 36 0.339 82 98 16 61.0 51.0 91.1
B(3층막) 32 0.321 79 94 15 63.3 53.2 91.3
C(3층막) 20 0.304 77 93 16 64.9 53.8 90.6
D(3층막) 10 0.293 98 121 23 51.0 41.3 89.5
E(2층막) 50 0.431 67 105 38 74.6 47.6 77.9
F(2층막) 20 0.313 78 138 60 64.1 36.2 72.2
한편, 2층막과 3층막의 금속배선 구조에 있어서, 면저항 특성(Rs)을 비교하여 보면, 공정에서의 갈바닉현상에 의한 패턴 불균일에서는 큰 차이를 보여주고 있다. 면저항이 0,55Ω/인 MoW 의 단일막으로 금속배선을 형성하는 경우에, 2층막 또는 3층막의 금속배선 구조에서 면저항이 감소됨을 알 수 있다. 이는 비저항이 낮은 Al 합금막과 적층구조로 금속배선을 형성하여 줌으로써, 증착 직후의 면저항을 대폭적으로 감소시켜 줄 수 있는 것이다. 다층막의 금속배선의 면저항은 어닐링 등의 열처리공정을 거치게 되면 보다 더 낮아져 단일막의 금속배선과의 면저항 차이는 더 커지게 된다.
도 6 내지 도 8은 본 발명의 실시예에 따른 MoW 합금막, Al 합금막 및 MoW 합금막의 3층구조의 금속배선에 있어서, 상기 각 MoW 합금막의 두께 비(M1), (M3)의 합(M1+M3)에 대한 식각균일도, 식각 시간차 및 면저항 특성을 각각 도시한 것이다.
두께비(M1+M3)가 증가함에 따라 식각균일도는 향상되는 반면에 면저항이 증가하여 배선저항을 증가시킴을 알 수 있다. 그러므로, 식각 균일도와 배선저항을 동시에 만족시킬 수 있는 두께비(M1+M3)를 설정하는 것이 바람직한데, 면저항은 두께비(M1+M3)에 따라 선형적으로 증가하고 식각 균일도는 두께비(M1+M3)가 30-40% 구간을 벗어나면 그 증가도가 둔화되는 경향을 보인다. 그러므로, 상기한 바와 같은 조건을 만족시키는 두께비가 상기 식에 표현된 바와 같이 M1+M3≤0.3을 만족하는 것이 바람직하다.
도 4는 본 발명의 실시예에 따른 금속배선구조를 게이트 전극에 적용한 박막 트랜지스터의 단면구조를 도시한 것이다.
절연기판(40)상에 버퍼층(42)을 형성하고, 그위에 통상적인 방법으로 반도체층(43)을 형성한다. 기판전면에 게이트 절연막(45)을 형성하고, 그위에 게이트 전극물질을 증착하는데, 하부막(46-1)으로서 MoW 를 250Å, 중간막(46-2)으로서 AlNd 을 2000Å, 상부막(46-3)으로서 MoW 을 250Å의 두께로 각각 증착한다.
상기 게이트 전극을 위한 다층막(46-1 - 46-3)은 1 챔버내에 2개의 금속타겟이 장착된 DC 마그네트론 스퍼터로 상온에서 증착한다. 다층막(46-1 - 46-3)사이의 프리스퍼터링은 1분동안 진행한다. 이때, 비저항은 MoW 막(46-1), (46-3)의 경우 약 25μΩ㎝이며, AlNd 막(46-2)의 경우 13μΩ㎝ 인데, 이와 같이 각 막의 비저항값이 이론적인 값에 비하여 큰 이유는 상온 증착으로 인해 스퍼터된 금속의 그레인 사이즈가 벌크 메탈에 비하여 작기 때문이다.
이어서, 상기 게이트 전극물질을 습식식각하여 게이트전극(46)을 형성하고, 반도체층(43)으로 소정 도전형의 불순물, 예를 들면 n형 또는 p형 불순물을 이온주입한 다음 450 내지 500℃의 열처리 온도에서 활성화시켜 소오스/드레인 영역(44)을 형성한다.
이때, 단일 AlNd 막의 게이트전극의 경우에는 통상적으로 400℃이상의 활성화온도에서 힐락이 발생하지만, 본 발명에서와 같이 AlNd 막(46-2)의 상, 하부에 MoW 막(46-3), (46-1)이 적층된 3층막의 게이트 전극의 경우에는 고온 안정성이 좋은 MoW 막이 캡핑층으로 형성되어 있으므로 힐락과 같은 불량은 발생하지 않게 된다.
다음, 통상적인 방법으로 기판 전면에 층간 절연막(48)을 형성하고, 상기 층간 절연막(48)과 게이트 절연막(45)을 식각하여 상기 소오스/드레인 영역(44)을 노출시키는 콘택홀(47)을 형성한다. 마지막으로, 상기 콘택홀(47)을 통해 상기 소오스/드레인 영역(44)과 콘택되는 소오스/드레인 전극(49)을 형성한다. 이로써, 상, 하부막(46-3), (46-1)의 두께비가 0.3이하인 조건을 만족하는 다층막의 게이트 전극(46)을 구비한 박막 트랜지스터가 얻어진다.
도 5는 본 발명의 실시예에 따른 금속배선구조를 소오스/드레인 전극에 적용한 박막 트랜지스터의 단면구조를 도시한 것이다.
도 5를 참조하면, 절연기판(50)상에 버퍼층(52)이 형성되고, 버퍼층(52)상에 통상적인 방법으로 반도체층(53)을 형성한다. 기판전면에 게이트 절연막(55)을 형성하고, 그위에 게이트전극(56)을 형성하며, 상기 반도체층(53)으로 소정 도전형의 불순물, 예를 들면 n형 또는 p형 불순물을 이온주입하여 소오스/드레인 영역(54)을 형성한다.
다음, 기판전면에 층간 절연막(58)을 증착한 다음 상기 층간 절연막(58)과 게이트 절연막(55)을 식각하여 상기 소오스/드레인 영역(54)을 노출시키는 콘택홀(57)을 형성한다. 상기 층간 절연막(58)상에 소오스/드레인 전극물질을 증착하는데, 하부막(59-1)으로 MoW을 500Å, 중간막(59-2)으로 AlNd 막을 4000Å, 상부막(59-3)으로 MoW막을 500Å의 두께로 순차적으로 형성한다.
다층막(59-1 - 59-3)은 하나의 챔버내에 2개의 금속이 장착된 DC 마그네트론 스퍼터를 이용하여 상온에서 증착하고, 다층막사이의 프리스퍼터링은 1분동안 진행한다. 비저항은 MoW 막이 25μΩ㎝이고, AlNd 막이 13μΩ㎝ 인데, 각 단위막의 비저항값이 이론적인 값보다 큰 이유는 상온증착으로 인하여 증착된 금속의 그레인 사이즈가 벌크 금속에 비하여 작기 때문이다.
상기 소오스/드레인 전극물질을 습식식각하여 상기 소오스/드레인 영역(54)과 콘택홀(57)을 통해 연결되는 소오스/드레인 전극(59)을 형성하면, 상, 하부막의 두께비가 0.3이하인 조건을 만족하는 3층막의 소오스/드레인 전극을 구비한 본 발명의 박막 트랜지스터가 얻어진다.
본 발명의 금속배선구조를 박막 트랜지스터의 게이트 또는 소오스/드레인 전극에 적용하면, 단일막으로 25μΩ㎝의 비저항을 갖는 MoW을 사용하는 경우에 비하여 박막 트랜지스터의 소오스/드레인 전극 또는 게이트 전극의 비저항을 13.7μΩ㎝로 45% 정도 감소시킬 수 있으며, 또한, 동일한 비저항의 2층막과 비교하여 볼 때 습식식각공정의 균일도를 약 20%를 향상시킬 수 있다. 또한 힐락 불량에 의한 온도 안정성을 400℃에서 500℃ 이상으로 증가시킬 수 있다.
상기한 바와같은 본 발명에 따르면, 서로 다른 이종막으로 된 다층막으로 된 금속배선을 형성할 때 다층막의 두께를 조절하여 줌으로써 금속배선의 비저항을 낮추고 물성적 안정성을 얻을 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 박막 트랜지스터용 금속배선구조를 보여주는 단면도,
도 2는 종래의 또 다른 박막 트랜지스터용 2층 금속배선구조를 보여주는 단면도,
도 3은 본 발명의 실시예에 따른 박막 트랜지스터용 3층 금속배선구조를 보여주는 단면도,
도 4는 본 발명의 실시예에 따른 3층 금속배선구조를 게이트 전극에 적용한 박막 트랜지스터의 단면구조도,
도 5는 본 발명의 실시예에 따른 3층 금속배선구조를 소오스/드레인 전극에 적용한 박막 트랜지스터의 단면구조도,
도 6는 본 발명의 실시예에 따른 박막 트랜지스터용 3층 금속배선구조에 있어서, 금속배선층의 두께에 따른 식각균일도를 보여주는 도면,
도 7는 본 발명의 실시예에 따른 박막 트랜지스터용 3층 금속배선구조에 있어서, 금속배선층의 두께에 따른 식각시간차를 보여주는 도면,
도 8은 본 발명의 실시예에 따른 박막 트랜지스터용 3층 금속배선구조에 있어서, 금속배선층의 두께에 따른 면저항을 보여주는 도면,
*도면의 주요 부분에 대한 설명*
30 : 기판 31 : 하부막(MoW 막)
32 : 중간막(AlNd 막) 33 : 상부막(MoW 막)

Claims (12)

  1. 기판상에 순차 적층된 하부막, 중간막 및 상부막을 포함하며,
    상기 상, 하부막의 두께비가 하기의 식을 만족하는 것을 특징으로 하는 박막 트랜지스터용 금속배선구조.
    M1+M3≤0.3
    여기서, M1+M2+M3=1이고, M1은 상기 금속배선의 두께에 대한 상기 하부막의 두께의 비이고, M2는 상기 금속배선의 두께에 대한 상기 중간막의 두께비이고, M3는 상기 금속배선의 두께에 대한 상기 상부막의 두께의 비이다.
  2. 제1항에 있어서, 상기 상, 하부막과 중간막은 서로 다른 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터용 금속배선구조.
  3. 제2항에 있어서, 상기 상, 하부막은 Mo 합금막으로 이루어지고, 중간막은 AlNd 막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터용 금속배선구조.
  4. 삭제
  5. 삭제
  6. 제3항에 있어서, 상기 상, 하부막은 MoW 막으로 이루어지고, 상기 중간막은 AlNd 막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터용 금속배선구조.
  7. 게이트전극 및 소오스/드레인 전극을 포함하는 박막 트랜지스터에 있어서,
    상기 게이트 전극 또는 소오스/드레인 전극이 하부막, 중간막 및 상부막의 다층막으로 이루어지고,
    상기 상, 하부막의 두께비가 하기의 식을 만족하는 것을 특징으로 하는 박막 트랜지스터.
    M1+M3≤0.3
    여기서, M1+M2+M3=1이고, M1은 상기 금속배선의 두께에 대한 상기 하부막의 두께의 비이고, M2는 상기 금속배선의 두께에 대한 상기 중간막의 두께비이고, M3는 상기 금속배선의 두께에 대한 상기 상부막의 두께의 비이다.
  8. 제7항에 있어서, 상기 상, 하부막은 Mo 합금막으로 이루어지고, 상기 중간막은 Al 합금막으로 것을 특징으로 하는 박막 트랜지스터.
  9. 제7항에 있어서, 상기 상부막과 하부막은 그의 두께가 서로 다르거나 또는 동일한 것을 특징으로 하는 박막 트랜지스터.
  10. 기판상에 순차 하부막, 중간막 및 상부막을 적층하는 단계와;
    상기 상부막, 중간막 및 하부막을 식각하여 금속배선을 형성하는 단계를 포함하며,
    상기 상, 하부막은 그의 두께비가 하기의 식을 만족하도록 증착되는 것을 특징으로 하는 박막 트랜지스터용 금속배선 형성방법.
    M1+M3≤0.3
    여기서, M1+M2+M3=1이고, M1은 상기 금속배선의 두께에 대한 상기 하부막의 두께의 비이고, M2는 상기 금속배선의 두께에 대한 상기 중간막의 두께비이고, M3는 상기 금속배선의 두께에 대한 상기 상부막의 두께의 비이다.
  11. 제10항에 있어서, 상기 상, 하부막 및 중간막은 스퍼터링법 또는 진공증착법중 하나를 이용하여 증착하는 것을 특징으로 하는 박막 트랜지스터용 금속배선 형성방법.
  12. 제10항에 있어서, 상기 상, 하부막 및 중간막은 습식식각법을 통해 식각하는 것을 특징으로 하는 박막 트랜지스터용 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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JPH0843860A (ja) * 1994-04-28 1996-02-16 Xerox Corp 低電圧駆動アクティブ・マトリックス液晶ディスプレイにおける電気的に分離されたピクセル・エレメント
US5518805A (en) * 1994-04-28 1996-05-21 Xerox Corporation Hillock-free multilayer metal lines for high performance thin film structures

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