KR100506056B1 - 산화막용 ｃｍｐ 슬러리 조성물 및 이를 이용한 반도체소자의 형성 방법 - Google Patents
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Abstract
본 발명은 산화막용 화학적 기계적 연마 (Chemical Mechanical Polishing; 이하“CMP”라 칭함) 슬러리 조성물 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 산화막에 대해 친화도가 높은 알킬 암모늄 염을 포함하는 산화막용 CMP 슬러리 조성물 및 이를 이용하여 산화막으로 형성된 층간 절연막에서 발생하는 셀 (cell)과 페리 (peri)영역의 단차를 제거하는 반도체 소자의 형성 방법에 관한 것이다.
이와 같이 산화막에 대해 고친화도를 가지는 알킬 암모늄 염을 포함하는 슬러리를 이용한 평탄화 공정은 셀 영역과 페리 영역의 단차를 발생시키지 않으므로, 균일한 패턴을 형성할 뿐만 아니라, 후속 공정의 정렬 오차 (miss-align)를 방지하고, LPP (laning plug poly) CMP 공정에서 워드라인 배선의 노출을 감소시키며, 워드라인 배선과 스토리지 노드 콘택 (storage node contact)간에 발생하는 브리지 (bridge)의 방지로 누설 전류가 발생되지 않아 소자의 수율을 향상시킬 수 있다.
Description
본 발명은 산화막용 화학적 기계적 연마 (Chemical Mechanical Polishing; 이하“CMP”라 칭함) 슬러리 조성물 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 산화막에 대해 친화도가 높은 알킬 암모늄 염을 포함하는 산화막용 CMP 슬러리 조성물 및 이를 이용하여 산화막으로 형성된 층간 절연막에서 발생하는 셀 (cell)과 페리 (peri)영역의 단차를 제거하는 반도체 소자의 형성 방법에 관한 것이다.
현재 반도체 소자의 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트 라인 및 캐패시터 등을 형성한 다음, 후속 공정으로 각각의 소자를 전기적으로 연결하기 위한 금속배선 형성 등의 다층 배선 공정이 필수적으로 요구되고 있다. 그러나, 종래의 공정 기술을 상기와 같은 후속 공정에 적용하는 것이 점점 어려워지면서 이를 위한 새로운 공정 기술의 개발이 필요하게 되었다.
특히, 반도체 소자의 제조에서 증착 및 식각 공정을 실시할 때, 소자들이 밀집되어 있는 셀 영역과 페리 영역간에 밀도 (density)등의 차이로 단차가 발생되었고, 상기 단차는 소자의 집적도가 향상 될수록 급격히 증가하였다.
이러한, 단차는 후속 공정에서 균일한 패턴을 형성하는데 많은 어려움을 가져오므로, 많은 기술자들은 상기 단차를 제거하기 위한 몇 가지 방법을 모색하게 되었다.
그 중 첫 번째 방법이 유동성이 우수한 막을 증착하고 이를 플로우 (flow)시켜 단차를 제거하는 방법인데, 이는 상대적으로 좁은 영역에서의 평탄화만 가능하게 할 뿐, 셀과 페리 영역 같은 넓은 지역을 평탄화 하기에는 한계가 있었다.
두 번째 방법은 CMP 공정을 도입하여 평탄화 (planarization)시켜 단차를 제거하는 방법으로, 구체적으로는 세 가지 방법으로 나눌 수 있다.
첫 번째 방법은 도 1a 내지 도 1e에 도시한 방법에 따라 실시되며, 워드 라인 패턴을 형성한 후 단면 (A-A') 부분의 단차를 관찰한다 (도 1a 참조).
우선 실리콘 기판에 워드라인 (1)을 증착하고, 그 상부에 하드 마스크 질화막 (3)을 증착한 다음 식각하여 워드라인 패턴을 형성한다 (도 1b 참조).
그 후, 상기 워드라인 패턴에 스페이서 (5)를 형성한 다음, 워드 라인 패턴 및 스페이서 (5)를 포함한 전면에 대해 산화막을 이용하여 층간 절연막 (7)을 증착 하는데, 이때, 셀 영역과 페리 영역의 밀도 차이로 초기 단차 (t1)가 발생된다 (도 1c 참조).
상기 발생된 초기 단차 (t1)를 제거하고자, 일반적인 산화막용 CMP 슬러리 (11)와 연마 패드 (9)를 이용하여 층간 절연막 (7)을 연마한다 (도 1d 참조). 이때, 사용하는 산화막용 슬러리는 콜로이달 (colloidal) 또는 퓸드 (fumed) 실리카 (SiO2) 또는 알루미나 (Al2O3) 연마제를 포함하는 pH 2∼12의 통상의 산화막 CMP용 슬러리이다.
그러나, 상기와 같은 CMP 연마 공정 후 에도, 초기 단차 (t1)는 완전히 제거되지 않고, 여전히 제 2의 단차 (t2)가 남아있게 된다 (t1>t2>0) (도 1e 참조).
두 번째 방법은 층간 절연막 상부에 연마정지막을 전면에 증착한 후, CMP하면 초기에 단차가 높은 셀 영역에 증착된 연마정지막이 우선적으로 제거되고, 단차가 낮은 페리 영역 부분의 연마 정지막이 제거되지 않고 남아있게 되는 방법이다. 그러나, 상기 방법 역시 페리 영역의 면적이 큰 DRAM 소자일 경우에는, 페리 영역의 연마 정지막도 패드의 탄성변형에 의한 접촉으로 제거되어 평탄화 개선이 어려웠다.
세 번째 방법은 층간 절연막 상부에 연마 정지막을 전면 증착한 후, 마스크/식각공정을 추가로 사용하여 단차가 낮은 페리 영역의 연마정지막만 남겨 평탄화를 시도하는 방법인데, 이 방법은 마스크/식각 공정을 이용하여 단차가 높은 셀 영역을 단차 만큼 건식식각으로 제거한 후 CMP 공정을 진행하므로, 공정이 복잡하고, 제조 비용이 증가하는 문제점이 발생된다.
상기와 같이 여러 가지 방법으로도 제거되지 않는 단차는 후속 공정을 진행할 때, 정렬 오차 (miss-align)를 발생시키고, LPP (laning plug poly) CMP 공정 시에 셀과 페리 영역의 경계에서 워드라인 하드 마스크의 마진이 부족하여 워드라인 배선이 노출 되면서, 워드라인 배선과 스토리지 노드 콘택 (storage node contact)간에 브리지 (bridge)가 형성된다. 또한, 누설 전류가 증가하며, 리소그래피 (lithography) 공정을 위한 후속 공정 진행 시에 초점심도가 어긋나는 디포커스 (defocus) 현상이 발생하여 소자의 수율을 감소시키는 등 여러 가지 문제점이 발생된다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 산화막에 대해 높은 친화도를 가지는 첨가물을 포함하는 산화막용 CMP 슬러리를 제공하는 것을 목적으로 한다.
또한, 상기 슬러리를 이용한 CMP 공정으로 셀과 페리 영역간의 단차를 감소시키고, 층간 절연막을 평탄화 시키는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는 (i) 용매와 (ii) 용매내에 분산된 연마제를 포함하는 슬러리 조성물에 있어서, (iii) 산화막에 대해 높은 친화도를 가지는 알킬 암모늄 염을 첨가제로 포함하는 산화막용 CMP 슬러리 조성물을 제공한다.
상기 용매는 증류수 또는 초순수를 사용하고, 연마제는 알루미나 또는 50∼399nm의 입자 크기를 가지는 콜로이달 또는 퓸드 형의 실리카를 포함한다. 이때, 상기 알루미나는 슬러리 총 중량에 10∼30 wt% 포함되고, 실리카는 슬러리 총 중량에 1∼2 wt% 포함된 것이 바람직하다.
또한, 상기 슬러리는 pH 2∼7, 보다 바람직하게는 pH 2∼5의 산성 슬러리나 pH 8∼12, 보다 바람직하게는 pH 10∼12의 염기성 슬러리를 모두 사용할 수 있다.
상기 산화막에 대해 높은 친화도를 가지는 알킬 암모늄 염 (33)은 1∼4급의 알킬 암모늄 염 (R(4-n)HnN+X-; 이때 n은 0∼3)으로, R은 탄소수 10∼50, 바람직하게는 탄소수 10∼20의 직쇄 또는 측쇄의 긴 알킬 그룹인 것이 바람직하며, 탄소간 이중결합 또는 삼중 결합을 최소한 한 개 이상 가지는 불포화된 알킬 그룹을 포함할 수도 있다.
또한, 상기 알킬 암모늄 염의 음이온인 X-는 Cl-, Br- 또는 I-과 같은 할로겐 이온이나, CO3
2-, PO4
3- 또는 SO4
2-와 같은 복 이온인 것이 바람직하다.
상기 알킬 암모늄 염을 예를 들면, 도데실에틸디메틸암모늄 브로마이드 (dodecylethyldimethylammonium bromide), 올레일트리에틸암모늄 브로마이드 (oleyltriethylammonium bromide) 또는 디데실디메틸암모늄포스페이트 (didecyldimethylammonium phosphate)등이 있으며, 바람직하게는 세틸트리메틸암모늄 클로라이드 (cetyltrimethylammonium chloride)를 사용한다.
또한, 상기 알킬 암모늄 염은 슬러리 총 중량에 대해 0.01∼10 wt%, 바람직하게는 0.01∼1 wt% 포함된다.
상기 알킬 암모늄 염은 음전하 성격을 가지는 산화막 표면과 상호 작용을 할 수 있도록 양이온 성격을 가지므로, 산화막으로 형성된 층간 절연막을 연마 할 때 슬러리 내에 포함되어, 셀 영역 보다 단차가 낮은 페리 영역에 상대적으로 많이 분포하여 양이온-음이온의 상호 작용을 일으킨다.
그 결과, 페리 영역 내에는 슬러리 연마제의 분포가 감소되고, 페리 영역의 층간 절연막이 패드와 접촉하여 연마되는 것을 방지하여, 단차가 발생되는 것을 감소시키므로 층간 절연막의 평탄화를 가져온다.
또한, 본 발명에서는 상기와 같이 제조된 산화막용 슬러리를 이용하여
반도체 기판 상에 워드라인을 형성 하는 단계;
상기 워드라인 상부에 하드 마스크를 형성 하는 단계;
상기 결과물을 식각하여 워드라인 패턴을 형성하는 단계;
상기 결과물에 산화막 스페이서를 형성하는 단계;
상기 결과물 상부에 층간 절연막을 형성하는 단계; 및
본 발명에 따른 산화막에 대해 높은 친화도를 가진 알킬 암모늄 염을 포함하는 슬러리를 이용하여 상기 층간 절연막을 CMP하는 단계를 포함하는 반도체 소자의 형성 방법을 제공한다.
이하 본 발명을 도면을 들어 상세히 설명한다.
먼저, 도 2a에서 도시한 바와 같이 반도체 기판의 상부에 워드라인 (21)을 형성하고 그 상부에 질화막을 이용하여 하드 마스크 (23)를 형성한다.
이때, 상기 워드라인은 도핑 실리콘, 폴리 실리콘, 텅스텐 (W), 텅스텐 나이트라이드 (WN), 텅스텐 실리사이드 (WSiX), 또는 티타늄 실리사이드 (TiSiX) 등을 사용하여 형성하는 것이 바람직하다.
그 후, 게이트 산화막에 대해 고선택비를 갖도록 사염화 탄소 (CCl4)나 염소 (Cl2)등과 같은 염소 (chlorine) 가스를 소스로 사용하는 플라즈마 식각 공정으로 워드 라인 패턴을 형성한다.
그리고, 도 2b에서 도시한 바와 같이 TEOS (Tetraethoxysilicate glass) 또는 실란계열 산화막 (silane (SiH4)-base oxide)을 LP 화학 기상 증착법 (Low-Pressure CVD)을 이용하여 증착한 후, 전면 식각하여 산화막 스페이서 (25)를 형성한다.
그 후, 상기 워드라인 패턴 상부에 BPSG (borophosphosilicate glass), PSG (phosphosilicate glass), FSG (fluorosilicate glass), PE-TEOS (plasma enhanced tetraethoxysilicate glass), PE-SiH4 (plasma enhanced-silane), HDP USG (high density plasma undoped silicate glass), HDP PSG (high density plasma phosphosilicate glass) 또는 APL (atomic planarization layer) 옥사이드등을 소스로 산화막을 증착하여 층간 절연막 (27)을 형성한다.
이어서, 도 2c에서와 같이 본 발명으로 제조된 산화막에 대해 높은 친화도를 가지는 알킬 암모늄 염 (33)을 포함하는 슬러리 (31)와 연마 패드 (29)를 사용하여 층간 절연막을 연마하는 CMP 연마 공정을 수행함으로써, 도 2d에서 보여주는 바와 같은 층간 절연막의 평탄화를 가져온다.
이때, 연마 패드 (29)는 하드 패드를 사용하는 것이 바람직하다.
상기 CMP 연마 공정은 헤드 압력 연마 압력 2∼6 psi 및 테이블 회전수 300∼700 rpm에서 실시한다.
이하 본 발명을 실시예에 의하여 상세히 설명한다. 단 실시예는 발명을 예시하는 것일 뿐 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.
실시예 1.
연마제로 콜로이달실리카를 20 wt% 포함하고 있는 일반적인 산화막용 슬러리 99 wt%에 세틸트리메틸암모늄 클로라이드 1 wt%를 응집하지 않도록 교반하면서 첨가한 후, 혼합물을 완전히 혼합되어 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고친화도를 가지는 첨가물이 포함된 본 발명의 산화막용 슬러리를 제조한다.
실시예 2.
연마제로 퓸드 실리카를 20 wt% 포함하고 있는 일반적인 산화막용 슬러리 90 wt%에 올레일트리에틸암모늄 브로마이드 2 wt%를 응집하지 않도록 교반하면서 첨가하고, 이온수를 8 wt% 혼합한 후, 혼합물이 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고친화도를 가지는 첨가물이 포함된 본 발명의 산화막용 슬러리를 제조한다.
실시예 3.
연마제로 알루미나를 10 wt% 포함하고 있는 일반적인 산화막용 슬러리 90 wt%에 디데실메틸암모늄 포스페이트 5 wt%를 응집하지 않도록 교반하면서 첨가하고, 이온수를 5 wt% 혼합한 후, 혼합물이 안정화 될 때까지 약 30분 동안 더 교반하여 산화막에 대해 고친화도를 가지는 첨가물이 포함된 본 발명의 산화막용 슬러리를 제조한다.
실험예 1. 본 발명의 슬러리를 이용한 연마
상기 제조예 1에서 얻어진 본 발명의 슬러리 조성물을 이용하여 헤드 압력 연마 압력 3 psi 및 테이블 회전수 600 rpm 에서 층간 절연막을 CMP 연마하여 단차가 발생하지 않는 결과를 얻었다.
이상에서 살펴본 바와 같이, 본 발명의 슬러리를 이용한 공정은 셀 영역과 페리 영역의 단차를 발생시키지 않으므로, 균일한 패턴을 형성할 뿐만 아니라, 후속 공정의 정렬 오차를 방지하고, LPP CMP 연마 공정에서 셀과 페리 영역의 경계 부분에서 워드라인 하드 마스크의 마진이 충분하여 워드라인 배선의 노출을 감소시키며, 워드라인 배선과 스토리지 노드 콘택 간에 발생하는 브리지의 방지로 누설 전류가 발생되지 않아 소자의 수율을 향상시킬 수 있다.
도 1a 내지 도 1e는 일반적인 방법의 CMP 공정으로 반도체 소자를 형성하는 방법을 도시한 개략도.
도 2a 내지 도 2d는 본 발명의 슬러리를 이용한 CMP 공정으로 반도체 소자를 형성하는 방법을 도시한 개략도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21 : 워드라인 전극 3, 23 : 하드 마스크 막
5, 25 : 스페이서 막 7, 27 : 층간 절연막
9, 29 : 연마 패드 11, 31 : 슬러리
33 : 첨가제
Claims (25)
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- 반도체 기판 상에 워드라인을 형성 하는 단계;상기 워드라인 상부에 하드 마스크를 형성 하는 단계;상기 결과물을 식각하여 워드라인 패턴을 형성하는 단계;상기 결과물에 산화막 스페이서를 형성하는 단계;상기 결과물 상부에 층간 절연막을 형성하는 단계; 및상기 층간 절연막에 대해 (i) 용매, (ii) 알루미나(Al2O3)연마제 및 (iii) 산화막에 대해 고친화도를 가지는 알킬 암모늄 염 (R(4-n)HnN+X-; 이때 n은 1∼3, R은 탄소수 10∼20의 직쇄 또는 측쇄의 알킬)을 포함하는 pH 2∼5의 산화막용 CMP 슬러리 조성물을 이용한 연마 공정을 수행하는 단계를 포함함으로써, 셀과 페리 영역간의 단차를 감소시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 워드라인은 도핑 실리콘, 폴리 실리콘, 텅스텐 (W), 텅스텐 나이트라이드 (WN), 텅스텐 실리사이드 (WSiX) 및 티타늄 실리사이드 (TiSiX)로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 하드 마스크는 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 식각 공정은 사염화 탄소 (CCl4) 또는 염소 (Cl2) 가스를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 스페이서는 TEOS (Tetraethoxysilicate glass) 또는 실란계열 산화막 (silane (SiH4)-base oxide)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 층간 절연막은 BPSG (borophosphosilicate glass), PSG (phosphosilicate glass), FSG (fluorosilicate glass), PE-TEOS (plasma enhanced tetraethoxysilicate glass), PE-SiH4 (plazma enhanced-silane), HDP USG (high density plasma undoped silicate glass), HDP PSG (high density plasma phosphosilicate glass) 및 APL (atomic planarization layer) 옥사이드로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 CMP 공정은 하드 패드를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 R은 이중결합 또는 삼중 결합을 최소한 한 개 이상 가지는 불포화된 알킬 그룹을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 X-는 Cl-, Br-, I-, CO3 2-, PO4 3- 및 SO4 2-로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 알킬 암모늄 염은 도데실에틸디메틸암모늄 브로마이드 (dodecylethyldimethylammonium bromide), 올레일트리에틸암모늄 브로마이드 (oleyltriethylammonium bromide) 및 디데실디메틸암모늄포스페이트 (didecyldimethylammonium phosphate)로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15 항에 있어서,상기 알킬 암모늄 염은 슬러리 총 중량에 대해 0.01∼1 wt%로 포함되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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