KR100503367B1 - 반도체 소자의 다층 금속 배선 및 이의 제조 방법 - Google Patents
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Abstract
EM 및 SM 특성을 효과적으로 개선할 수 있으며, 소자의 수명을 연장시킬 수 있는 반도체 소자의 다층 금속 배선 및 이의 제조 방법에 관한 것으로, 본 발명은 반도체 기판 위에 하부막을 증착 형성하는 단계; 알루미늄 함유 금속 물질을 진공 상태에서 연속 증착하여 상기 하부막 위에 금속막을 형성하는 단계; 및, 상기 금속막 위에 상부막을 증착 형성하는 단계;를 포함하며, 상기 금속막을 형성하는 단계에서는 EM 및 SM 발생을 방해하는 중금속 입자를 진공 상태에서 연속 증착하여 상기 금속막의 내부에 중금속막을 형성하는 단계를 더욱 포함한다. 이때, 상기 중금속막은 10족 및 11족 원소 중에서 선택된 어느 하나, 예를 들어 Pd, Pt, Au, 또는 Ag의 단일층으로 형성하거나, 4족 내지 6족 원소의 화합물 중에서 선택된 어느 하나, 예를 들어 Ti/TiN/Ti, Ta/TaN/Ta, 또는 W/WN/W의 삼중층으로 형성할 수 있다.
Description
본 발명은 반도체 소자의 다층 금속 배선에 관한 것으로, 보다 상세하게는 전자 이동(electro migration) 및 스트레스 이동(stress migration) 특성을 개선할 수 있는 반도체 소자의 다층 금속 배선 및 이의 제조 방법에 관한 것이다.
반도체 소자의 금속 배선으로 종래에는 주로 알루미늄 또는 알루미늄 합금을 사용하였다.
그러나, 상기한 알루미늄 또는 알루미늄 합금 재질의 금속 배선은 반도체 소자를 고집적화 하기 위해 선폭을 미세화 하는 경우 금속 배선 내의 전류 밀도가 높아지게 되어 전자 이동(electro migration: 이하, 'EM'이라 한다) 현상이 발생하는 문제점이 있다.
또한, 금속 배선과, 이 배선을 보호하기 위한 절연막의 열팽창계수 차이로 인해 금속 배선에 인장력이 가해지게 되고, 이로 인해 크리프(creep) 파괴인 스트레스 이동(stress migration: 이하, 'SM'이라 한다) 현상이 발생되는 문제점이 있다.
따라서, 근래에는 상기한 EM 및 SM 특성을 개선하기 위한 방법이 활발히 연구되고 있는데, 이러한 방법의 예들로, 알루미늄(Al)층에 전이금속인 구리(Cu) 등을 첨가하거나, 알루미늄(Al)층을 형성하기 전후에 텅스텐(W)과 티타늄(Ti) 등의 내화 금속층을 증착하는 방법이 제안되었다.
그러나, 상기한 방법들은 열처리를 실시한 후 배선의 비저항성이 증가하는 문제점이 있었다.
이에 따라, 종래에는 전자 이동에 대한 저항을 증가시킴과 동시에 비반사층으로 효과적인 TiN을 사용한 금속 배선이 제안되었다.
상기한 금속 배선은 도 1에 도시한 바와 같이, 반도체 기판(100) 위에 형성되는 Ti/TiN 하부막(bottom layer)(110), 진공 단절(vacuum break) 하지 않은 상태에서 하부막(110) 위로 Al-Cu 또는 Al-Cu-Si을 연속 증착하여 형성되는 금속막(120), 금속막(120) 위에 형성된 Ti/TiN 상부막(130)으로 이루어진다.
그런데, 상기한 구성의 금속 배선은 상기 금속막(120)에서 Al의 EM 및 SM이 발생되는 경우에는 배선 작용을 유지할 수 없어 소자의 수명이 단축되는 문제점이 있다.
이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, EM 및 SM 특성을 효과적으로 개선할 수 있으며, 소자의 수명을 연장시킬 수 있는 반도체 소자의 다층 금속 배선을 제공함에 목적이 있다.
본 발명의 다른 목적은 상기한 다층 금속 배선의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 위에 형성되는 하부막, 하부막 위에 형성되는 알루미늄 함유 금속막, 그리고 금속막 위에 형성되는 상부막을 포함하며, 금속막은 내부에 적어도 10 족 및 11족의 원소 중 선택된 어느 하나를 포함하는 단일층을 포함한다.이때, 단일층은 Pd, Pt, Au, 또는 Ag로 이루어질 수 있다.또는, 반도체 기판 위에 형성되는 하부막, 하부막 위에 형성되는 알루미늄 함유 금속막, 그리고 금속막 위에 형성되는 상부막을 포함하며, 금속막은 내부에 적어도 Ti/TiN/Ti, Ta/TaN/Ta 또는 W/WN/W로 이루어지는 삼층의 중금속막 중 어느 하나의 중금속막을 포함한다.그리고 금속막은 하부막 위에 형성되는 하부 금속막, 하부 금속막 위에 형성되는 중금속막 및 중금속막 위에 형성되는 상부 금속막으로 이루어질 수 있다.또한, 하부 금속막, 중금속막 및 상부 금속막은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법에 의해 증착될 수 있다.
또한, 하부막 및 상부막은 Ti/TiN으로 이루어질 수 있다.
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또한, 하부 금속막 및 상부 금속막은 Al-Si/Al-Si-Cu, 또는 Al-Cu/Al-Cu-Si로 이루어지며, 하부막 및 상부막은 Ti/TiN으로 이루어질 수 있다.
또한, 하부 금속막 및 상부 금속막은 금속막 전체 두께의 40∼45% 정도의 두께로 각각 이루어지고, 중금속막은 금속막 전체 두께의 10∼20% 정도의 두께로 이루어질 수 있다.
이러한 구성의 다층 금속 배선은, 반도체 기판 위에 하부막을 증착 형성하는 단계; 알루미늄 함유 금속 물질을 진공 상태에서 연속 증착하여 상기 하부막 위에 금속막을 형성하는 단계; 및 금속막 위에 상부막을 증착 형성하는 단계를 포함하며, 상기 금속막을 형성하는 단계에서는 EM 및 SM 발생을 방해하는 중금속 입자를 진공 상태에서 연속 증착하여 금속막의 내부에 중금속막을 형성하는 단계를 더욱 포함하는 다층 금속 배선의 제조 방법에 의해 형성할 수 있다.
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본 발명의 바람직한 실시예에 의하면, 금속막을 형성하는 단계는, 하부막 위에 하부 금속막을 형성하는 단계, 하부 금속막 위에 중금속막을 형성하는 단계, 및 중금속막 위에 상부 금속막을 형성하는 단계를 포함한다.
여기에서, 하부막 및 상부막은 Ti/TiN을 증착하여 형성하며, 하부 금속막 및 상부 금속막은 Al-Si/Al-Si-Cu를 증착하여 형성하고, 중금속막은 Pd, Pt, Au, 또는 Ag 등의 귀금속, Ti/TiN/Ti, Ta/TaN/Ta, 또는 W/WN/W를 증착하여 형성한다. 상기의 금속 원소들의 증착 방법으로는 스퍼터링을 이용한 PVD(Physical Vapour Deposition)이나 CVD(Chemical Vapour Deposition)을 사용한다.
그리고, 하부 금속막, 중금속막 및 상부 금속막의 두께를 합한 금속막의 전체 두께에 대하여, 상기 하부 금속막 및 상부 금속막은 상기 전체 두께의 40∼45% 정도의 두께로 각각 형성하고, 중금속막은 상기 전체 두께의 10∼20% 정도의 두께로 형성한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 다층 금속 배선을 나타내는 단면도를 도시한 것이고, 도 3은 도 2에 도시한 다층 금속 배선의 제조 방법을 나타내는 공정 블록도를 도시한 것이다.
본 실시예의 다층 금속 배선은 도시한 바와 같이, 반도체 기판(10) 위에 형성되는 하부막(20), 하부막(20) 위에 형성되는 알루미늄 함유 하부 금속막(32), 하부 금속막(32) 위에 형성되는 중금속막(34), 중금속막(34) 위에 형성되는 상부 금속막(36), 상부 금속막(36) 위에 형성되는 상부막(40)을 포함하며, 하부 금속막(32), 중금속막(34) 및 상부 금속막(36)은 본 실시예의 금속막(30)을 형성한다.
여기에서, 상기 하부막(20)은 Ti/TiN으로 이루어지며 금속막(30)의 접착성 향상을 위해 사용되고, 상부막(40)은 하부막(20)과 마찬가지로 Ti/TiN으로 이루어지며 금속막(30)의 반사 방지를 위해 사용된다.
그리고, 상기 금속막(30) 중에서 하부 금속막(32) 및 상부 금속막(36)은 Al-Si/Al-Si-Cu, 또는 Al-Cu/Al-Cu-Si로 이루어진다.
또한, 하부 금속막(32)과 상부 금속막(36) 사이에 형성되는 상기 중금속막(34)은 EM 및 SM 발생이 억제되는 금속 입자로 이루어진다.
이때, 상기 중금속막(34)은 단일층 또는 삼중층으로 이루어지는데, 전자의 경우 상기 중금속막(34)은 10족 및 11족 원소, 예를 들면 Pd, Pt, Au, 또는 Ag 중에서 선택된 어느 하나로 이루어질 수 있으며, 후자의 경우 상기 중금속막(34)은 4족 내지 6족 원소의 화합물, 예를 들어 Ti/TiN/Ti, Ta/TaN/Ta, W/WN/W 중에서 선택된 어느 하나로 이루어질 수 있다. 상기의 금속 원소들의 증착 방법으로는 스퍼터링을 이용한 PVD(Physical Vapour Deposition)이나 CVD(Chemical Vapour Deposition)을 사용한다.
그리고, 상기 하부 금속막(32) 및 상부 금속막(36)은 금속막 전체 두께(T)의 40∼45% 정도의 두께(T1)로 각각 형성되고, 중금속막(34)은 금속막 전체 두께(T)의 10∼20% 정도의 두께(T2)로 이루어진다.
이러한 구성의 다층 금속 배선은, 하부 및 상부 금속막(32,36)의 Al이 싱글 그레인(single grane)을 형성할 확률이 높아져서 EM 및 SM이 억제되고, 또한 하부 및 상부 금속막(32,36) 중 어느 한 막에서 EM 또는 SM이 발생하더라도 나머지 다른 한 막에서는 배선 작용이 양호하게 이루어지게 된다.
이러한 구성의 다층 금속 배선을 제조하는 방법은 다음과 같다.
먼저, 세정이 완료된 반도체 기판(10) 위에 Ti/TiN을 증착하여 하부막(20)을 형성한다.
이어서, Al-Si/Al-Si-Cu 또는 Al-Cu/Al-Cu-Si를 증착하여 하부막(20) 위에 하부 금속막(32)을 형성한다. 이때, 상기 하부 금속막(32)은 형성하고자 하는 금속막(30)의 전체 두께(T)의 대략 40∼45% 정도에 해당하는 두께(T1)로 형성한다.
계속하여, EM 및 SM 발생을 방해하는 중금속 입자를 증착하여 중금속막(34)을 형성하는데, 이때, 상기 중금속막(34)은 10족 및 11족 원소, 예를 들면 Pd, Pt, Au, 또는 Ag 중에서 선택된 어느 하나를 단일층으로 형성하거나, 4족 내지 6족 원소의 화합물, 예를 들어 Ti/TiN/Ti, Ta/TaN/Ta, W/WN/W 중에서 선택된 어느 하나의 삼중층으로 형성할 수 있다. 여기에서, 상기 중금속막(34)은 금속막 전체 두께(T)의 10∼20% 정도의 두께(T2)로 형성한다.
그리고, 중금속막(34) 위로 Al-Si/Al-Si-Cu 또는 Al-Cu/Al-Cu-Si를 증착하여 상부 금속막(36)을 형성하며, 상기 상부 금속막(36)은 금속막 전체 두께(T)의 대략 40∼45% 정도에 해당하는 두께(T1)로 형성한다.
이후, 상부 금속막(36) 위로 Ti/TiN을 증착하여 상부막(40)을 형성한다.
이러한 일련의 막 형성 단계에 있어서, 각각의 증착 작업은 진공 상태에서 이루어진다.
이상에서는 상기 금속막이 하부 금속막, 중금속막, 및 상부 금속막으로 이루어지는 것을 예로 들어 설명하였지만, 상기한 중금속막을 2층 이상 형성하는 것도 물론 가능하다.
이상에서 설명한 바와 같이 본 발명은, EM 및 SM 발생을 방해하는 중금속 입자로 이루어진 중금속막이 하부 및 상부 금속막 사이에 형성되므로, 상기 하부 및 상부 금속막의 Al이 싱글 그레인을 형성할 확률이 증가된다. 따라서 EM 및 SM 효과적으로 방지할 수 있다.
또한, 상기 하부 및 상부 금속막중 어느 한 막에서 EM 및 SM이 발생되더라도 나머지 다른 한 막은 양호한 배선 작용을 유지할 수 있어 소자의 수명을 증가시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자의 다층 금속 배선을 나타내는 단면도이고,
도 2는 본 발명의 실시예에 따른 반도체 소자의 다층 금속 배선을 나타내는 단면도이며,
도 3은 본 발명의 실시예에 따른 반도체 소자의 다층 금속 배선 제조 방법을 나타내는 공정 블록도이다.
Claims (18)
- 반도체 기판 위에 형성되는 하부막,상기 하부막 위에 형성되는 알루미늄 함유 금속막, 그리고상기 금속막 위에 형성되는 상부막,을 포함하며,상기 금속막은 내부에 적어도 10 족 및 11족의 원소 중 선택된 어느 하나를 포함하는 단일층을 포함하는 반도체 소자의 다층 금속 배선.
- 삭제
- 제 1항에 있어서, 상기 단일층은 Pd, Pt, Au, 또는 Ag로 이루어지는 반도체 소자의 다층 금속 배선.
- 삭제
- 반도체 기판 위에 형성되는 하부막,상기 하부막 위에 형성되는 알루미늄 함유 금속막, 그리고상기 금속막 위에 형성되는 상부막,을 포함하며,상기 금속막은 내부에 적어도 Ti/TiN/Ti, Ta/TaN/Ta 또는 W/WN/W로 이루어지는 삼층의 중금속막 중 어느 하나의 중금속막을 포함하는 반도체 소자의 다층 금속 배선.
- 제 5항에 있어서, 상기 금속막은 상기 하부막 위에 형성되는 하부 금속막, 상기 하부 금속막 위에 형성되는 상기 중금속막, 및 상기 중금속막 위에 형성되는 상부 금속막으로 이루어지는 반도체 소자의 다층 금속 배선.
- 제 6항에 있어서, 상기 하부 금속막, 상기 중금속막 및 상기 상부 금속막은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법에 의해 증착되는 반도체 소자의 다층 금속 배선.
- 제 5항에 있어서, 상기 하부막 및 상기 상부막은 Ti/TiN으로 이루어지는 반도체 소자의 다층 금속 배선.
- 제 6항에 있어서, 상기 하부 금속막 및 상부 금속막은 Al-Si/Al-Si-Cu 또는 Al-Cu/Al-Cu-Si로 각각 이루어지는 반도체 소자의 다층 금속 배선.
- 제 6항에 있어서, 상기 하부 및 상부 금속막은 금속막 전체 두께의 40∼45% 정도의 두께로 각각 이루어지며, 상기 중금속막은 금속막 전체 두께의 10∼20% 정도의 두께로 이루어지는 반도체 소자의 다층 금속 배선.
- 반도체 기판 위에 하부막을 증착 형성하는 단계;알루미늄 함유 금속 물질을 진공 상태에서 연속 증착하여 상기 하부막 위에 금속막을 형성하는 단계; 및상기 금속막 위에 상부막을 증착 형성하는 단계;를 포함하며, 상기 금속막을 형성하는 단계에서는 EM 및 SM 발생을 방해하는 중금속 입자를 진공 상태에서 연속 증착하여 상기 금속막의 내부에 중금속막을 형성하는 단계를 더욱 포함하는 다층 금속 배선의 제조 방법.
- 제 11항에 있어서, 상기 중금속막은 10족 및 11족 원소 중에서 선택된 어느 하나를 단일층으로 형성하는 것을 특징으로 하는 다층 금속 배선의 제조 방법.
- 제 11항에 있어서, 상기 중금속막은 4족 내지 6족 원소의 화합물 중에서 선택된 어느 하나를 삼중층으로 형성하는 것을 특징으로 하는 다층 금속 배선의 제조 방법.
- 제 11항에 있어서, 상기 금속막은 PVD(Physical Vapour Deposition) 또는 CVD(Chemical Vapour Deposition) 방법으로 증착하는 다층 금속 배선의 제조 방법.
- 제 11항 내지 제 14항중 어느 한 항에 있어서, 상기 금속막을 형성하는 단계는, 상기 하부막 위에 하부 금속막을 형성하는 단계, 상기 하부 금속막 위에 상기 중금속막을 형성하는 단계, 및 상기 중금속막 위에 상부 금속막을 형성하는 단계를 포함하는 다층 금속 배선의 제조 방법.
- 제 15항에 있어서, 상기 하부막 및 상부막은 Ti/TiN을 증착하여 형성하는 다층 금속 배선의 제조 방법.
- 제 15항에 있어서, 상기 하부 금속막 및 상부 금속막은 Al-Si/Al-Si-Cu를 증착하여 형성하는 다층 금속 배선의 제조 방법.
- 제 15항에 있어서, 상기 하부 금속막 및 상부 금속막은 상기 하부 금속막, 중금속막 및 상부 금속막의 두께를 합한 금속막의 전체 두께에 대하여 40∼45% 정도의 두께로 각각 형성하고, 상기 중금속막은 상기 전체 두께의 10∼20% 정도의 두께로 형성하는 다층 금속 배선의 제조 방법.
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