KR100502342B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것이다. 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은, 교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 상기 모든 방전셀들의 전하 상태를 균일화시켜 초기화시키는 리셋 단계, 상기 Y 전극에 스캔 펄스를 인가하고 상기 어드레스 전극에 어드레스 펄스를 인가하여, 상기 리셋 단계에서 초기화된 방전셀들 중에서 표시될 방전셀들을 선택하고 벽전하를 형성하는 어드레스 단계, 및 상기 어드레스 단계에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전을 유지시키는 유지방전 단계를 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 리셋 단계가 Y 전극 및 X 전극 상에 축적되어 있던 벽전하를 소거하여 모든 방전셀의 전하 상태를 균일화시키는 소거 단계를 구비하고, 상기 어드레스 단계에 상기 각각의 Y 전극들에 기준 전위보다 높은 전위의 제1 전압에 대하여 기준 전위보다 낮은 제2 전압 을 갖는 스캔 펄스를 순차적으로 인가한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method for driving plasma display panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로서, 보다 상세하게는 Y 전극 라인들에 인가되는 구동 파형을 개선하여, 어드레스 펄스 폭을 단축시키면서도 안정적인 어드레스 방전을 확보하여 고속 어드레싱이 가능한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
최근에, 평판 디스플레이 장치로서 대형 패널의 제작이 용이한 플라즈마 디스플레이 패널(Plasma Display Panel, PDP)이 주목받고 있다. 플라즈마 디스플레이 패널로는 도 1에 도시한 바와 같이 3전극을 구비하고 교류 전압에 의하여 구동되는 3전극 교류 면방전 방식의 플라즈마 디스플레이 패널이 대표적이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도면을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., A Gm, ABm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X 1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm )과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전셀의 방전 영역을 구획하고 각 방전셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인과 전도도를 높이기 위한 금속 전극 라인이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 2는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여주는 블록도이다.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(26), 제어부(22), 어드레스 구동부(23), X 구동부(24) 및 Y 구동부(25)를 포함한다. 영상 처리부(26)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(22)는 영상 처리부(26)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX )을 발생시킨다. 어드레스 구동부(23)는, 제어부(22)로부터의 구동 제어 신호들(SA, SY, S X)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(24)는 제어부(22)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX )를 처리하여 X 전극 라인들에 인가한다. Y 구동부(25)는 제어부(22)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(미도시)와, 어드레스 주기(A1, ..., A8)및, 유지방전 주기(S1, ..., S8)로 분할된다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 이때, 제 n 서브필드(SFn)의 유지방전 주기(Sn)에는 2n에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
도 4는 어드레스-디스플레이 분리 구동 방법에 의하여 단위 서브필드에 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 4에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1 , ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn은 X 전극 라인들(도 1의 X 1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다.
도면을 참조하면, 단위 서브-필드(SF)의 리셋 주기(PR)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(VG)으로부터 제2 전압(V S) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG )이 인가된다.
다음에, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제3 전압(VSET)만큼 더 높은 최고 전압(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다.
다음에, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(V S)으로부터 접지 전압(VG)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다.
이에 따라, 이어지는 어드레스 주기(PA)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제4 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 방전셀을 선택할 경우에 정극성 어드레스 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(VS)이 인가된다.
이어지는 유지방전 주기(PS)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 디스플레이 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 벽전하들이 형성된 방전셀들에서 디스플레이 유지를 위한 방전을 일으킨다.
이에 따라, 제1 프라이밍 기간(PR1) 종료 후에는 X 전극의 유전체 상에는 정(+)극성의 전하가 축적되어 있고, Y 전극의 유전체 상에는 부(-)극성의 전하가 축적되어 있다. 또한, 어드레스 전극의 유전체 상에는 정(+)극성의 전하가 축적되어 있다. 제2 프라이밍 기간(PR2)에서는 Vprn의 전위가 Y 전극에 인가되고, Vs의 전위가 X 전극에 인가된다. 이때, 도시한 예에서는 Vprn이 VG의 접지 전위로서 0V이다. 따라서, X 전극과 Y 전극 사이에서는 Vs-Vprn의 전위차가 벽전하에 중첩되어 방전을 일으킨다. 하지만, Vprn이 0V 보다 큰 경우에는, Vs-Vprn가 X 전극과 Y 전극 사이에 있어서의 소거 방전을 위하여 필요한 전위차를 충분히 형성하지 못하는 문제점이 있다.
X 전극과 Y 전극 사이에서 충분한 소거 방전을 일으키지 못하여, 제2 프라이밍 기간(PR2)의 종료 후에 Y 전극 상에는 부(-)극성의 전하가 잔류하고, X 전극 상에는 정(+)극성의 전하가 잔류한다. 또한, 이러한 잔류 전하 때문에, 유지 방전 기간(PS)에 오방전이 발생하기 용이해져, 어드레스 마진이 좁아진다.
또한, 어드레스 기간(PA)에는 리셋 기간(PR)의 종료 후에 생성된 벽전하를 이용하여 Y 전극과 어드레스 전극간에 어드레스 방전을 제어한다. 이때, Y 전극들에는 Vscan 전위에 대한 Vsc의 전위를 갖는 소정의 폭을 갖는 펄스가 순차적으로 인가되고, 이에 동기되어 표시하고자 하는 방전셀에 상응하는 어드레스 전극들에 Va의 전위를 갖는 펄스가 인가되어, 어드레스 방전을 일으킨다. 따라서, 표시하고자 하는 방전셀에서는, 어드레스 전극과 Y 전극간에 Va-Vsc의 전위차에 의하여 어드레스 방전을 일으킨다. 이때, 도통상의 플라즈마 디스플레이 패널의 구동방법에 있어서, Vsc의 전위는 VG로서 0V의 전위를 갖는다. 따라서, 어드레스 방전은 사실상 Va 하나의 변수에 의하여 제어하게 된다.
하지만, 벽전하의 제어는 유전체의 유전율, 두꺼운, 형광체의 대전 특성 등의 여러 가지 패널의 조건에 의존하는 것으로, 그 제어가 용이하지 아니하다. 따라서, 어드레스 전극과 Y 전극 사이에 발생하는 방전을 최적화하는데는 한계가 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 방전을 일으키는 전극들 간에 충분한 전압을 확보할 수 있도록, Y 전극 라인들에 인가되는 구동 파형을 개선하여, 어드레스 펄스 폭을 단축시키면서도 안정적인 어드레스 방전을 확보하여 고속 어드레싱이 가능한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은, 교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 상기 모든 방전셀들의 전하 상태를 균일화시켜 초기화시키는 리셋 단계, 상기 Y 전극에 스캔 펄스를 인가하고 상기 어드레스 전극에 어드레스 펄스를 인가하여, 상기 리셋 단계에서 초기화된 방전셀들 중에서 표시될 방전셀들을 선택하고 벽전하를 형성하는 어드레스 단계, 및 상기 어드레스 단계에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전을 유지시키는 유지방전 단계를 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 리셋 단계가 Y 전극 및 X 전극 상에 축적되어 있던 벽전하를 소거하여 모든 방전셀의 전하 상태를 균일화시키는 소거 단계를 구비하고, 상기 어드레스 단계에 상기 각각의 Y 전극들에 기준 전위보다 높은 전위의 제1 전압에 대하여 기준 전위보다 낮은 제2 전압 을 갖는 스캔 펄스를 순차적으로 인가한다.
상기 어드레스 단계에서, 상기 X 전극들에 기준 전위의 전압에 대하여 기준 전위보다 높은 전위의 바이어스 펄스가 인가되고, 상기 Y 전극의 스캔 펄스에 대하여 표시하고자 하는 방전셀에 상응하는 상기 어드레스 전극들에, 상기 스캔 펄스에 동기되어 기준 전위에 대하여 기준 전위보다 높은 전위의 어드레스 펄스가 인가되는 것이 바람직하다.
상기 리셋 단계가, 상기 Y 전극 및 상기 X 전극 상에 축적되어 있던 벽전하를 소거하여 모든 방전셀의 전하 상태를 균일화시키는 소거 단계와, 상기 Y 전극에 기준 전위 보다 높은 전위의 제3 전압으로부터 제4 전압까지 지속적으로 상승하는 제1 프라이밍 펄스를 인가하는 제1 프라이밍 단계, 및 상기 Y 전극에 상기 제3 전압으로부터 기준 전위보다 낮은 전위의 제 5전압까지 지속적으로 하강하는 제2 프라이밍 펄스를 인가하는 제2 프라이밍 단계를 구비하는 것이 바람직하다.
상기 소거 단계에서는, 상기 어드레스 전극에는 기준 전위가 유지되고, 상기 X 전극에는 기준 전위보다 높은 전위의 전압이 유지되고, 상기 Y 전극에는 상기 제3 전압으로부터 기준 전위보다 낮은 전위의 전압까지 지속적으로 하강하는 펄스 전압이 인가되는 것이 바람직하다.
상기 제1 프라이밍 단계에서는, 상기 어드레스 전극과 상기 X 전극에는 기준 전위의 전압이 일정하게 인가되는 것이 바람직하다.
상기 제2 프라이밍 단계에서는, 상기 어드레스 전극에는 기준 전위의 전압이 유지되고, 상기 X 전극에는 기준 전위보다 높은 전위의 전압이 일정하게 인가되는 것이 바람직하다.
상기 어드레스 단계에서, 상기 제2 전압의 절대값이, 상기 제5 전압의 절대값보다 작은 것이 바람직하다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면, 어드레스 주기에, Y 전극에 인가되는 스캔 펄스가 -Vscl의 피크 값을 가져, Va의 전위를 갖는 어드레스 전극과의 사이에서 Va+Vscl의 전압에 의해 어드레스 방전을 일으킨다. 이에 따라, Va와 Vscl의 두 개의 제어 변수로 Y전극과 어드레스 전극간의 방전을 제어하여, 어드레스 방전 성공 확률이 커지고, 방전 지연 시간을 줄일 수 있다.
따라서, Y 전극 라인들에 인가되는 구동 파형을 개선하여, 방전을 일으키는 전극들 간에 충분한 전압을 확보할 수 있다. 이에 따라, 어드레스 펄스 폭을 단축시키면서도 안정적인 어드레스 방전을 확보하여 고속 어드레싱이 가능하다.
이하 첨부된 도면을 참조하여, 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명의 바람직한 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 개략적으로 도시한 타이밍도이다.
도면을 참조하면, 플라즈마 디스플레이 패널의 구동방법은, 교대로 나란히 배열되는 X 전극(X) 및 Y 전극(Y1,...,Yn)과 어드레스 전극(Am)이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널(도 1의 1)을 구동하는 방법으로서, 리셋 단계(PR)와, 어드레스 단계(PA), 및 유지방전 단계(PS)를 구비하고, 방전을 일으키는 전극들 간에 방전에 충분한 전압을 확보하기 위하여, 상기 Y 전극에 개선된 구동 파형의 전원을 인가한다.
상기 리셋 단계(PR)는 상기 모든 방전셀들의 전하 상태를 균일화시켜 초기화시킨다. 상기 어드레스 단계(PA)는 상기 Y 전극(Y1,...,Yn)에 스캔 펄스(Psc)를 인가하고, 상기 어드레스 전극(Am)에 어드레스 펄스(Pd)를 인가하여, 상기 리셋 단계(PR)에서 초기화된 방전셀들 중에서 표시될 방전셀들을 선택하고 벽전하를 형성한다. 상기 유지방전 단계(PS)는 상기 어드레스 단계(PA)에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전을 유지시킨다.
상기 어드레스 단계(PA)에서는, 상기 각각의 Y 전극들(Y1,...,Yn)에 기준 전위(GND)보다 높은 전위의 제1 전압에 대하여 기준 전위보다 낮은 제2 전압 을 갖는 스캔 펄스를 순차적으로 인가한다. 이때, 본 실시예의 경우에는, 기준 전위는 0V의 전위를 갖는 접지 전위가 되며, 제1 전압은 Vsch이고, 제2 전압은 -Vscl이 되고, 이하의 설명에서는 이에 따른다.
상기 어드레스 단계(PA)에서는, 상기 각각의 Y 전극들(Y1,...,Yn)에 정(+)의 제1 전압 레벨(Vsch)에 대하여 부(-)극성의 제2 전압 레벨(-Vscl)을 갖는 스캔 펄스(Psc)가 순차적으로 인가된다.
또한, 상기 X 전극들(X)에 정(+)극성의 바이어스 펄스(Pbp)가 인가되고, 상기 Y 전극(Y1,...,Yn)의 스캔 펄스(Psc)에 대하여 표시하고자 하는 방전셀에 상응하는 상기 어드레스 전극들(Am)에, 상기 스캔 펄스(Psc)에 동기되는 어드레스 펄스(Pd)가 인가되는 것이 바람직하다.
상기 어드레스 단계(PA)에서의 표시하고자 하는 방전셀을 선택하는 지점에서는, Y 전극(Y1,...,Yn)에는 -Vscl의 전위가 인가되고, 어드레스 전극(Am)에는 Va의 전위가 인가된다. 이에 따라, 선택된 방전셀의 Y 전극(Y1,...,Yn)과 어드레스 전극(Am) 사이에서는 Va+Vscl의 전위차가 이미 형성된 벽전하에 중첩되어 방전이 발생한다. 선택된 방전셀에서의 어드레스 방전은 Va와 Vscl의 두가지 변수에 의하여 제어될 수 있다.
따라서, 종래의 구동방법에 있어서 하나의 변수 Va에 의하여 어드레스 방전을 제어하는 경우에 비하여, 어드레스 방전을 더욱 세밀하게 제어할 수 있어서, 필요한 제한 조건에 따른 최적화가 더욱 용이하다. 그로 인하여, 플라즈마 디스플레이 패널의 표시 품질에 영향을 끼치는 방전 지연 시간, 방전 성공 확률, 어드레스 마진 등의 여러 가지 조건에 있어서도 더욱 좋은 결과를 얻을 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면, 어드레스 주기에, Y 전극에 인가되는 스캔 펄스가 -Vscl의 피크 값을 가져, Va의 전위를 갖는 어드레스 전극과의 사이에서 Va+Vscl의 전압에 의해 어드레스 방전을 일으킨다. 이에 따라, Va와 Vscl의 두 개의 제어 변수로 Y전극과 어드레스 전극간의 방전을 제어하여, 어드레스 방전 성공 확률이 커지고, 방전 지연 시간을 줄일 수 있다.
따라서, Y 전극 라인들에 인가되는 구동 파형을 개선하여, 방전을 일으키는 전극들 간에 충분한 전압을 확보할 수 있다. 이에 따라, 어드레스 펄스 폭을 단축시키면서도 안정적인 어드레스 방전을 확보하여 고속 어드레싱이 가능하다.
도 6은 본 발명의 바람직한 다른 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 개략적으로 도시한 타이밍도이다.
도면을 참조하면, 플라즈마 디스플레이 패널의 구동방법은, 교대로 나란히 배열되는 X 전극(X) 및 Y 전극(Y1,...,Yn)과 어드레스 전극(Am)이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널(도 1의 1)을 구동하는 방법으로서, 리셋 단계(PR)와, 어드레스 단계(PA), 및 유지방전 단계(PS)를 구비하고, 방전을 일으키는 전극들 간에 방전에 충분한 전압을 확보하기 위하여, 상기 Y 전극에 개선된 구동 파형의 전원을 인가한다.
상기 리셋 단계(PR)는 상기 모든 방전셀들의 전하 상태를 균일화시켜 초기화시킨다. 상기 어드레스 단계(PA)는 상기 Y 전극(Y1,...,Yn)에 스캔 펄스(Psc)를 인가하고, 상기 어드레스 전극(Am)에 어드레스 펄스(Pd)를 인가하여, 상기 리셋 단계(PR)에서 초기화된 방전셀들 중에서 표시될 방전셀들을 선택하고 벽전하를 형성한다. 상기 유지방전 단계(PS)는 상기 어드레스 단계(PA)에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전을 유지시킨다.
상기 리셋 단계(PR)는, 소거 단계(TE)와, 제1 프라이밍 단계(TP1), 및 제2 프라이밍 단계(TP2)를 구비한다. 상기 소거 단계(TE)는 상기 Y 전극(Y1,...,Yn) 및 상기 X 전극(X) 상에 축적되어 있던 벽전하를 소거하여 모든 방전셀의 전하 상태를 균일화시킨다. 상기 제1 프라이밍 단계(TP1)는 상기 Y 전극(Y1,...,Yn)에 기준 전위 보다 높은 전위의 제3 전압으로부터 제4 전압까지 지속적으로 상승하는 제1 프라이밍 펄스(Pprp)를 인가한다. 상기 제2 프라이밍 단계(TP2)는 상기 Y 전극(Y1,...,Yn )에 상기 제3 전압으로부터 기준 전위보다 낮은 전위의 제 5전압까지 지속적으로 하강하는 제2 프라이밍 펄스(Ppre)를 인가한다. 이때, 본 실시예의 경우에는, 제3 전압은 Vs의 전위를 갖고, 제4 전압은 Vs+Vset를 갖고, 제5 전압은 -Vnf를 갖는다. 이하에서 이를 기준으로 본 발명에 대하여 설명한다.
상기 소거 단계(TE)에서는, 상기 어드레스 전극(Am)에는 접지 전위(GND)의 전압이 유지되고, 상기 X 전극에는 정(+) 극성의 전압(Ve)이 유지되고, 상기 Y 전극(Y1,...,Yn)에는 시작부가 완만한 음(-)의 기울기를 갖는 전압의 소거 펄스(Pe)가 인가되는 것이 바람직하다. 이때, 필요에 따라서는, 상기 소거 펄스(Pe)는 그 피크 값이 음(-)의 값을 가질 수도 있을 것이다.
상기 제1 프라이밍 단계(TP1)에서는, 상기 어드레스 전극(Am)과 상기 X 전극(X)에는 접지 전위(GND)의 전압이 일정하게 인가되는 것이 바람직하다. 또한, Y 전극(Y1,...,Yn)에 인가되는 제1 프라이밍 펄스(Prp)는 그 피크 값이 Vset+Vs의 전위를 갖는다.
상기 제2 프라이밍 단계에서(TP2)는, 상기 어드레스 전극(Am)에는 접지 전위의 전압(GND)이 유지되고, 상기 X 전극에는 상기 제2 프라이밍 펄스(Ppre)에 동기되어 정(+) 극성의 전압(Ve)이 일정하게 인가되는 것이 바람직하다. 이때, 상기 제2 프라이밍 펄스(Ppre)는 그 피크 값이 음(-)의 값을 가지는 것이 바람직한데, -Vnf의 전위를 갖는다.
따라서, 제2 프라이밍 단계(TP2)에는, X 전극(X)에는 Ve의 전위가 인가되고, Y 전극(Y1,...,Yn)에는 -Vnf의 전위가 인가되어, Ve+Vnf의 전위차가 기 형성된 벽전하와 중첩되어, X 전극(X)과 Y 전극(Y1,...,Yn) 사이에서 강한 소거 방전이 발생한다. 이러한 충분한 소거 방전에 의하여, 벽전하를 충분히 소거할 수 있다. 따라서, 다음에 어드레스 방전(PA) 다음에 이어지는 유지방전 단계(PS)에서 오방전의 발생을 어렵게 할 수 있다. 또한, 이로 인하여 종래의 구동방법에 의한 경우에 비하여 넓은 어드레스 구동 마진을 확보할 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면, 제2 프라이밍 단계(TP2)에, Y 전극에 인가되는 제2 프라이밍 펄스가 -Vnf의 피크 값을 가져, Ve의 전위를 갖는 X 전극과의 사이에서 Ve+Vnf의 전위차에 의해 강한 소거 방전을 일으킨다. 이러한 충분한 소거 방전에 의하여, 유지방전 단계에서의 오방전 발생을 방지하고, 어드레스 마진을 향상시킬 수 있다.
따라서, Y 전극 라인들에 인가되는 구동 파형을 개선하여, 방전을 일으키는 전극들 간에 충분한 전압을 확보할 수 있다. 이에 따라, 어드레스 펄스 폭을 단축시키면서도 안정적인 어드레스 방전을 확보하여 고속 어드레싱이 가능하다.
도 7은 본 발명의 바람직한 다른 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 개략적으로 도시한 타이밍도이다. 도 8a는 도 7의 플라즈마 디스플레이 패널의 구동방법에 의한 제1 프라이밍 단계 종료 후의 각 전극의 전하 상태를 개략적으로 도시한 도면이다. 도 8b는 도 7의 플라즈마 디스플레이 패널의 구동방법에 의한 제2 프라이밍 단계 종료 후의 각 전극의 전하 상태를 개략적으로 도시한 도면이다. 도 8c는 도 7의 플라즈마 디스플레이 패널의 구동방법에 의한 어드레스 단계에서의 각 전극의 전하 상태를 개략적으로 도시한 도면이다.
이때, 도 5 및 도 6의 플라즈마 디스플레이 패널의 구동방법과 동일한 사항에 대해서는 그에 따르는 것으로 하고, 자세한 설명은 생략한다.
도면을 참조하면, 플라즈마 디스플레이 패널의 구동방법은, 교대로 나란히 배열되는 X 전극(X) 및 Y 전극(Y1,...,Yn)과 어드레스 전극(Am)이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널(도 1의 1)을 구동하는 방법으로서, 리셋 단계(PR)와, 어드레스 단계(PA), 및 유지방전 단계(PS)를 구비하고, 방전을 일으키는 전극들 간에 방전에 충분한 전압을 확보하기 위하여, 상기 Y 전극에 개선된 구동 파형의 전원을 인가한다.
상기 리셋 단계(PR)는 상기 모든 방전셀들의 전하 상태를 균일화시켜 초기화시킨다. 상기 어드레스 단계(PA)는 상기 Y 전극(Y1,...,Yn)에 스캔 펄스(Psc)를 인가하고, 상기 어드레스 전극(Am)에 어드레스 펄스(Pd)를 인가하여, 상기 리셋 단계(PR)에서 초기화된 방전셀들 중에서 표시될 방전셀들을 선택하고 벽전하를 형성한다. 상기 유지방전 단계(PS)는 상기 어드레스 단계(PA)에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전을 유지시킨다.
상기 리셋 단계(PR)는, 소거 단계(TE)와, 제1 프라이밍 단계(TP1), 및 제2 프라이밍 단계(TP2)를 구비한다. 상기 소거 단계(TE)는 상기 Y 전극(Y1,...,Yn) 및 상기 X 전극(X) 상에 축적되어 있던 벽전하를 소거하여 모든 방전셀의 전하 상태를 균일화시킨다. 상기 제1 프라이밍 단계(TP1)는 상기 Y 전극(Y1,...,Yn)에 기준 전위 보다 높은 전위의 제3 전압으로부터 제4 전압까지 지속적으로 상승하는 제1 프라이밍 펄스(Pprp)를 인가한다. 상기 제2 프라이밍 단계(TP2)는 상기 Y 전극(Y1,...,Yn )에 상기 제3 전압으로부터 기준 전위보다 낮은 전위의 제 5전압까지 지속적으로 하강하는 제2 프라이밍 펄스(Ppre)를 인가한다.
상기 어드레스 단계(PA)에서는, 상기 각각의 Y 전극들(Y1,...,Yn)에 기준 전위(GND)보다 높은 전위의 제1 전압에 대하여 기준 전위보다 낮은 제2 전압 을 갖는 스캔 펄스를 순차적으로 인가한다. 본 실시예의 경우에는, 기준 전위는 0V의 전위를 갖는 접지 전위가 되며, 제1 전압은 Vsch이고, 제2 전압은 -Vscl이 되고, 제3 전압은 Vs의 전위를 갖고, 제4 전압은 Vs+Vset를 갖고, 제5 전압은 -Vnf를 갖는다.
이때, 상기 어드레스 단계에서, 상기 제2 프라이밍 펄스의 피크 값이, 상기 스캔 펄스의 피크 값의 크기 보다 큰 것이 바람직하다.
도 8a를 참조하면, 제1 프라이밍 단계(TP1)에서의 각 전극의 전위 및 제1 프라이밍 단계(TP1)의 종료 후의 전하상태를 도시한 것으로, 제1 프라이밍 단계(TP1)에서는 X 전극(X)과 어드레스 전극(A)은 접지 전위(0V)를 가지며, Y 전극(Y)은 Vset+Vs의 전위를 가져, Vset+Vs의 전위차에 의하여 방전이 발생한다. 또한, 방전 종료 후에는 X 전극(X)과 어드레스 전극(A)의 유전체 상에는 정(+)극성의 전하가 축적되고, Y 전극(Y)의 유전체 상에는 부(-)극성의 전하가 축적된다.
도 8b를 참조하면, 제2 프라이밍 단계(TP2)에서의 각 전극의 전위 및 제2 프라이밍 단계(TP2)의 종료 후의 전하상태를 도시한 것으로, 제2 프라이밍 단계(TP2)에서는 X 전극(X)에는 Ve의 전위가 인가되고, 어드레스 전극(A)에는 접지 전위(0V)가 인가되며, Y 전극(Y)에는 -Vnf의 전위가 인가되어, X 전극(X)과 Y 전극(Y) 사이에서 Ve+Vnf의 전위차가 이미 형성된 벽전하와 중첩되어 방전이 발생한다. 따라서, X 전극(X)과 Y 전극(Y) 사이에서 강한 소거 방전이 발생한다.
도 8c를 참조하면, 어드레스 단계(PA)에서의 각 전극의 전위 및 어드레스 단계(PA)에서의 전하상태를 도시한 것으로, 어드레스 단계(PA)에서는 X 전극(X)에는 Ve의 전위가 인가되고, 어드레스 전극(A)에는 Va의 전위가 인가되며, Y 전극(Y)에는 -Vscl의 전위가 인가되어, 어드레스 전극(A)과 Y 전극(Y) 사이에서 Va+Vscl의 전위차가 이미 형성된 벽전하와 중첩되어 방전이 발생한다. 따라서, 어드레스 전극(A)과 Y 전극(Y)간의 방전을 Va와 Vscl의 두가지 변수를 조정하면서 제어하여, 주어진 제한 조건 하에서 최적의 방전제어를 할 수 있다.
도 9는 도 7에 의한 플라즈마 디스플레이 패널의 구동방법에서, 스캔 펄스와 제2 프라이밍 펄스간의 전위차에 따른 방전 성공 확률을 개략적으로 도시한 그래프이다. 도 10은 도 7에 의한 플라즈마 디스플레이 패널의 구동방법에서, 스캔 펄스의 전위에 따른 방전셀에서의 점등 전압을 개략적으로 도시한 그래프이다.
도 9를 참조하면, Vscl을 Vnf 보다 크게 유지하면서 Vscl과 Vnf의 차이를 크게 하면, 방전 성공 확률이 향상되고, 그에 따라 방전 지연 시간이 줄어든다. 따라서, 스캔 펄스 폭 및 어드레스 펄스 폭을 짧게 하여도, 안정전적인 어드레스 방전이 가능하게 된다. 또한, 어드레스 단계(PA)에서의 어드레스 방전의 시간이 줄어 고속의 어드레싱이 가능하고, 플라즈마 디스플레이 패널의 고해상도화 및 대화면화를 달성할 수 있을 것이다. 또한, 싱글 스캔(single scan)이 가능하여, 어드레스 구동 집적회로의 수를 감소시킬 수 있어, 플라즈마 디스플레이 패널의 회로 비용을 절감시킬 수 있다.
도 10을 참조하면, Vscl을 Vnf 보다 크게 유지하면서 Vscl과 Vnf의 차이를 크게 하면, 최초 방전셀의 점등 시작 전압과 마지막 방전셀의 점등 완료 전압을 감소시킬 수 있다. 따라서, 그만큼 어드레스 마진이 확대되어 어드레스 전압(Va)을 감소시킬 수 있고, 어드레스 부분의 소비 전력을 저감시킬 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면, 방전을 일으키는 전극들 간에 충분한 전압을 확보할 수 있도록, Y 전극 라인들에 인가되는 구동 파형을 개선하여, 어드레스 펄스 폭을 단축시키면서도 안정적인 어드레스 방전을 확보하여 고속 어드레싱이 가능하다.
또한, 제2 프라이밍 단계에, Y 전극에 인가되는 제2 프라이밍 펄스가 -Vnf의 피크 값을 가져, Ve의 전위를 갖는 X 전극과의 사이에서 Ve+Vnf의 전압에 의해 강한 소거 방전을 일으킨다. 이에 따라, 유지방전 단계에서의 오방전 발생을 방지하고, 어드레스 마진을 향상시킬 수 있다.
또한, 어드레스 단계에, Y 전극에 인가되는 스캔 펄스가 -Vscl의 피크 값을 가져, Va의 전위를 갖는 어드레스 전극과의 사이에서 Va+Vscl의 전압에 의해 어드레스 방전을 일으킨다. 이에 따라, Va와 Vscl의 두 개의 제어 변수로 Y전극과 어드레스 전극간의 방전을 제어하므로, 어드레스 방전 성공 확률이 커지고, 방전 지연 시간을 줄일 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여주는 블록도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여주는 타이밍도이다.
도 4는 도 3의 어드레스-디스플레이 분리 구동 방법의 단위 서브-필드에 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 5는 본 발명의 바람직한 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 개략적으로 도시한 타이밍도이다.
도 6은 본 발명의 바람직한 다른 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 개략적으로 도시한 타이밍도이다.
도 7은 본 발명의 바람직한 다른 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 개략적으로 도시한 타이밍도이다.
도 8a는 도 7의 플라즈마 디스플레이 패널의 구동방법에 의한 제1 프라이밍 단계 종료 후의 각 전극의 전하 상태를 개략적으로 도시한 도면이다.
도 8b는 도 7의 플라즈마 디스플레이 패널의 구동방법에 의한 제2 프라이밍 단계 종료 후의 각 전극의 전하 상태를 개략적으로 도시한 도면이다.
도 8c는 도 7의 플라즈마 디스플레이 패널의 구동방법에 의한 어드레스 단계에서의 각 전극의 전하 상태를 개략적으로 도시한 도면이다.
도 9는 도 7에 의한 플라즈마 디스플레이 패널의 구동방법에서, 스캔 펄스와 제2 프라이밍 펄스간의 전위차에 따른 방전 성공 확률을 개략적으로 도시한 그래프이다.
도 10은 도 7에 의한 플라즈마 디스플레이 패널의 구동방법에서, 스캔 펄스의 전위에 따른 방전셀에서의 점등 전압을 개략적으로 도시한 그래프이다.

Claims (8)

  1. 교대로 나란히 배열되는 X 전극 및 Y 전극과 어드레스 전극이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 상기 모든 방전셀들의 전하 상태를 균일화시켜 초기화시키는 리셋 단계, 상기 Y 전극에 스캔 펄스를 인가하고 상기 어드레스 전극에 어드레스 펄스를 인가하여, 상기 리셋 단계에서 초기화된 방전셀들 중에서 표시될 방전셀들을 선택하고 벽전하를 형성하는 어드레스 단계, 및 상기 어드레스 단계에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전을 유지시키는 유지방전 단계를 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 리셋 단계가 상기 Y 전극 및 상기 X 전극 상에 축적되어 있던 벽전하를 소거하여 모든 방전셀의 전하 상태를 균일화시키는 소거 단계를 구비하고, 상기 어드레스 단계에 상기 각각의 Y 전극들에 기준 전위보다 높은 전위의 제1 전압에 대하여 기준 전위보다 낮은 제2 전압을 갖는 스캔 펄스를 순차적으로 인가하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제1항에 있어서,
    상기 어드레스 단계에서, 상기 X 전극들에 기준 전위의 전압에 대하여 기준 전위보다 높은 전위의 바이어스 펄스가 인가되고, 상기 Y 전극의 스캔 펄스에 대하여 표시하고자 하는 방전셀에 상응하는 상기 어드레스 전극들에, 상기 스캔 펄스에 동기되어 기준 전위에 대하여 기준 전위보다 높은 전위의 어드레스 펄스가 인가되는 플라즈마 디스플레이 패널의 구동방법.
  3. 제1항에 있어서,
    상기 기준 전위가 0V의 접지 전위인 플라즈마 디스플레이 패널의 구동방법.
  4. 제1항에 있어서,
    상기 리셋 단계가, 상기 Y 전극에 기준 전위 보다 높은 전위의 제3 전압으로부터 제4 전압까지 지속적으로 상승하는 제1 프라이밍 펄스를 인가하는 제1 프라이밍 단계, 및 상기 Y 전극에 상기 제3 전압으로부터 기준 전위보다 낮은 전위의 제 5전압까지 지속적으로 하강하는 제2 프라이밍 펄스를 인가하는 제2 프라이밍 단계를 더 구비하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제4항에 있어서,
    상기 소거 단계에서는, 상기 어드레스 전극에는 기준 전위가 유지되고, 상기 X 전극에는 기준 전위보다 높은 전위의 전압이 유지되고, 상기 Y 전극에는 상기 제3 전압으로부터 기준 전위보다 낮은 전위의 전압까지 지속적으로 하강하는 펄스 전압이 인가되는 플라즈마 디스플레이 패널의 구동방법.
  6. 제4항에 있어서,
    상기 제1 프라이밍 단계에서, 상기 어드레스 전극과 상기 X 전극에는 기준 전위의 전압이 일정하게 인가되는 플라즈마 디스플레이 패널의 구동방법.
  7. 제4항에 있어서,
    상기 제2 프라이밍 단계에서, 상기 어드레스 전극에는 기준 전위의 전압이 유지되고, 상기 X 전극에는 기준 전위보다 높은 전위의 전압이 일정하게 인가되는 플라즈마 디스플레이 패널의 구동방법.
  8. 제4항에 있어서,
    상기 어드레스 단계에서, 상기 제2 전압의 절대값이, 상기 제5 전압의 절대값보다 작은 플라즈마 디스플레이 패널의 구동방법.
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