KR20050038187A - 플라즈마 디스플레이 패널 구동방법 - Google Patents

플라즈마 디스플레이 패널 구동방법 Download PDF

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Abstract

본 발명은 공통전극에 인가되는 전압의 레벨 수를 감수시켜 회로를 간소화할 수 있는 플라즈마 디스플레이 패널 구동방법에 관한 것이다. 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법은, X 전극 라인들과 Y 전극 라인들이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들이 존재하고, 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들을 구비한다. 상기 유지방전 주기에는, Y 전극 라인들과 X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 교호하게 인가된다. 상기 리셋 주기와 상기 어드레스 주기에는, X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 인가된다.

Description

플라즈마 디스플레이 패널 구동방법{Driving method of plasma display panel}
본 발명은 플라즈마 디스플레이 패널 구동방법에 관한 것으로서, 보다 상세하게는 공통전극에 인가되는 전압의 레벨 수를 감수시켜 회로를 간소화할 수 있는 플라즈마 디스플레이 패널 구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다. 도 2는 도 1의 패널의 단위 디스플레이 셀의 구성을 보여주는 단면도이다.
도면을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., A Gm, ABm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X 1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm )과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전셀의 방전 영역을 구획하고 각 방전셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인과 전도도를 높이기 위한 금속 전극 라인이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 3은 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
플라즈마 표시 패널(1)의 통상적인 구동 장치(2)는 영상 처리부(26), 논리 제어부(22), 어드레스 구동부(23), X 구동부(24) 및 Y 구동부(25)를 포함한다. 영상 처리부(26)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클록 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(22)는 영상 처리부(26)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다.
이때, 어드레스 구동부(23), X 구동부(24) 및 Y 구동부(25) 등의 구동부에서 상기 구동 제어 신호들(SA, SY, SX)로부터 입력받아 각각의 구동 신호들을 발생시키고, 발생된 구동 신호를 각각의 전극 라인들에 인가한다.
즉, 어드레스 구동부(23)는, 논리 제어부(22)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(24)는 논리 제어부(22)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(S X)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(25)는 논리 제어부(22)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 4는 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 방법을 보여주는 타이밍도이다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(미도시)와, 어드레스 주기(A1, ..., A8)및, 유지방전 주기(S1, ..., S8)로 분할된다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 이때, 제 n 서브필드(SFn)의 유지방전 주기(Sn)에는 2n에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들 중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
도 5는 도 4의 단위 서브-필드에서 도 1의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 5에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1 , ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn은 X 전극 라인들(도 1의 X 1, ..., Xn)에 인가되는 구동 신호를, 그리고 SY1..Yn은 각 Y 전극 라인(도 1의 Y1, ..., Yn )에 인가되는 구동 신호를 가리킨다.
도면을 참조하면, 단위 서브-필드(SF)의 리셋 주기(PR)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(VG)으로부터 제2 전압(V S) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, AG1, ..., AGm, A Bm)에는 접지 전압(VG)이 인가된다.
다음에, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제3 전압(VSET)만큼 더 높은 최고 전압(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에는 접지 전압(VG)이 인가된다.
다음에, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(V S)으로부터 접지 전압(VG)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에는 접지 전압(VG)이 인가된다.
이에 따라, 이어지는 어드레스 주기(PA)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제4 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, AG1, ..., A Gm, ABm)에 인가되는 표시 데이터 신호는 방전셀을 선택할 경우에 정극성 어드레스 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극 라인들(X1, ..., Xn)에 제2 전압(V S)이 인가된다.
이어지는 유지방전 주기(PS)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 제2 전압(VS)의 디스플레이 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 벽전하들이 형성된 방전셀들에서 디스플레이 유지를 위한 방전을 일으킨다.
이때, X 전극 라인들(X1, ..., Xn)에는, 리셋 주기(PR)와 어드레스 주기(PA)에서는 접지 전압(VG)을 기준으로 제2 전압(Ve)이 인가되고, 유지방전 주기(PS)에서는 접지 전압(VG)을 기준으로 제3 전압(VS)의 유지 펄스가 인가된다. 즉, X 전극 라인들(X1, ..., Xn)에는 접지 전압(VG)을 기준으로 제2 전압(Ve)과 제3 전압(V S)의 전원이 공급되어야한다. 따라서, X 전극 라인들(X1, ..., Xn)에 인가되는 전압의 파형을 만들기 위해 회로가 복잡하게 되는 문제점이 있다.
여기에서, X 전극 라인들(X1, ..., Xn)이 통상의 플라즈마 디스플레이 패널에서의 공통 전극에 해당한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 공통전극에 인가되는 전압의 레벨 수를 감수시켜 회로를 간소화할 수 있는 플라즈마 디스플레이 패널 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법은, X 전극 라인들과 Y 전극 라인들이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들이 존재하고, 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들을 구비한다.
상기 유지방전 주기에는, Y 전극 라인들과 X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 교호하게 인가된다. 상기 리셋 주기와 상기 어드레스 주기에는, X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 인가된다.
상기 리셋 주기는, X 전극 라인들에 제1 레벨을 기준으로 제2 레벨의 펄스가 인가되는 제1 리셋 구간과, X 전극 라인들에 제1 레벨의 전압이 일정 기간 유지되는 제2 리셋 구간, 및 X 전극 라인들이 제2 레벨로 바이어싱되는 제3 리셋 구간을 구비한다.
상기 제1 리셋 구간에 X 전극 라인들에 인가되는 펄스의 파형이, 제1 레벨로부터 제2 레벨까지 지속적으로 상승하는 램프 펄스 파형인 것이 바람직하다.
이때, 제1 레벨의 전압이 접지 전압인 것이 바람직하다.
본 발명의 다른 측면에 의한 플라즈마 디스플레이 패널의 구동 방법은, X 전극 라인들과 Y 전극 라인들이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들이 존재하고, 상기 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들을 구비한다.
상기 유지방전 주기에는, Y 전극 라인들과 X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 교호하게 인가된다. 상기 리셋 주기는, X 전극 라인들에 제1 레벨을 기준으로 제2 레벨의 펄스가 인가되는 제1 리셋 구간과, X 전극 라인들에 제1 레벨의 전압이 일정 기간 유지되는 제2 리셋 구간, 및 X 전극 라인들이 제2 레벨로 바이어싱되는 제3 리셋 구간을 구비한다. 상기 어드레스 주기에는, X 전극 라인들이 제1 레벨을 기준으로 제2 레벨로 바이어싱된다.
Y 전극 라인들에, 상기 제1 리셋 구간에는 제1 레벨의 전압이 인가되고, 상기 제2 리셋 구간에는 제2 레벨로부터 제3 레벨까지 지속적으로 상승하는 램프 펄스 파형의 전압이 인가되고, 상기 제3 리셋 구간에는 제2 레벨의 전압이 일정 기간 유지되다가 제2 레벨로부터 제4 레벨까지 지속적으로 하강하는 램프 펄스 파형의 전압이 인가된다. 상기 어드레스 주기에는 Y 전극 라인들이 제2 레벨보다 낮은 레벨로 바이어싱되고, Y 전극 라인들에 제5 레벨의 주사 신호가 순차적으로 인가된다.
이때, 제5 레벨의 전압이 제4 레벨의 전압보다 낮은 레벨인 것이 바람직하다.
또한, 제4 레벨의 전압이 접지 전압보다 낮은 것이 바람직하다.
본 발명에 따르면, 공통전극에 인가되는 전압의 레벨 수를 감수시켜 회로를 간소화할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 6은 본 발명의 바람직한 일 실시예로서, 플라즈마 디스플레이 패널의 구동방법을 보여주는 타이밍도이다.
도면을 참조하면, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법은, X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Y n)이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널(도 1의 1)에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들(SF)이 존재하고, 각각의 서브-필드(SF)마다 리셋 주기(PR), 어드레스 주기(PA), 및 유지방전 주기(PS)들을 구비한다.
상기 유지방전 주기(PS)에는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 전압(V1)을 기준으로 제2 레벨의 전압(V2)이 교호하게 인가된다. 상기 리셋 주기(PR)와 상기 어드레스 주기(PA)에는, 상기 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 전압(V1)을 기준으로 제2 레벨의 전압(V2)이 인가된다.
이때, 제1 레벨의 전압(V1)은 기준 전압으로서 접지 전위(VG, 0V)를 갖는 것이 바람직하며, 제2 레벨의 전압(V2)은 유지 펄스 전압(VS) 예를들면 155V와 동일하다. 따라서, X 전극 라인들(X1, ..., Xn)에 인가되는 전압으로는 유지 방전에서 사용하는 두 레벨(VG, VS)만이 사용되고, 그로 인하여 X 전극 라인을 구동하기 위한 전원을 단순하게 하여 회로 구성을 간단히 할 수 있다.
상기 리셋 주기(PR)는, 상기 X 전극 라인들(X1, ..., Xn)에 제1 레벨(V1), 예를들면 접지 전압 0V를 기준으로 제2 레벨(V2) 예를들면 155V의 펄스가 인가되는 제1 리셋 구간(PR1)과, 상기 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 전압(V1)이 일정 기간 유지되는 제2 리셋 구간(PR2), 및 상기 X 전극 라인들(X1, ..., Xn)이 제2 레벨로 바이어싱되는 제3 리셋 구간(PR3)을 구비한다.
상기 제1 리셋 구간(PR1)은 이 전 서브-필드에서의 유지방전 주기(PS)동안 각 방전셀에 축적된 벽전하를 소거하는 구간이다. 따라서, 더욱 안정적인 소거 방전을 위하여, 도시한 바와 같이 상기 제1 리셋 구간(PR1)에 X 전극 라인들(X1, ..., Xn)에 인가되는 펄스의 파형이 제1 레벨(V1)로부터 제2 레벨(V2)까지 지속적으로 상승하는 램프 펄스 파형인 것이 바람직하다.
상기 제1 리셋 구간(PR1)에는 Y 전극 라인들(Y1, ..., Yn)에 제1 레벨의 전압(V1)이 인가된다. 상기 제2 리셋 구간(PR2)과 제3 리셋 구간(PR3)은 벽전하의 상태를 어드레스 방전이 용이한 상태로 만들어 주는 구간이다. 따라서, 상기 제2 리셋 구간(PR2)에는 Y 전극 라인들(Y1, ..., Yn)에 제2 레벨(V2) 예를들면 155V로부터 제3 레벨(V3) 예를들면 355V까지 지속적으로 상승하는 램프 펄스 파형의 전압이 인가되고, 상기 제3 리셋 구간(PR3)에는 Y 전극 라인들(Y1, ..., Yn)에 제2 레벨의 전압(V2)이 일정 기간 유지되다가 제2 레벨(V2)로부터 제4 레벨(V4)까지 지속적으로 하강하는 램프 펄스 파형의 전압이 인가되는 것이 바람직하다.
이때, 제3 레벨의 전압(V3)은 VS+VSET에 해당하는 값으로 예를들어 355V가 될 수 있으며, 제4 레벨의 전압(V4)은 접지 전위가 될 수 있으며, 벽전하 상태를 더욱 안정적인 어드레스 방전에 적합한 조건으로 만들기 위하여 적절한 값을 선택할 수 있을 것이다.
이때, 제2 리셋 구간(PR2)에서의 램프 펄스 파형이 제2 레벨(V2)로부터 제3 레벨(V3)까지 선형적, 지수적, 또는 로그함수적으로 상승하고, 제3 리셋 구간(PR3)에서의 램프 펄스 파형이 제2 레벨(V2)로부터 제4 레벨(V4)까지 선형적, 지수적, 또는 로그함수적으로 하강하는 것이 바람직하다.
또한, 제2 리셋 구간(PR2)에서의 램프 펄스 파형의 기울기 크기가 제3 리셋 구간(PR3)에서의 램프 펄스 파형의 기울기 크기보다 큰 것이 바람직하다.
이어지는 어드레스 주기(PA)에서는, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 레벨의 전압(VS)보다 낮은 레벨의 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 이때, 어드레스 주기(PA)에 Y 전극 라인들(Y1, ..., Yn)에 순차적으로 인가되는 주사 신호의 전압 레벨은 더욱 확실한 어드레스 방전을 위하여 조정될 수 있다.
각 어드레스 전극 라인(AR1, AG1, ..., AGm, ABm)에 인가되는 표시 데이터 신호는 방전셀을 선택할 경우에 정극성 어드레스 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극 라인들(X1, ..., Xn)에 제2 레벨의 전압(VS)이 인가된다.
도 7과 도 8은 본 발명의 바람직한 다른 실시예들로서, 플라즈마 디스플레이 패널의 구동방법을 보여주는 타이밍도이다.
도면을 참조하면, 본 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법은 본 발명의 목적을 달성하기 위한 다른 실시예들로서, 도 6에 도시한 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 이들에 대항 자세한 설명은 생략한다.
플라즈마 디스플레이 패널의 구동 방법은 X 전극 라인들(도 1의 X1, ..., Xn)과 Y 전극 라인들(도 1의 Y1, ..., Yn)이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, A Bm)이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널(도 1의 1)에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들(SF)이 존재하고, 각각의 서브-필드(SF)마다 리셋 주기(PR), 어드레스 주기(PA), 및 유지방전 주기(PS)들을 구비한다.
상기 유지방전 주기(PS)에는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 제1 레벨의 전압을 기준으로 제2 레벨의 전압(VS )이 교호하게 인가된다. 상기 리셋 주기(PR)는, X 전극 라인들(X1, ..., Xn)에 제1 레벨(V G)을 기준으로 제2 레벨(VS) 예를들어 155V의 펄스가 인가되는 제1 리셋 구간(PR1)과, X 전극 라인들(X1, ..., Xn)에 제1 레벨의 전압(VG)이 일정 기간 유지되는 제2 리셋 구간(PR2), 및 X 전극 라인들(X1, ..., Xn)이 제2 레벨(VS)로 바이어싱되는 제3 리셋 구간(PR3)을 구비한다. 상기 어드레스 주기(PA)에는, X 전극 라인들(X1, ..., Xn)이 제1 레벨(VG)을 기준으로 제2 레벨(VS)로 바이어싱된다.
Y 전극 라인들(Y1, ..., Yn)에, 상기 제1 리셋 구간(PR1)에는 제1 레벨의 전압(VG)이 인가되고, 상기 제2 리셋 구간(PR2)에는 제2 레벨(VS)로부터 제3 레벨(VS+VSET)까지 지속적으로 상승하는 램프 펄스 파형의 전압이 인가되고, 상기 제3 리셋 구간(PR3)에는 제2 레벨의 전압(VS)이 일정 기간 유지되다가 제2 레벨로부터 제4 레벨(V4)까지 지속적으로 하강하는 램프 펄스 파형의 전압이 인가된다. 상기 어드레스 주기(PA)에는 Y 전극 라인들(Y1, ..., Yn)이 제2 레벨보다 낮은 레벨(VSCAN)로 바이어싱되고, Y 전극 라인들(Y1, ..., Yn)에 제5 레벨(V5)의 주사 신호가 순차적으로 인가된다.
본 발명에 의한 플라즈마 디스플레이 구동방법에서는, 리셋 주기(PR)와 어드레스 주기(PA)에 X 전극 라인들에 각각 인가되는 전압과, 리셋 주기(PR)에 Y 전극 라인들에 인가되는 하강 램프 펄스 전압(V4), 및 어드레스 주기(PA)에 Y 전극 라인드레 인가되는 주사 펄스 전압(V5)의 크기에 의하여 안정적인 어드레스 방전을 제어할 수 있다.
통상의 구동방법에 의한 파형에 있어서는 안정적인 어드레스 동작을 위해, 어드레스 구동 시에 공통 전극에는 유지방전 전압보다 높은 전압(Ve)을 인가해야 어드레스 방전 시에 충분한 벽전하를 형성해 줄 수 있다. 실제 동작 시, 유지방전 전압과 어드레스 시 공통 전극에 인가되는 바이어스 전압은 20V이상 차이가 난다.
따라서, 본 발명에서와 같이 공통 전극의 바이어스 전압과 유지방전 전압을 동일하게 하기 위해서는 어드레스 동작 시 Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압(V5)을 접지 전압(0V) 이하가 되도록 할 수 있다. 즉, 어드레스 동작 시의 Y 전극 전압(V5)이 낮아지면 X 바이어스 전압도 따라서 내려 가야하므로, 유지방전 전압과 X 바이어스 전압을 동일하게 하면서도 안정적인 어드레스 동작이 가능해진다.
통상적으로 좀 더 안정적인 어드레스 동작을 하기 위하여 제3 리셋 구간(PR3)에서의 하강 램프(falling ramp) 동작 시의 X 전극 전압과 어드레스 시의 어드레스 전극 전압을 다르게 가져간다. 즉, 제3 리셋 구간(PR3)에서의 하강 램프(falling ramp) 동작 시의 전압을 더 낮게 하여 어드레스 방전 시에 충분한 벽전하의 도움을 받을 수 있도록 한다.
하지만, 어드레스 동작의 주방전은 어드레스 전극과 Y 전극 사이의 방전이므로 좀더 효과적인 방법은 리셋 주기(PR)에서의 어드레스-Y 전극 전압보다 어드레스 주기(PA)에서의 어드레스-Y 전극 전압을 크게 하는 것이 바람직하다. 이를 위하여, 도 8에서 도시한 바와 같이 제3 리셋 구간(PR3)에서의 하강 램프(falling ramp) 동작 시의 최종 전압(V4)보다 어드레스 주기(PA)에서의 Y 전극 전압(V5)을 더 낮게 하는 것이 바람직하다. 즉, 제5 레벨의 전압(V5)이 제4 레벨의 전압(V4)보다 낮은 레벨인 것이 바람직하다. 이 경우에, X 전극 라인들(X1, ..., Xn)에 인가되는 전압으로는 유지 방전에서 사용하는 두 레벨(VG, VS)만이 사용되도록 할 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널 구동방법에 의하면, 공통전극에 인가되는 전압의 레벨 수를 감수시켜 회로를 간소화하면서도 안정적인 어드레스 방전 특성을 얻을 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 단위 디스플레이 셀의 구성을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 방법을 보여주는 타이밍도이다.
도 5는 도 4의 단위 서브-필드에서 도 1의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 6은 본 발명의 바람직한 일 실시예로서, 플라즈마 디스플레이 패널의 구동방법을 보여주는 타이밍도이다.
도 7은 본 발명의 바람직한 다른 실시예로서, 플라즈마 디스플레이 패널의 구동방법을 보여주는 타이밍도이다.
도 8은 본 발명의 바람직한 다른 실시예로서, 플라즈마 디스플레이 패널의 구동방법을 보여주는 타이밍도이다.

Claims (14)

  1. X 전극 라인들과 Y 전극 라인들이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들이 존재하고, 상기 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    상기 유지방전 주기에는, 상기 Y 전극 라인들과 상기 X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 교호하게 인가되고;
    상기 리셋 주기와 상기 어드레스 주기에는, 상기 X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서,
    상기 리셋 주기가,
    상기 X 전극 라인들에 상기 제1 레벨을 기준으로 상기 제2 레벨의 펄스가 인가되는 제1 리셋 구간과, 상기 X 전극 라인들에 상기 제1 레벨의 전압이 일정 기간 유지되는 제2 리셋 구간, 및 상기 X 전극 라인들이 상기 제2 레벨로 바이어싱되는 제3 리셋 구간을 구비하는 플라즈마 디스플레이 패널의 구동 방법.
  3. 제2항에 있어서,
    상기 제1 리셋 구간에 상기 X 전극 라인들에 인가되는 펄스의 파형이, 상기 제1 레벨로부터 상기 제2 레벨까지 지속적으로 상승하는 램프 펄스 파형인 플라즈마 디스플레이 패널의 구동 방법.
  4. 제2항에 있어서,
    상기 Y 전극 라인들에,
    상기 제1 리셋 구간에는 상기 제1 레벨의 전압이 인가되고, 상기 제2 리셋 구간에는 상기 제2 레벨로부터 제3 레벨까지 지속적으로 상승하는 램프 펄스 파형의 전압이 인가되고, 상기 제3 리셋 구간에는 상기 제2 레벨의 전압이 일정 기간 유지되다가 상기 제2 레벨로부터 제4 레벨까지 지속적으로 하강하는 램프 펄스 파형의 전압이 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  5. 제4항에 있어서,
    상기 제2 리셋 구간에서의 램프 펄스 파형이 상기 제2 레벨로부터 제3 레벨까지 선형적, 지수적, 또는 로그함수적으로 상승하고, 상기 제3 리셋 구간에서의 램프 펄스 파형이 제2 레벨로부터 제4 레벨까지 선형적, 지수적, 또는 로그함수적으로 하강하는 플라즈마 디스플레이 패널의 구동 방법.
  6. 제4항에 있어서,
    상기 제2 리셋 구간에서의 램프 펄스 파형의 기울기 크기가 상기 제3 리셋 구간에서의 램프 펄스 파형의 기울기 크기보다 큰 플라즈마 디스플레이 패널의 구동 방법.
  7. 제1항에 있어서,
    상기 제1 레벨의 전압이 접지 전압인 플라즈마 디스플레이 패널의 구동 방법.
  8. X 전극 라인들과 Y 전극 라인들이 교대로 나란히 배열되는 유지전극 라인 쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 디스플레이 주기로서의 프레임마다 시분할 계조 디스플레이를 위한 복수의 서브-필드들이 존재하고, 상기 각각의 서브-필드마다 리셋 주기, 어드레스 주기, 및 유지방전 주기들이 존재하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    상기 유지방전 주기에는, 상기 Y 전극 라인들과 상기 X 전극 라인들에 제1 레벨의 전압을 기준으로 제2 레벨의 전압이 교호하게 인가되고;
    상기 리셋 주기가, 상기 X 전극 라인들에 제1 레벨을 기준으로 제2 레벨의 펄스가 인가되는 제1 리셋 구간과, 상기 X 전극 라인들에 상기 제1 레벨의 전압이 일정 기간 유지되는 제2 리셋 구간, 및 상기 X 전극 라인들이 상기 제2 레벨로 바이어싱되는 제3 리셋 구간을 구비하고;
    상기 어드레스 주기에는, 상기 X 전극 라인들이 상기 제1 레벨을 기준으로 상기 제2 레벨로 바이어싱되는 플라즈마 디스플레이 패널의 구동 방법.
  9. 제8항에 있어서,
    상기 Y 전극 라인들에,
    상기 제1 리셋 구간에는 상기 제1 레벨의 전압이 인가되고, 상기 제2 리셋 구간에는 상기 제2 레벨로부터 제3 레벨까지 지속적으로 상승하는 램프 펄스 파형의 전압이 인가되고, 상기 제3 리셋 구간에는 상기 제2 레벨의 전압이 일정 기간 유지되다가 상기 제2 레벨로부터 제4 레벨까지 지속적으로 하강하는 램프 펄스 파형의 전압이 인가되고, 상기 어드레스 주기에는 상기 Y 전극 라인들이 제2 레벨보다 낮은 레벨로 바이어싱되고, 상기 Y 전극 라인들에 제5 레벨의 주사 신호가 순차적으로 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  10. 제9항에 있어서,
    상기 제2 리셋 구간에서의 램프 펄스 파형이 상기 제2 레벨로부터 제3 레벨까지 선형적, 지수적, 또는 로그함수적으로 상승하고, 상기 제3 리셋 구간에서의 램프 펄스 파형이 제2 레벨로부터 제4 레벨까지 선형적, 지수적, 또는 로그함수적으로 하강하는 플라즈마 디스플레이 패널의 구동 방법.
  11. 제9항에 있어서,
    상기 제2 리셋 구간에서의 램프 펄스 파형의 기울기 크기가 상기 제3 리셋 구간에서의 램프 펄스 파형의 기울기 크기보다 큰 플라즈마 디스플레이 패널의 구동 방법.
  12. 제9항에 있어서,
    상기 제5 레벨의 전압이 상기 제4 레벨의 전압보다 낮은 레벨인 플라즈마 디스플레이 패널의 구동 방법.
  13. 제9항에 있어서,
    상기 제4 레벨의 전압이 접지 전압보다 낮은 플라즈마 디스플레이 패널의 구동 방법.
  14. 제8항에 있어서,
    상기 제1 레벨의 전압이 접지 전압인 플라즈마 디스플레이 패널의 구동 방법.
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