KR100489283B1 - 플라즈마 디스플레이 패널의 구동방법 및 장치 - Google Patents

플라즈마 디스플레이 패널의 구동방법 및 장치 Download PDF

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Abstract

본 발명은 방전지연을 줄이는 데에 유리하고 대화면의 플라즈마 디스플레이 패널을 구동하기에 적합한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법 및 장치는 리셋기간의 제1 구간 동안 제1 전압까지 상승하는 제1 상승 램프파형을 제1 전극에 공급하고, 상기 리셋기간의 제2 구간 동안 전압이 제2 전압까지 상승하는 제2 상승 램프파형을 제2 전극에 공급함과 아울러 상기 제1 전압보다 낮은 제3 전압부터 하강하는 제1 하강 램프파형을 상기 제1 전극에 공급하게 된다. 상기 리셋기간의 제3 구간 동안에는 상기 제2 전압부터 하강하는 제2 하강 램프파형이 상기 제2 전극에 공급된다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{Method and Apparatus for Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것으로, 특히 방전지연을 줄이는 데에 유리하고 대화면의 플라즈마 디스플레이 패널을 구동하기에 적합한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe, He+Ne+Xe 가스의 방전시 발생하는 자외선에 의해 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 축적된 벽전하를 이용하여 방전에 필요한 전압을 낮추게 되며, 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1 및 도 2를 참조하면, 3전극 교류 면방전형 PDP는 상부기판(10) 상에 형성되어진 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X1 내지 Xm)을 구비한다.
이 PDP의 방전셀들(1)은 스캔전극들(Y1 내지 Yn), 서스테인전극들(Z) 및 어드레스전극들(X1 내지 Xm)의 교차부에 형성된다.
스캔전극(Y1 내지 Yn)과 서스테인전극(Z) 각각은 투명전극(12)과, 투명전극(12)보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(11)을 포함한다. 투명전극(12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(11)은 통상 금속으로 투명전극(12) 상에 형성되어 저항이 높은 투명전극(12)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y1 내지 Yn)과 서스테인전극(Z)이 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13) 상에는 플라즈마 방전시 발생된 벽전하가 쌓이게 된다. 보호막(14)은 플라즈마 방전시 발생된 스퍼터링으로부터 전극들(Y1 내지 Yn, Z)과 상부 유전체층(13)을 보호하고 2차 전자의 방출 효율을 높이게 된다. 이 보호막(14)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X1 내지 Xm)은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 교차되는 방향으로 하부기판(18) 상에 형성된다. 하부기판(18) 상에는 하부 유전체층(17)과 격벽(14)이 형성된다. 하부 유전체층(17)과 격벽(14)의 표면에는 형광체층(16)이 형성된다. 격벽(14)은 어드레스전극(X1 내지 Xm)과 나란하게 형성되어 방전셀을 물리적으로 구분하여 이웃한 방전셀들(1) 사이의 전기적, 광학적 간섭을 차단한다. 형광체층(16)은 플라즈마 방전시 발생된 자외선에 의해 여기·발광되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생한다.
상/하부기판(10,18)과 격벽(14) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe, He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 각 서브필드들(SF1 내지 SF8)은 방전셀들(1)을 초기화하기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 각 서브필드들(SF1 내지 SF8)의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에, 서스테인 기간 및 그 방전횟수는 각 서브필드에서 2n(단, n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 4는 PDP의 구동파형을 나타낸다.
도 4를 참조하면, 리셋기간의 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 공급된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 공급된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 약방전으로 셋업방전이 일어난다. 이 셋업방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다. 리셋기간의 셋다운기간(SD)에는 대략 서스테인전압(Vs)부터 떨어지기 시작하여 기저전압(GND)이나 0[V]까지 전압이 떨어지는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 공급된다. 이 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 공급되는 동안, 서스테인전극(Z)에는 정극성의 서스테인전압(Vs)이 공급되고, 어드레스전극(X)에는 0[V]가 공급된다. 이렇게 하강 램프파형(Ramp-dn)이 공급될 때, 스캔전극(Y)과 서스테인전극(Z) 사이와 스캔전극(Y)과 어드레스전극(X) 사이에 약방전으로 셋다운방전이 일어난다. 이러한 셋다운방전에 의해 셋업방전시에 형성된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하들이 소거된다. 이러한 리셋기간에서의 벽전하 변화를 살펴보면, 어드레스전극(X) 상의 벽전하 변화는 거의 없으며, 셋업방전시 형성되었던 스캔전극(Y) 상의 부극성(-) 벽전하들이 셋다운방전에 의해 일부 감소된다. 반면에, 서스테인전극(Z) 상에는 셋업방전시 정극성 벽전하가 형성되었으나 셋다운방전시 스캔전극(Y)의 부극성 벽전하의 감소분만큼 자신에게 부극성 벽전하가 쌓이면서 부극성 벽전하가 쌓이게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 공급된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 공급되는 온셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 온셀들 내에는 서스테인전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 이 어드레스기간 동안 서스테인전극(Z)에는 정극성 직류전압(Zdc)이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 공급된다. 어드레스방전에 의해 선택된 온셀들은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 공급될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다.
서스테인방전이 완료된 후에는 소거기간이 이어진다. 소거기간에는 펄스폭과 전압레벨이 작은 소거 램프파형(ramp-ers)이 서스테인전극(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.
도 4의 구동파형과 같이 하강 램프파형(Ramp-dn)의 전압이 0[V]까지만 낮아지는 경우에 모든 방전셀들(1)에 어드레스 방전에 필요한 상판의 벽전하들이 균일하게 남게 하는 소거 동작이 적절하게 이루어지기가 어렵다. 이 때문에 도 5와 같이 하강 램프파형(Ramp-dn)의 전압을 부극성 전압까지 낮추어 소거 방전이 모든 방전셀들(1)에서 충분히 그리고 균일하게 이루어지게 하는 방법이 개발된 바 있다.
PDP는 리셋기간의 벽전하 제어가 어렵고 램프파형의 전압이 높기 때문에 리셋기간의 셋업방전과 셋다운방전이 비교적 크게 일어나게 되므로 콘트라스트특성이 나쁜 문제점이 있다. 종래의 PDP 구동방법에 있어서 PDP를 초기화하기 위한 램프파형은 서로 다른 PDP의 셀조건과 구동조건에 대응하여 다르게 예컨대, 기울기와 전압 등이 다르게 설정되어야 한다. 따라서, 셀조건과 구동조건이 다른 새로운 PDP가 개발되면 그에 대한 많은 실험을 거쳐 램프파형의 전압, 기울기 등을 결정하여야 한다.
PDP는 해상도가 높아지고 있으며 최근 화질이 크게 개선되고 있다. 이렇게 해상도가 증가하거나 화질을 높이기 위하여 서브필드를 추가하게 되면 어드레스 구동시간이 길어지기 때문에 구동시간이 부족하게 된다. 이러한 구동시간의 부족은 PDP에서 두 개의 라인을 동시에 스캔할 수 있는 듀얼 스캔방법으로 해결될 수 있지만 듀얼 스캔방법에 의해 드라이브 집적회로(Drive Integrated Circuit)이 추가되어야 하는 또 다른 문제점이 있다. 따라서, 최근에는 드라이브 집적회로의 추가가 필요 없는 싱글 스캔으로 PDP를 구동하면서 동시에 화질을 높일 수 있는 연구가 활발히 진행되고 있다.
또한, PDP의 고효율화를 위하여 최근에는 방전가스에서 Xe의 함량을 10% 이상 높이는 방법이 제안된 바 있다. 그런데 이렇게 Xe의 함량을 높이면 리셋기간의 램프전압이 높아지고 방전지연 특히, 어드레스 지터(Address jitter) 값이 증가하여 스캔타임과 어드레스기간이 증가하여 싱글 스캔으로 PDP를 구동할 수 없고 구동마진이 작아지며 서스테인 동작이 불안정하게 된다.
따라서, 본 발명의 목적은 방전지연을 줄이는 데에 유리하고 대화면의 PDP를 구동하기에 적합한 PDP의 구동방법 및 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 리셋기간의 제1 구간 동안 제1 전압까지 상승하는 제1 상승 램프파형을 제1 전극에 공급하는 단계와; 상기 리셋기간의 제2 구간 동안 전압이 제2 전압까지 상승하는 제2 상승 램프파형을 제2 전극에 공급함과 아울러 상기 제1 전압보다 낮은 제3 전압부터 하강하는 제1 하강 램프파형을 상기 제1 전극에 공급하는 단계와; 상기 리셋기간의 제3 구간 동안 상기 제2 전압부터 하강하는 제2 하강 램프파형을 상기 제2 전극에 공급하는 단계를 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 제3 구간 동안 상기 제1 전극의 전압을 낮추기 위한 제3 하강 램프파형을 상기 제1 전극에 공급하는 단계를 더 포함한다.
상기 제1 및 제3 하강 램프파형의 기울기는 동일한 동일하고 상기 제1 및 제3 하강 램프파형의 전압은 연속적으로 낮아지는 것을 특징으로 한다.
상기 제2 하강 램프파형의 전압은 기저전압까지 낮아지는 것을 특징으로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 어드레스 기간 동안 상기 제1 전극에 스캔전압을 공급하고 제3 전극에 데이터전압을 공급하여 상기 셀들을 선택하는 단계와; 상기 서스테인 기간 동안 상기 제1 및 제2 전극들에 교대로 서스테인전압을 공급하여 표시를 행하는 제3 단계를 더 포함한다.
본 발명의 실시예에 따른 PDP의 구동장치는 상기 리셋기간의 제1 구간 동안 제1 전압까지 상승하는 제1 상승 램프파형을 제1 전극에 공급하는 제1 초기화회로와; 상기 리셋기간의 제2 구간 동안 전압이 제2 전압까지 상승하는 제2 상승 램프파형을 제2 전극에 공급함과 아울러 상기 제1 전압보다 낮은 제3 전압부터 하강하는 제1 하강 램프파형을 상기 제1 전극에 공급하는 제2 초기화회로와; 상기 리셋기간의 제3 구간 동안 상기 제2 전압부터 하강하는 제2 하강 램프파형을 상기 제2 전극에 공급하는 제3 초기화회로를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예를 첨부한 도 6 내지 도 16을 참조하여 상세히 설명하기로 한다.
본 발명의 실시예에 따른 PDP의 구동방법은 전화면의 방전셀들을 초기화하기 위한 리셋기간과, 오프셀들을 선택하기 위한 어드레스기간과, 어드레스방전이 일어나지 않은 온셀들에 대하여 서스테인 방전을 일으키기 위한 서스테인기간을 각각 포함하는 다수의 서브필드로 한 프레임기간을 시분할 구동한다. 다수의 서브필드들 중에서 적어도 하나의 서브필드는 도 6, 도 10, 도 11, 도 13과 같은 구동파형으로 구동된다.
도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 PDP의 구동방법은 리셋기간 동안 상승 램프파형(Ruy, Ruz)을 스캔전극들(Y)과 서스테인전극들(Z)에 순차적으로 공급한다.
리셋기간의 a 구간에는 모든 스캔전극들(Y)에 대략 서스테인전압(Vs)부터 상승하기 시작하여 셋업전압(Vry)까지 상승하는 제1 상승 램프파형(Ruy)이 동시에 공급된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 공급된다. 이 a 구간은 상판의 전극들(Y, Z)과 하판의 어드레스전극들(X) 상에 벽전하를 쌓는 기간이다. 제1 상승 램프파형(Ruy)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 약방전이 일어난다. 이 방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.
리셋기간의 b 구간에는 서스테인전극들(Z)에 대략 서스테인전압(Vs)부터 상승하기 시작하여 셋업전압(Vrz)까지 상승하는 제2 상승 램프파형(Ruz)이 동시에 공급된다. 이 b 구간 동안 스캔전극들(Y)에는 서스테인전압(Vs)이 공급되며 어드레스전극(X)에는 0[V]가 공급된다. b 구간은 상판의 전극들(Y, Z) 상에 쌓여진 벽전하들의 일부를 소거함과 아울러 하판의 어드레스전극들(X)에 벽전하를 더 쌓는 기간이다. 제2 상승 램프파형(Ruz)에 의해 전화면의 셀들 내에서 서스테인전극(Z)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 약방전이 일어난다. 이 때 서스테인전극(Z)과 스캔전극(Y) 사이의 방전에 의해서 스캔전극(Y) 상의 부극성 벽전하는 소거되고 서스테인전극(Z) 상에는 스캔전극(Y)의 부극성 벽전하의 감소분만큼 부극성 벽전하가 쌓이면서 정극성 벽전하가 소거되고 벽전하의 극성이 부극성으로 반전된다. 그리고 서스테인전극(Z)과 어드레스전극(X) 사이의 방전에 의해서 어드레스전극(X) 상에는 서스테인전극(Z)에 쌓여 있었던 정극성 벽전하의 감소분만큼 정극성 벽전하가 더 쌓이게 된다.
도 4 및 도 5와 같은 종래의 구동파형에 의해서는 스캔전극(Y)에 상승 램프신호(Ramp-up)가 인가되는 셋업기간(SU)에 발생된 하전입자 중에서 하판 쪽으로 유입되는 정극성의 벽전하 양이 적으면 다음 셋다운기간(SD)에서 벽전하의 소거에 의해 하판 상의 정극성의 벽전하 손실이 어드레스 방전이 불안정할 정도로 많아지게 된다. 즉, 종래의 구동파형에 의해서는 어드레스기간에서 하판 벽전하가 부족하게 되어 어드레스 방전의 지연양 또는 어드레스 지터가 커지게 된다. 이에 비하여, 본 발명에 따른 PDP의 구동방법은 전술한 바와 같이 상승 램프파형(Ruy)이 a 구간 동안 스캔전극들(Y)에 인가된 후에 b 구간 동안 다른 상승 램프파형(Ruz)이 서스테인전극들(Z)에 인가되어 두 번의 연속된 방전으로 하판에 정극성 벽전하가 연속적으로 공급된다. 이 때 a 구간에서의 방전이 종래의 셋업파형보다 작게 일어나게 되어 a 구간에서 하판 상에 형성되는 정극성 벽전하가 작다 하더라도 b 구간에서 일어나는 방전에 의해 정극성 벽전하가 하판 상에 보충된다. 이 때문에 상승 램프파형들(Ruy, Ruz)의 전압(Vry, Vrz)은 도 4 및 도 5와 같은 종래의 셋업전압(Vsetup)보다 낮아질 수 있고 그 결과, a 구간과 b 구간에서의 방전이 약하게 일어나므로 콘트라스트 특성이 향상된다. 이렇게 램프전압(Vry, Vrz)이 종래의 램프전압(Vsetup)보다 낮아져도 하판 상에 충분한 양의 정극성 벽전하를 쌓을 수 있으므로 이어지는 어드레스 방전시 방전지연을 줄일 수 있다.
한편, 제1 및 제2 상승 램프파형(Ruy, Ruz)의 전압(Vry, Vrz)은 동일하게 설정되거나 다르게 설정될 수 있다. 또한, 제1 및 제2 상승 램프파형(Ruy, Ruz)의 기울기는 동일하게 설정되거나 다르게 설정될 수 있다.
리셋기간의 c 구간에는 대략 서스테인전압(Vs)부터 떨어지기 시작하여 기저전압(GND)이나 0[V]까지 전압이 떨어지는 제2 하강 램프파형(Rdz)이 서스테인전극들(Y)에 공급됨과 동시에 대략 서스테인전압(Vs)부터 떨어지기 시작하여 부극성의 소정 전압(-Vny)까지 전압이 떨어지는 제1 하강 램프파형(Rdy)이 스캔전극들(Y)에 공급된다. 이 하강 램프파형들(Rdz, Rdy)이 서스테인전극들(Z)과 스캔전극들(Y)에 공급되는 동안, 어드레스전극들(X)에는 0[V]가 공급된다. 이렇게 하강 램프파형들(Rdz, Rdy)이 공급될 때, 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전이 일어난다. 이 방전에 의해 모든 방전셀들에서 스캔전극들(Y)과 어드레스전극들(X) 상에 형성된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하들이 소거된다.
한편, 제1 및 제2 하강 램프파형(Rdy, Rdz)의 전압(Vry, Vrz)은 동일하게 설정될 수 있다. 또한, 제1 및 제2 하강 램프파형(Rdy, Rdz)의 기울기는 도면과 같이 다르게 설정되거나 동일하게 설정될 수 있다.
도 4 및 도 5와 같은 종래의 구동파형에 의해서는 셋다운기간(SU) 동안 스캔전극들(Y)과 서스테인전극들(Z) 간의 면방전을 주로 일으켜 상판과 하반의 벽전하를 조절하여 어드레스 조건을 맞추게 된다. 이에 비하여, 본 발명에 따른 PDP의 구동방법은 c 구간 동안 스캔전극들(Y)과 어드레스전극들(X) 사이의 대향방전만을 이용하여 벽전하를 조절하므로 어드레스방전에 필요한 벽전하 조절이 용이하여 -Vny 전압을 적절히 조절함으로써 어드레스방전에 관계하는 벽전하를 적절히 소거하여 어드레스 초기조건을 이상적으로 설정할 수 있다. 또한, 어드레스 방전에 필요한 이상적인 초기조건을 구현함으로써 본 발명은 어드레스 구동마진을 높이고 어드레스 방전지연을 줄일 수 있다.
어드레스기간에는 부극성 스캔전압(-Vy)의 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 스캔펄스(scan)에 동기되는 정극성 데이터저압(Vd)의 데이터펄스(data)가 어드레스전극들(X)에 공급된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 공급될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 이 어드레스기간 동안 서스테인전극(Z)에는 정극성 직류전압(Vzdc)이 공급된다.
종래의 구동파형에서 어드레스기간 동안 서스테인전극들(Z)에 공급되는 직류전압(Zdc)은 도 4 및 도 5에서 분명히 알 수 있는 바 일반적으로 서스테인전압(Vs)으로 설정되어 서스테인전극들(Z) 상에 안정적으로 부극성 벽전하를 쌓을 수 있게 하는 목적으로 이용된다. 이에 비하여, 본 발명에 따른 PDP의 구동방법에서 어드레스기간 동안 서스테인전극들(Z)에 공급되는 직류전압(Vzdc)은 b 구간에서 인가되는 상승 램프파형(Ruz)에 의해 일어나는 방전에 의해 서스테인전극들(Z) 상에 부극성 벽전하가 충분히 쌓이게 되므로 서스테인전압(Vs)으로 설정된 종래의 직류전압(Zdc)과 동일한 역할을 하면서도 전압을 더 낮출 수 있다. 즉, 본 발명에 따른 PDP의 구동방법은 어드레스기간 동안 서스테인전극들(Z)에 공급되는 직류전압(Vzdc)의 전압을 서스테인전압(Vs)보다 낮은 전압으로 낮출 수 있다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인전압(Vs)의 서스테인펄스(sus)가 공급된다. 어드레스방전에 의해 선택된 온셀들은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 공급될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 발생된다.
서스테인방전에 이어지는 소거기간에는 0V나 기저전압(GND)부터 서스테인전압(Vs)까지 소정 기울기로 상승하는 소거 램프파형(ers)이 서스테인전극들(Z)에 동시에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.
도 8은 도 4 및 도 5와 같은 종래의 구동파형과 도 6과 같은 본 발명의 구동파형으로 3 전극 교류 면방전형 PDP를 구동할 때 어드레스방전이 일어날 때의 방전전류를 나타낸 시뮬레이션 결과이다. 도 8에서 알 수 있는 바 본 발명의 구동파형으로 PDP를 구동할 때 종래에 비하여 방전이 빠르게 그리고 강하게 일어난다는 것을 알 수 있다.
도 9는 도 4 및 도 5와 같은 종래의 구동파형과 도 6과 같은 본 발명의 구동파형으로 3 전극 교류 면방전형 PDP를 구동할 때 어드레스방전에 의해 형성된 벽전하의 분포를 나타낸 시뮬레이션 결과이다. 도 9에 있어서 내부가 빈 심벌(open symbol)은 상판 벽전하 분포이고 내부가 채워진 심벌(closed symbol)은 하판 벽전하 분포이다. 도 9에서 알 수 있는 바 본 발명의 구동파형으로 PDP를 구동할 때 종래에 비하여 어드레스 방전 후에 형성되는 벽전하의 양이 많아지게 되어 서스테인방전이 빠르고 그리고 안정되게 일어날 수 있다. 이렇게 서스테인 방전이 빠르고 안정되게 일어나기 때문에 고계조는 물론 저계조에서도 구동마진이 확보될 수 있다.
도 10은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 나타낸다.
도 10을 참조하면, 리셋기간의 a 구간은 전술한 실시예와 실질적으로 동일하다.
리셋기간의 b 구간에는 서스테인전극들(Z)에 대략 서스테인전압(Vs)부터 상승하기 시작하여 셋업전압(Vrz)까지 상승하는 제2 상승 램프파형(Ruz)이 공급되고 대략 서스테인전압(Vs)부터 제3 기울기(SLP3)로 전압이 하강하는 하강 램프파형(Rdy)이 스캔전극들(Y)에 공급된다. 또한, 이 b 구간 동안 스캔전극들(Y)에는 도 11과 같이 대략 서스테인전압(Vs)부터 제1 기울기(SLP1)로 변곡점(111)의 전압까지 하강할 수도 있다. 이 b 구간 동안 어드레스전극들(X)에는 0[V]가 공급된다. b 구간은 상판의 전극들(Y, Z) 상에 쌓여진 벽전하들의 일부를 소거함과 아울러 하판의 어드레스전극들(X)에 벽전하를 더 쌓는 기간이다. 제2 상승 램프파형(Ruz)에 의해 전화면의 셀들 내에서 서스테인전극(Z)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 약방전이 일어난다. 여기서, 스캔전극(Y)의 전압이 하강 램프파형(Rdy)에 의해 낮아지므로 전술한 도 6 및 도 7의 실시예보다 스캔전극(Y)과 서스테인전극(Z) 사이의 방전이 더 잘 일어나게 된다. 이렇게 스캔전극(Y)과 서스테인전극(Z) 사이의 방전이 비교적 강하게 그리고 안정되게 일어나게 되므로 구동마진이 더 확대된다.
리셋기간의 c 구간에는 대략 서스테인전압(Vs)부터 떨어지기 시작하여 기저전압(GND)이나 0[V]까지 하강하는 하강 램프파형(Rdz)이 서스테인전극들(Y)에 공급됨과 동시에 제3 기울기(SLP3)로 부극성의 소정 전압(-Vny)까지 전압이 계속 하강하는 램프파형(Rdy)이 스캔전극들(Y)에 공급된다. 또한, 이 b 구간 동안 스캔전극들(Y)에는 도 11과 같이 변곡점(111)의 전압에서 제2 기울기(SLP2)로 부극성의 소정 전압(-Vny)까지 전압이 하강하는 하강 램프파형(Rdy)이 공급될 수도 있다. 이 하강 램프파형들(Rdz, Rdy)이 서스테인전극들(Z)과 스캔전극들(Y)에 공급되는 동안, 어드레스전극들(X)에는 0[V]가 공급된다. 이렇게 하강 램프파형들(Rdz, Rdy)이 공급될 때, 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전이 일어난다. 이 방전에 의해 모든 방전셀들에서 스캔전극들(Y)과 어드레스전극들(X) 상에 형성된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하들이 소거된다.
어드레스기간, 서스테인기간 및 소거기간은 전술한 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
그런데 도 10 및 도 11과 같이 스캔전극들(Y)의 전압이 하강 램프파형(Rdy)에 의해 낮아질 때 서스테인전극들(Z)의 전압이 급격히 변하게 되면 스캔전극들(Y) 상의 전압이 도 12와 같이 일시적으로 전압강하(121)될 수 있다. 이러한 원인은 대화면의 PDP가 큰 정전용량값(Capacitance)을 가지기 때문이다. 다시 말하여, 대화면의 PDP를 도 10 및 도 11과 같은 초기화파형들로 구동하면 스캔전극들(Y)과 서스테인전극들(Z) 사이의 정전 커플링(coupling)으로 인하여 서스테인전극들(Z)의 전압이 급격히 변동할 때 스캔전극들(Y) 상의 전압이 변하게 된다. 이러한 전압강하(121)는 오방전의 원인으로 작용하고 셋다운 방전을 불안정하게 할 수 있다.
도 13은 본 발명의 제3 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도로써 리셋기간에 발생되는 초기화파형을 나타낸다.
도 13을 참조하면, 리셋기간의 a 구간은 전술한 실시예들과 실질적으로 동일하다.
리셋기간의 b 구간에는 서스테인전극들(Z)에 서스테인전압(Vs)부터 상승하기 시작하여 셋업전압(Vrz)까지 상승하는 상승 램프파형(Ruz)이 공급되고 서스테인전압(Vs)부터 하강하기 시작하여 중간전압(Vm)까지 하강하는 하강 램프파형(Rdy)이 스캔전극들(Y)에 공급된다. 이 b 구간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0[V]가 공급된다. b 구간은 상판의 전극들(Y, Z) 상에 쌓여진 벽전하들의 일부를 소거함과 아울러 하판의 어드레스전극들(X)에 벽전하를 더 쌓는 기간이다. 상승 램프파형(Ruz)에 의해 전화면의 셀들 내에서 서스테인전극(Z)과 어드레스전극(X) 사이와 서스테인전극(Z)과 스캔전극(Y) 사이에는 약방전이 일어난다.
리셋기간의 c 구간에는 셋업전압(Vrz)부터 기저전압(GND)이나 0[V]까지 하강하는 하강 램프파형(Rdz)이 서스테인전극들(Y)에 공급됨과 동시에 중간전압(Vm)부터 부극성의 소정 전압(-Vny)까지 하강하는 램프파형(Rdy)이 b 구간에 이어서 스캔전극들(Y)에 계속 공급된다. 이 기간 동안 어드레스전극들(X)에는 기저전압(GND)이나 0[V]가 공급된다. 이렇게 하강 램프파형들(Rdz, Rdy)이 공급될 때, 스캔전극들(Y)과 어드레스전극들(X) 사이에 약방전이 일어난다. 이 방전에 의해 모든 방전셀들에서 스캔전극들(Y)과 어드레스전극들(X) 상에 형성된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하들이 소거된다.
리셋기간의 b 구간과 c 구간 사이에 서스테인전극들(Z)의 전압은 셋업전압(Vrz)으로부터 기저전압(GND)이나 0V까지 점진적으로 낮아지게 된다. 따라서, 서스테인전극들(Z)의 전압이 급격히 변하지 않게 되므로 스캔전극들(Y)의 전압은 서스테인전극들(Z)의 급격한 전압변동에 의해 발생될 수 있는 전압강하없이 하강 램프파형(Rdy)에 의해 점진적으로 낮아진다. 따라서, 벽전하를 소거하기 위한 셋다운방전이 안정하게 일어나게 되고 전압강하로 인한 오방전이 발생되지 않는다.
리셋기간의 b 구간과 c 구간에서 스캔전극들(Y)에는 도 6과 같이 b 구간 동안 서스테인전압을 유지하고 c 구간 동안 전압이 낮아지는 하강 램프파형(Rdy)이나 도 11과 같이 b 구간과 c 구간 사이의 변곡점(111)을 경계로 하여 서로 다른 기울기(SLP1, SLP2)로 전압이 하강하는 하강 램프파형(Rdy)이 공급될 수 있다.
어드레스기간, 서스테인기간 및 소거기간은 전술한 실시예들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
도 14는 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.
도 14를 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(142)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(143)와, 공통전극인 서스테인전극들(Z)을 구동하기 위한 서스테인 구동부(144)와, 각 구동부(142, 143, 144)를 제어하기 위한 타이밍 콘트롤러(141)와, 각 구동부(142, 143, 144)에 필요한 구동전압을 공급하기 위한 구동전압 발생부(145)를 구비한다.
데이터 구동부(142)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이 데이터 구동부(142)는 타이밍 콘트롤러(141)로부터의 타이밍제어신호(CTRX)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.
스캔 구동부(143)는 타이밍 콘트롤러(141)의 제어 하에 스캔전극들(Y1 내지 Yn)에 리셋기간 동안 도 6, 도 10, 도 11, 도 13과 같은 초기화파형들을 공급한다. 그리고 스캔 구동부(143)는 타이밍 콘트롤러(141)의 제어 하에 스캔전극들(Y1 내지 Yn)에 어드레스기간 동안 스캔펄스를 순차적으로 공급한 후에 서스테인기간 동안 서스테인펄스(sus)를 공급한다.
서스테인 구동부(144)는 타이밍 콘트롤러(141)의 제어 하에 서스테인전극들(Z)에 리셋기간 동안 도 6, 도 10, 도 11, 도 13과 같은 초기화파형들을 공급한다. 그리고 서스테인 구동부(144)는 타이밍 콘트롤러(141)의 제어 하에 스캔전극들(Y1 내지 Yn)에 어드레스기간 동안 서스테인전압(Vs) 보다 낮은 직류전압(Vzdc)을 일정하게 공급한 후에 서스테인기간 동안 스캔 구동부(143)와 교대로 동작하여 서스테인펄스(sus)를 서스테인전극들(Z)에 공급하게 된다.
타이밍 콘트롤러(141)는 수직/수평 동기신호와 클럭신호를 입력받고 각 구동부에 필요한 타이밍 제어신호(CTRX, CTRY, CTRZ)를 발생하고 그 타이밍 제어신호(CTRX, CTRY, CTRZ)를 해당 구동부(142, 143, 144)에 공급함으로써 각 구동부(142, 143, 144)를 제어한다. 데이터 제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(CTRY)에는 스캔구동부(143) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 서스테인 제어신호(CTRZ)에는 서스테인구동부(144) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(145)는 상승 램프파형(Ruy, Ruz)의 전압(Vry, Vrz), 하강 램프파형(Rdy)의 전압(-Vny), 어드레스기간 동안 서스테인전극들(Z)에 인가되는 직류전압(Vzdc), 스캔 바이어스전압(Vscb), 스캔전압(-Vy), 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
도 15는 한 쌍의 스캔전극(Y)과 서스테인전극(Z)을 구동하기 위한 스캔 구동부(143)와 서스테인 구동부(144)의 일부를 상세히 나타낸다.
도 15를 참조하면, 스캔 구동부(143)는 에너지 회수회로(161), 구동 스위치 회로(162), 제1 내지 제5 스위치소자(Q1 내지 Q5)를 구비한다.
에너지 회수회로(161)는 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 스캔전극(Y)으로부터 회수하고 그 회수된 에너지를 이용하여 스캔전극(Y)을 충전하게 된다. 이 에너지 회수회로(161)는 공지의 어떠한 에너지 회수회로로도 구현될 수 있다.
구동 스위치 회로(162)는 스캔 바이어스전압원(Vscan-com)과 제1 노드(n1) 사이에 푸쉬풀 형태로 접속되는 제6 및 제7 스위치소자들(Q5, Q6)을 포함한다. 제6 및 제7 스위치소자들(Q5, Q6) 사이의 출력단자는 스캔전극(Y)에 접속된다. 제6 및 제7 스위치소자들(Q6, Q7) 각각은 타이밍 콘트롤러(71)의 제어 하에 스캔 바이어스전압(Vscb)이나 제1 노드(n1) 상의 전압을 스캔전극들(Y)에 공급한다.
제1 스위치소자(Q1)는 서스테인전압원(Vs)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 서스테인전압(Vs)을 제1 노드(n1)에 공급한다.
제2 스위치소자(Q2)는 기저전압원(GND)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 기저전압(GND)을 제1 노드(n1)에 공급한다.
제3 스위치소자(Q3)는 상승 램프 전압원(Vry)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 미리 설정된 RC 시정수에 따라 결정된 기울기로 제1 상승 램프파형(Ruy)을 제1 노드(n1)에 공급한다. 이 제3 스위치소자(Q3)의 제어단자에는 제1 상승 램프파형(Ruy)의 기울기를 조정하기 위한 가변저항(VR1)과 도시하지 않은 캐패시터가 접속된다.
제4 스위치소자(Q4)는 하강 램프 전압원(-Vny)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 미리 설정된 RC 시정수에 따라 결정된 기울기로 제1 하강 램프파형(Rdy)을 제1 노드(n1)에 공급한다. 이 제4 스위치소자(Q4)의 제어단자에는 제1 하강 램프파형(Rdy)의 기울기를 조정하기 위한 가변저항(VR2)과 도시하지 않은 캐패시터가 접속된다.
제5 스위치소자(Q5)는 스캔전압원(Vscan)과 제1 노드(n1) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 스캔전압(-Vy)을 제1 노드(n1)에 공급한다.
서스테인 구동부(144)는 에너지 회수회로(163), 제8 내지 제12 스위치소자(Q8 내지 Q12)를 구비한다.
에너지 회수회로(163)는 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 서스테인전극(Z)으로부터 회수하고 그 회수된 에너지를 이용하여 서스테인전극(Z)을 충전하게 된다. 이 에너지 회수회로(163)는 공지의 어떠한 에너지 회수회로로도 구현될 수 있다.
제8 스위치소자(Q8)는 서스테인전압원(Vs)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 서스테인전압(Vs)을 제2 노드(n2) 즉, 서스테인전극(Z)에 공급한다.
제9 스위치소자(Q9)는 기저전압원(GND)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 기저전압(GND)을 제2 노드(n2)에 공급한다.
제10 스위치소자(Q10)는 상승 램프 전압원(Vrz)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 미리 설정된 RC 시정수에 따라 결정된 기울기로 제2 상승 램프파형(Ruz)을 제2 노드(n2)에 공급한다. 이 제10 스위치소자(Q10)의 제어단자에는 제2 상승 램프파형(Ruz)의 기울기를 조정하기 위한 가변저항(VR3)과 도시하지 않은 캐패시터가 접속된다.
제11 스위치소자(Q11)는 서스테인전압(Vs) 보다 낮은 직류전압원(Vzdc)와 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 어드레스기간 동안 직류전압(Vzdc)을 제2 노드(n2)에 공급한다.
제12 스위치소자(Q12)는 기저전압원(GND)과 제2 노드(n2) 사이에 접속되어 타이밍 콘트롤러(141)의 제어 하에 미리 설정된 RC 시정수에 따라 결정된 기울기로 제2 하강 램프파형(Rdz)을 제2 노드(n2)에 공급한다. 이 제12 스위치소자(Q12)의 제어단자에는 제2 하강 램프파형(Rdz)의 기울기를 조정하기 위한 가변저항(VR4)과 도시하지 않은 캐패시터가 접속된다.
도 16은 도 13에 도시된 초기화파형들을 발생하는 경우에 상기 스위치소자들에 인가되는 타이밍 제어신호들을 나타낸다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 상승 램프파형을 스캔전극과 서스테인전극에 시간차를 두고 순차적으로 인가하고 하강 램프파형을 스캔전극과 서스테인전극에 동시에 인가하여 전 셀들을 초기화시키게 된다. 이 때, 스캔전극에 제1 상승 램프파형이 인가되는 a 구간은 상판과 하판에 벽전하가 형성되는 기간이며, 서스테인전극에 제2 상승 램프파형이 인가되는 b 구간은 상판의 벽전하가 소거되는 기간이다. 스캔전극과 서스테인전극에 동시에 하강 램프파형이 인가되는 c 구간은 상판과 하판의 벽전하를 적절히 소거하는 기간이다. 그리고 본 발명에 따른 PDP의 구동방법 및 장치는 리셋기간 동안 셋다운방전을 일으키기 위하여 서스테인전극에 공급되는 하강 램프파형의 전압을 셋업전압에서 점진적으로 낮추어 스캔전극 상의 전압이 급격히 변하지 않게 함으로서 스캔전극의 전압이 일시적으로 변동되는 것을 방지하게 된다. 이러한 초기화 동작으로 인하여 본 발명에 따른 PDP의 구동방법 및 장치는 첫째, 방전지연 즉, 지터를 줄일 수 있으며 둘 째 정전용량값이 비교적 큰 대화면의 PDP에서 구동전극 전압의 원치 않는 전압강하를 예방할 수 있으므로 PDP를 구동하기에 적합하며 셋째, 상판과 하판의 벽전하 조절이 용이하고 어드레스 초기조건에 안정적인 벽전하를 형성할 수 있으므로 어드레스 동작의 구동마진을 넓힐 수 있으며 셋째, 어드레스 초기조건에서 하판 상에 충분한 양의 벽전하가 일정하게 형성되므로 어드레스 방전 지연 즉, 어드레스 지터가 작게 되므로 싱글 스캔으로 PDP를 구동할 수 있다. 그리고 본 발명에 따른 PDP의 구동방법 및 장치는 빠르고 강하게 어드레스 방전이 형성되고 그 결과 어드레스방전에 의해 형성된 상판의 벽전하 양이 많아지게 되므로 서스테인 방전이 빠르고 그리고 안정되게 일어나게 되므로 서스테인 동작이 안정화되고 서스테인 구동마진이 넓어지게 된다. 나아가, 본 발명에 따른 PDP의 구동방법 및 장치는 초기화전압을 낮출 수 있으므로 콘트라스트특성을 향상시킬 수 있다. 도 4 및 도 5와 같은 종래 기술에 의하면 리셋기간의 블랙휘도가 0.17cd/m2 정도로 높지만 본 발명에 따른 PDP의 구동방법 및 장치에 의한 리셋기간의 블랙휘도가 0.11cd/m2 정도로 작아지게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다.
도 2는 도 1에 도시된 방전셀의 구조를 상세히 나타내는 사시도이다.
도 3은 종래의 플라즈마 디스플레이 패널의 구동방법에 있어서 8 개의 서브필드들이 포함된 종래의 한 프레임을 나타내는 도면이다.
도 4는 종래의 구동 파형을 나타내는 파형도이다.
도 5는 종래의 다른 구동 파형을 나타내는 파형도이다.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 7은 도 6의 초기화파형들이 플라즈마 디스플레이 패널에 공급될 때의 벽전하 분포의 변화를 개략적으로 나타내는 도면이다.
도 8 및 도 9는 종래의 구동파형과 본 발명의 구동파형으로 플라즈마 디스플레이 패널을 구동할 때의 시뮬레이션 결과를 나타내는 그래프이다.
도 10은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 11은 도 10의 초기화파형들을 확대하여 나타내는 파형도이다.
도 12는 도 10의 초기화파형에서 나타날 수 있는 전압변동을 나타내는 파형도이다.
도 13은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도로써 리셋기간 동안 발생되는 초기화파형들을 보여 준다.
도 14는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.
도 15는 도 14에 도시된 스캔 구동부와 서스테인 구동부를 상세히 나타내는 회로도이다.
도 16은 도 13과 같은 구동신호들을 발생하기 위하여 도 15에 도시된 스위치소자의 동작을 나타내는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
151 : 타이밍 콘트롤러 152 : 데이터 구동부
153 : 스캔 구동부 154 : 서스테인 구동부
155 : 구동전압 발생부

Claims (10)

  1. 전 셀들을 초기화하기 위한 리셋기간, 상기 셀들을 선택하기 위한 어드레스기간 및 상기 셀들의 표시를 행하기 위한 서스테인기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널을 구동하기 위한 방법에 있어서,
    상기 리셋기간의 제1 구간 동안 제1 전압까지 상승하는 제1 상승 램프파형을 제1 전극에 공급하는 단계와;
    상기 리셋기간의 제2 구간 동안 전압이 제2 전압까지 상승하는 제2 상승 램프파형을 제2 전극에 공급함과 아울러 상기 제1 전압보다 낮은 제3 전압부터 하강하는 제1 하강 램프파형을 상기 제1 전극에 공급하는 단계와;
    상기 리셋기간의 제3 구간 동안 상기 제2 전압부터 하강하는 제2 하강 램프파형을 상기 제2 전극에 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제3 구간 동안 상기 제1 전극의 전압을 낮추기 위한 제3 하강 램프파형을 상기 제1 전극에 공급하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제3 하강 램프파형의 기울기는 동일한 동일하고 상기 제1 및 제3 하강 램프파형의 전압은 연속적으로 낮아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 제2 하강 램프파형의 전압은 기저전압까지 낮아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 어드레스 기간 동안 상기 제1 전극에 스캔전압을 공급하고 제3 전극에 데이터전압을 공급하여 상기 셀들을 선택하는 단계와;
    상기 서스테인 기간 동안 상기 제1 및 제2 전극들에 교대로 서스테인전압을 공급하여 표시를 행하는 제3 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 전 셀들을 초기화하기 위한 리셋기간, 상기 셀들을 선택하기 위한 어드레스기간 및 상기 셀들의 표시를 행하기 위한 서스테인기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널을 구동하기 위한 장치에 있어서,
    상기 리셋기간의 제1 구간 동안 제1 전압까지 상승하는 제1 상승 램프파형을 제1 전극에 공급하는 제1 초기화회로와;
    상기 리셋기간의 제2 구간 동안 전압이 제2 전압까지 상승하는 제2 상승 램프파형을 제2 전극에 공급함과 아울러 상기 제1 전압보다 낮은 제3 전압부터 하강하는 제1 하강 램프파형을 상기 제1 전극에 공급하는 제2 초기화회로와;
    상기 리셋기간의 제3 구간 동안 상기 제2 전압부터 하강하는 제2 하강 램프파형을 상기 제2 전극에 공급하는 제3 초기화회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 6 항에 있어서,
    상기 제3 초기화회로는 상기 제1 전극의 전압을 낮추기 위한 제3 하강 램프파형을 상기 제1 전극에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제3 하강 램프파형의 기울기는 동일한 동일하고 상기 제1 및 제3 하강 램프파형의 전압은 연속적으로 낮아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  9. 제 6 항에 있어서,
    상기 제2 하강 램프파형의 전압은 기저전압까지 낮아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  10. 제 6 항에 있어서,
    상기 어드레스 기간 동안 상기 제1 전극에 스캔전압을 공급하고 제3 전극에 데이터전압을 공급하기 위한 스캔/어드레스 구동회로와;
    상기 서스테인 기간 동안 상기 제1 및 제2 전극들에 교대로 서스테인전압을 공급하기 위한 서스테인 구동회로를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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