KR100500930B1 - Method for fabrication of semiconductor device using ArF photo-lithography capable of protecting tapered profile of hardmask - Google Patents
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Abstract
본 발명은 반도체소자의 전도층 패턴 형성시 사용되는 하드마스크의 경사 프로파일(제2하드마스크 상부의 첨탑 또는 라운드 현상)을 방지하기에 적합한 반도체소자의 전도층 패턴 형성방법을 제공하기 위한 것으로 이를 위해 본 발명은, 기판 상에 전도층을 형성하는 단계; 상기 전도층 상에 제1하드마스크용 절연막과 제2하드마스크용 도전막을 차례로 형성하는 단계; 상기 제2하드마스크용 도전막 상에 소정의 패턴을 형성하기 위한 ArF 노광원을 이용한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 제2하드마스크용 도전막을 식각하여 제2하드마스크를 형성하는 단계; 적어도 상기 제2하드마스크를 식각마스크로 상기 제1하드마스크용 절연막을 식각하여 제1하드마스크를 형성하는 단계; 제2하드마스크와 제1하드마스크가 적층된 전체 구조 상부에 유동성 절연막 또는 유기 계열의 폴리머막을 증착하는 단계; 세정 공정을 실시하여 상기 유동성 절연막 또는 유기 계열의 폴리머막과 상기 제2하드마스크를 제거하는 단계; 및 상기 제1하드마스크를 식각마스크로 상기 전도층을 식각하여 상기 소정의 패턴을 형성하는 단계를 포함하는 ArF 노광원을 이용한 반도체소자 제조 방법을 제공한다.The present invention is to provide a method for forming a conductive layer pattern of a semiconductor device suitable for preventing the inclination profile (a spire or round phenomenon on the top of the second hard mask) of the hard mask used to form the conductive layer pattern of the semiconductor device. The present invention includes forming a conductive layer on a substrate; Sequentially forming an insulating film for a first hard mask and a conductive film for a second hard mask on the conductive layer; Forming a photoresist pattern using an ArF exposure source for forming a predetermined pattern on the conductive film for the second hard mask; Etching the second hard mask conductive layer using the photoresist pattern as an etching mask to form a second hard mask; Etching the insulating film for the first hard mask using at least the second hard mask as an etch mask to form a first hard mask; Depositing a flowable insulating film or an organic polymer film on the entire structure of the second hard mask and the first hard mask; Performing a cleaning process to remove the flowable insulating film or the organic polymer film and the second hard mask; And etching the conductive layer using the first hard mask as an etch mask to form the predetermined pattern.
Description
본 발명은 반도체소자의 패턴 형성방법에 관한 것으로 특히, 불화아르곤 노광원을 이용한 반도체소자의 하드마스크의 상부가 평탄한 전도패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly, to a method of forming a conductive pattern having a flat upper surface of a hard mask of a semiconductor device using an argon fluoride exposure source.
반도체 소자가 고집적화됨에 따라 패턴간의 거리가 작아지고 식각마스크 역할을 하는 포토레지스트의 증착 두께는 점점 낮아지고 있다. 이렇게 포토레지스트막의 두께가 낮아지면 높은 종횡비의 콘택홀이나 셀프 얼라인 콘택홀 형성 공정에서는 포토레지스트막이 산화막이나 임의의 막질을 식각하는데 마스크 역할을 완벽하게 수행할 수 없게 된다. 그러므로, 포토레지스트막이 마스크 역할을 할 수 있게 산화막이나 임의의 막질과 포토레지스트막의 고선택비를 확보할 수 있는 하드마스크가 필요하다. As semiconductor devices are highly integrated, the distance between patterns becomes smaller and the deposition thickness of the photoresist serving as an etch mask becomes smaller. When the thickness of the photoresist film is lowered, the photoresist film cannot fully perform the role of a mask in etching an oxide film or any film quality in a high aspect ratio contact hole or self-aligned contact hole forming process. Therefore, there is a need for a hard mask capable of securing a high selectivity of an oxide film or any film quality and a photoresist film so that the photoresist film can serve as a mask.
이러한 하드마스크로는 다양한 막질 예컨대, 질화막 또는 폴리실리콘막이 이용되고 있으며, 하드마스크 도입에 따라 상대적으로 포토레지스트막의 선택비 마진을 확보할 수 있을 뿐만아니라, 임계치수(Critical Dimension; 이하 CD라 함)의 손실(Loss)을 최소화함으로써 CD 바이어스(Bias, 포토레지스트 패턴의 CD와 실제 패턴의 CD 차이)를 줄일 수 있게 되었다.Various hard films such as a nitride film or a polysilicon film are used as the hard mask, and the selection ratio of the photoresist film can be secured relatively by the introduction of the hard mask, and also the critical dimension (hereinafter referred to as CD). By minimizing the loss, the CD bias (CD difference between the photoresist pattern and the actual pattern) can be reduced.
그러나, 질화막 계열의 하드마스크를 사용하는 경우 디자인 룰의 감소에 따라 그 두께가 감소하게 되었고, 이에 따라 콘택 형성 등의 공정에서 산화막 식각시 질화막에 대하여 고선택비를 확보하기 위하여 다량의 폴리머 유발 가스가 사용되는 바, 이러한 다량의 폴리머 유발 가스 사용에 따라 식각 공정의 재현성 문제와 경사(Slope)식각 단면에 기인한 콘택 면적 감소에 따른 콘택 저항 증가 등의 문제가 발생하게 된다.한편, 폴리실리콘막을 하드마스크로 사용하는 경우 폴리머 유발 가스에 따른 문제점을 극복할 수 있다 할지라도 예컨대, 콘택홀 형성 공정 후 하드마스크로 사용된 폴리실리콘막을 제거할 때 반도체 기판을 구성하는 실리콘에 대한 선택비 확보가 어려워 제거하기가 어려우며, 특히 최근의 미세 패턴 형성시 주로 사용되는 ArF 노광원용 포토레지스트의 경우 접착(Adhesion) 문제 또한 발생하게 되고, 폴리실리콘 하드마스크 패터닝 자체도 어려운 문제점이 발생하게 된다.However, when the nitride mask-based hard mask is used, its thickness decreases with the reduction of design rules. Accordingly, a large amount of polymer-induced gas is required to secure a high selectivity for the nitride film during oxide etching in a process such as contact formation. As such a large amount of polymer-induced gas is used, problems such as reproducibility of the etching process and an increase in contact resistance due to a decrease in contact area due to slope etching cross-sections occur. Although it is possible to overcome the problems caused by the polymer-induced gas when used as a hard mask, it is difficult to secure the selectivity for silicon constituting the semiconductor substrate when removing the polysilicon film used as the hard mask after the contact hole forming process. Difficult to remove, especially for ArF exposure sources mainly used in recent fine pattern formation If the photoresist is adhered (Adhesion) In addition, a problem occurs, it becomes a polysilicon hard mask pattern itself occurs is difficult.
한편, 비트라인 또는 워드라인의 경우는 그 자체의 수직 두께가 증가함에 따라 패터닝시 식각타겟이 증가하고 또한, 비트라인과 워드라인에 귀금속 등을 사용함에 따라 보다 식각내성이 강한 귀금속 하드마스크도 사용되고 있으며, 귀금속과 질화막을 포함하는 이중 구조의 하드마스크가 점차 사용되고 있다.On the other hand, in the case of bit lines or word lines, the etching target increases during patterning as the vertical thickness of the bit lines or word lines increases, and a precious metal hard mask having stronger etching resistance is also used as the precious metals are used in the bit lines and word lines. In addition, a dual-mask hard mask including a noble metal and a nitride film is gradually being used.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세하게 설명한다.1A to 1C are cross-sectional views illustrating a conductive layer pattern forming process of a semiconductor device according to the prior art, which will be described in detail with reference to the drawings.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(도시하지 않음) 상에 피식각층인 전도층(10)을 증착한 다음, 제1하드마스크용 질화막(11)과 제2하드마스크용 텅스텐막(12)을 차례로 증착한다.First, as shown in FIG. 1A, the conductive layer 10, which is an etched layer, is deposited on a substrate (not shown) on which various elements for forming a semiconductor device are formed. Then, the first hard mask nitride film 11 and the first layer are formed. The tungsten film 12 for two hard masks is deposited one by one.
이어서, 포토리소그라피 공정에서의 노광에 따른 난반사를 방지하고 ArF용 포토레지스트의 하부와의 접착력 향상을 위해 반사방지막(13)을 도포한다.Subsequently, an antireflection film 13 is applied to prevent diffuse reflection due to exposure in the photolithography process and to improve adhesion to the lower portion of the photoresist for ArF.
이어서, 소정의 패턴(여기서, 소정의 패턴은 게이트전극 패턴을 그 일예로 함)을 형성을 위한 포토레지스트 패턴(14)을 형성한다.Next, the photoresist pattern 14 for forming a predetermined pattern (here, the predetermined pattern uses the gate electrode pattern as an example) is formed.
여기서, 전도층(10)은 폴리실리콘막과 텅스텐막이 적층된 것을 그 일예로 하였으며, 반사방지막(13)은 유기 계열을 사용하였다.Here, the conductive layer 10 is an example in which a polysilicon film and a tungsten film are laminated, and the antireflection film 13 uses an organic series.
이어서, 포토레지스트 패턴(14)을 식각마스크로 반사방지막(13)과 제2하드마스크용 텅스텐막(12)을 차례로 식각하는 바, 도 1b는 제2하드마스크(12') 형성에 따라 포토레지스트 패턴(14')의 일부가 식각되고, 반사방지막(13')이 식각되어 패턴 영역이 정의된 공정 단면을 나타낸다.Subsequently, the anti-reflection film 13 and the tungsten film 12 for the second hard mask 12 are sequentially etched using the photoresist pattern 14 as an etch mask. FIG. 1B shows the photoresist as the second hard mask 12 'is formed. A portion of the pattern 14 'is etched and the antireflective film 13' is etched to represent a process cross section in which a pattern region is defined.
이어서, 포토레지스트 패턴(14')과 반사방지막(13') 및 제2하드마스크(12')를 식각마스크로 제1하드마스크용 질화막(11)을 식각하여 제2하드마스크(12")와 제1하드마스크(11')가 적층된 구조를 갖는 도 1c의 공정 단면을 형성한다.Subsequently, the first hard mask nitride film 11 is etched using the photoresist pattern 14 ′, the anti-reflection film 13 ′, and the second hard mask 12 ′ as an etch mask to form the second hard mask 12 ″ and the second hard mask 12 ″. A process cross section of FIG. 1C having a structure in which the first hard mask 11 'is stacked is formed.
한편, 도 1c에서 알 수 있듯이 제1하드마스크(11') 형성시 제2하드마스크(12")의 상부가 경사 식각되어 뾰족한 첨탑 형상을 갖게 된다.Meanwhile, as shown in FIG. 1C, when the first hard mask 11 ′ is formed, an upper portion of the second hard mask 12 ″ is inclined and etched to have a pointed steeple shape.
도 2는 도 1c의 단면 SEM 사진이며, 도 3은 전도층이 식각되어 전도층 패턴이 형성된 단면을 도시한 SEM 사진이다.FIG. 2 is a cross-sectional SEM photograph of FIG. 1C, and FIG. 3 is a SEM photograph showing a cross-section in which a conductive layer pattern is formed by etching the conductive layer.
도 2를 참조하면, 제2하드마스크(12")가 첨탑 형상을 갖는 것을 나타내고 있다. 또한, 도 3을 참조하면, 도 1c의 공정 후 이미 첨탑 형상을 갖는 제2하드마스크(12")를 식각마스크로 하부를 식각하므로, 제2하드마스크(12")의 패턴 형상이 하부로 전사되어 제1하드마스크(11")가 첨탑의 형상을 갖게됨을 알 수 있다.Referring to Fig. 2, the second hard mask 12 " has a spire shape. Also, referring to Fig. 3, the second hard mask 12 " Since the lower portion is etched by the etching mask, it can be seen that the pattern shape of the second hard mask 12 ″ is transferred downward so that the first hard mask 11 ″ has the shape of the spire.
도 4는 텅스텐막과 폴리실리콘막이 적층된 전도패턴의 첨탑 형상을 도시한 TEM 사진이다.4 is a TEM photograph showing the spire shape of a conductive pattern in which a tungsten film and a polysilicon film are laminated.
도 4를 참조하면, 폴리실리콘막(10b)과 텅스텐막(10a)이 적층되어 전도층(10')을 이루고 있으며, 그 상부에 제1하드마스크(11")가 형성되어 있으나, 전술한 바와 같이 제2하드마스크의 첨탑 형상이 하부로 전사되어 제1하드마스크(11")가 이러한 첨탑 형상을 갖게 된다.Referring to FIG. 4, the polysilicon film 10b and the tungsten film 10a are stacked to form a conductive layer 10 ′, and a first hard mask 11 ″ is formed thereon. Likewise, the spire shape of the second hard mask is transferred downward so that the first hard mask 11 "has the spire shape.
한편, 전술한 하드마스크의 첨탑 형상은 다음과 같은 문제점 발생시킨다.On the other hand, the spire shape of the hard mask described above causes the following problems.
1). 셀영역과 주변회로영역 간에 잔류하는 질화막 계열의 제1하드마스크의 두께에서의 차이가 발생한다. 이는 전도층 패턴의 라인(Line)의 사이즈에 따라 잔류하는 제1하드마스크의 두께 차이가 발생한다는 것을 의미하는 것으로, 예컨대, 전도층 패턴의 라인 사이즈가 증가할 수록 잔류하는 제1하드마스크의 두께가 증가한다. 예컨대, 100㎚ 반도체소자 기술에서 셀영역과 주변회로영역 간에는 400Å ∼ 500Å의 차이가 발생함을 수치적으로 계산할 수 있다.One). The difference in the thickness of the nitride film-based first hard mask remaining between the cell region and the peripheral circuit region occurs. This means that the thickness difference of the remaining first hard mask occurs according to the size of the line of the conductive layer pattern. For example, the thickness of the remaining first hard mask increases as the line size of the conductive layer pattern increases. Increases. For example, it can be calculated numerically that a difference of 400 kHz to 500 kHz occurs between the cell region and the peripheral circuit region in the 100 nm semiconductor device technology.
2). 전도층 패턴 사이에 플러그를 형성하는 공정에서 플러그 물질을 증착한 후 평탄화하여 격리시키는 공정(Isolation)에서 제1하드마스크의 두께 조절이 어렵다. 이는 첨탑 부분에서는 CMP 공정 단계에서의 연마율이 급속히 증가하기 때문이며, 이로 인해 SAC 결함과 같은 소자 불량을 초래한다.2). In the process of forming the plug between the conductive layer patterns, the thickness of the first hard mask is difficult to be controlled by the deposition of the plug material and the planarization and isolation of the plug material. This is due to the rapid increase of the polishing rate in the CMP process step in the steeple, resulting in device defects such as SAC defects.
3). 70㎚ 이하의 반도체소자 기술에서는 이중 하드마스크를 사용할 경우에 이러한 첨탑 현상이 더욱 심화될 것이다.3). In the semiconductor device technology of 70 nm or less, the spire phenomenon will be intensified when a double hard mask is used.
따라서, 제2하드마스크 상부의 첨탑 또는 라운드(Round) 현상에 의한 소자 불량을 방지할 수 있는 공정 개발이 필요하다.Therefore, there is a need for a process development capable of preventing device defects caused by a spire or round phenomenon on the second hard mask.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 반도체소자의 전도층 패턴 형성시 사용되는 하드마스크의 경사 프로파일(제2하드마스크 상부의 첨탑 또는 라운드 현상)을 방지하기에 적합한 반도체소자의 전도층 패턴 형성방법을 제공하는데 그 목적이 있다. The present invention proposed to solve the above problems of the prior art, a semiconductor suitable for preventing the inclination profile (a spire or round phenomenon on the top of the second hard mask) of the hard mask used to form the conductive layer pattern of the semiconductor device It is an object of the present invention to provide a method for forming a conductive layer pattern of a device.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 전도층을 형성하는 단계; 상기 전도층 상에 제1하드마스크용 절연막과 제2하드마스크용 도전막을 차례로 형성하는 단계; 상기 제2하드마스크용 도전막 상에 소정의 패턴을 형성하기 위한 ArF 노광원을 이용한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 제2하드마스크용 도전막을 식각하여 제2하드마스크를 형성하는 단계; 적어도 상기 제2하드마스크를 식각마스크로 상기 제1하드마스크용 절연막을 식각하여 제1하드마스크를 형성하는 단계; 제2하드마스크와 제1하드마스크가 적층된 전체 구조 상부에 유동성 절연막 또는 유기 계열의 폴리머막을 증착하는 단계; 세정 공정을 실시하여 상기 유동성 절연막 또는 유기 계열의 폴리머막과 상기 제2하드마스크를 제거하는 단계; 및 상기 제1하드마스크를 식각마스크로 상기 전도층을 식각하여 상기 소정의 패턴을 형성하는 단계를 포함하는 ArF 노광원을 이용한 반도체소자 제조 방법을 제공한다.The present invention to solve the above problems, forming a conductive layer on the substrate; Sequentially forming an insulating film for a first hard mask and a conductive film for a second hard mask on the conductive layer; Forming a photoresist pattern using an ArF exposure source for forming a predetermined pattern on the conductive film for the second hard mask; Etching the second hard mask conductive layer using the photoresist pattern as an etching mask to form a second hard mask; Etching the insulating film for the first hard mask using at least the second hard mask as an etch mask to form a first hard mask; Depositing a flowable insulating film or an organic polymer film on the entire structure of the second hard mask and the first hard mask; Performing a cleaning process to remove the flowable insulating film or the organic polymer film and the second hard mask; And etching the conductive layer using the first hard mask as an etch mask to form the predetermined pattern.
본 발명은, 전도층 패턴 형성시 2중의 하드마스크 구조를 이용하여 전도층 패턴의 형성시 질화막 상부에서의 첨탑 현상을 방지하고자 한다.The present invention is to prevent the spire phenomenon on the top of the nitride film when the conductive layer pattern is formed by using a double hard mask structure when forming the conductive layer pattern.
이를 위해, 상부의 제2하드마스크를 이용하여 하부의 제1하드마스크용 절연막을 식각하여 2중의 하드마스크를 형성한 다음, 전도층에 대한 어택이 없도록 제2하드마스크를 제거한다. 이 때, 유동성 절연막을 전면에 증착하고, 1차 세정 공정을 통해 유동성 절연막의 일부를 제거하고(제1하드마스크 두께의 1/2 정도의 깊이까지), 2차 세정 공정을 통해 제2하드마스크 전부를 제거한 다음, 3차 세정 공정을 통해 유동성 절연막을 제거함으로써, 제2하드마스크의 첨탑 형상의 전사에 따른 제1하드마스크의 첨탑 현상을 방지한다.To this end, a second hard mask is formed by etching the lower insulating film for the first hard mask using the upper second hard mask, and then the second hard mask is removed so that there is no attack on the conductive layer. At this time, the fluid insulating film is deposited on the entire surface, and a part of the fluid insulating film is removed through the first cleaning process (to a depth of about 1/2 of the thickness of the first hard mask), and the second hard mask is performed through the second cleaning process. After removing the entirety, the flowable insulating film is removed through a tertiary cleaning process, thereby preventing the spire phenomenon of the first hard mask due to the spire shape of the second hard mask.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세하게 설명한다.5A to 5E are cross-sectional views illustrating a conductive layer pattern forming process of a semiconductor device according to an embodiment of the present invention, which will be described in detail with reference to the drawings.
먼저, 도 5a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(도시하지 않음) 상에 피식각층인 전도층(20)을 증착한 다음, 제1하드마스크용 절연막(21)과 제2하드마스크용 도전막(22)을 차례로 증착한다.First, as illustrated in FIG. 5A, a conductive layer 20, which is an etched layer, is deposited on a substrate (not shown) on which various elements for forming a semiconductor device are formed, and then an insulating film 21 for a first hard mask is formed. The second hard mask conductive film 22 is sequentially deposited.
여기서, 제1하드마스크용 절연막(21)으로 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용하고, 제2하드마스크용 도전막(22)은 텅스텐 또는 텅스텐 질화막 등을 사용한다.Here, a nitride film-based material film such as a silicon nitride film or a silicon oxynitride film is used as the first hard mask insulating film 21, and a tungsten or tungsten nitride film is used as the second hard mask conductive film 22.
이어서, 포토리소그라피 공정에서의 노광에 따른 난반사를 방지하고 ArF용 포토레지스트의 하부와의 접착력 향상을 위해 반사방지막(23)을 도포한다.Subsequently, the antireflection film 23 is coated to prevent diffuse reflection due to exposure in the photolithography process and to improve adhesion to the lower portion of the photoresist for ArF.
이어서, 소정의 패턴(여기서, 소정의 패턴은 게이트전극 패턴을 그 일예로 함)을 형성을 위한 포토레지스트 패턴(24)을 형성한다.Next, a photoresist pattern 24 for forming a predetermined pattern (here, the predetermined pattern uses the gate electrode pattern as an example) is formed.
여기서, 전도층(20)은 텅스텐막, 티타늄막, 텅스텐 실리사이드막 및 티타늄 나이트라이드막을 포함하는 그룹으로부터 선택된 적어도 하나의 물질막을 이용한다.Here, the conductive layer 20 uses at least one material film selected from the group consisting of a tungsten film, a titanium film, a tungsten silicide film and a titanium nitride film.
반사방지막(23)은 유기 계열을 사용하였다. 또한, 포토레지스트 패턴(24)은 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate) 계통의 폴리머 형태, 또는 이들의 혼합 형태를 갖는 ArF용 포토레지스트를 사용한 것이다.The antireflection film 23 used an organic series. In addition, the photoresist pattern 24 uses a photoresist for ArF having a polymer form of COMA (CycloOlefin-Maleic Anhydride) or Acrylate system, or a mixture thereof.
이어서, 포토레지스트 패턴(24)을 식각마스크로 반사방지막(23)과 제2하드마스크용 도전막(22)을 차례로 식각하는 바, 도 5b는 제2하드마스크(22') 형성에 따라 포토레지스트 패턴(24')의 일부가 식각되고, 반사방지막(23')이 식각되어 패턴 영역이 정의된 공정 단면을 나타낸다.Subsequently, the anti-reflection film 23 and the second hard mask conductive film 22 are sequentially etched using the photoresist pattern 24 as an etch mask. FIG. 5B shows the photoresist as the second hard mask 22 'is formed. A portion of the pattern 24 'is etched, and the anti-reflection film 23' is etched to represent the process cross section in which the pattern region is defined.
이어서, 포토레지스트 패턴(24')과 반사방지막(23') 및 제2하드마스크(22')를 식각마스크로 제1하드마스크용 절연막(21)을 식각하여 제2하드마스크(22")와 제1하드마스크(21')가 적층된 구조를 갖는 도 5c의 공정 단면을 형성한다.Subsequently, the first hard mask insulating film 21 is etched using the photoresist pattern 24 ′, the anti-reflection film 23 ′, and the second hard mask 22 ′ as an etch mask to form the second hard mask 22 ″. A process cross section of FIG. 5C having a structure in which the first hard mask 21 'is stacked is formed.
한편, 도 5c에서 알 수 있듯이 제1하드마스크(51') 형성시 제2하드마스크(22")의 상부가 뾰족한 첨탑 형상을 갖는다.Meanwhile, as shown in FIG. 5C, the upper portion of the second hard mask 22 ″ has a pointed steeple shape when the first hard mask 51 ′ is formed.
이 때, 포토레지스트 패턴(24')과 반사방지막(23')은 자연스럽게 제거된다.At this time, the photoresist pattern 24 'and the anti-reflection film 23' are naturally removed.
본 실시예에서는 전술한 제2하드마스크(22")의 패턴이 하부로 전사되었을 경우 제1하드마스크의 형상 또한 첨탑 형상을 가질 수 있으므로, 첨탑 형상을 갖는 잔류하는 제2하드마스크(22")를 제거한다.In the present embodiment, when the above-described pattern of the second hard mask 22 ″ is transferred downward, the shape of the first hard mask may also have a spire shape, and thus, the remaining second hard mask 22 ″ having a spire shape may be used. Remove it.
도 5d와 도 5e는 이러한 제2하드마스크(22")를 제거하는 공정 과정을 나타내는 바, 상세히 살펴 본다.5D and 5E illustrate a process of removing the second hard mask 22 ″, which will be described in detail.
먼저, 도 5d에 도시된 바와 같이, 상부가 뾰족한 형상을 갖는 제2하드마스크(22")과 제1하드마스크(21')가 적층된 전체 구조 상부에 유동성 절연막 또는 유기 계열의 폴리머막(25)을 증착한다.First, as shown in FIG. 5D, the fluid insulating film or the organic polymer film 25 is formed on the entire structure in which the second hard mask 22 ″ and the first hard mask 21 ′ having the pointed shape are stacked. E).
여기서, 유동성 절연막 또는 유기 계열의 폴리머막(25)은 SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막을 포함하는 것으로, 자체의 유동성(Flow-fill) 때문에 갭-필(Gap-fill) 특성과 평탄화 특성이 우수하다.Here, the flowable insulating film or the organic polymer film 25 includes a spin on glass (SOG) film or an advanced planarization layer (APL) film, and is a gap-fill due to its own flow-fill. Excellent properties and planarization characteristics.
이어서, 도 5e에 도시된 바와 같이 3단계의 습식 세정 공정을 통해 유동성 절연막 유기 계열의 폴리머막(25)과 첨탐 형상의 제2하드마스크(22")를 제거한다.Subsequently, as shown in FIG. 5E, the flowable insulating organic polymer layer 25 and the tack-shaped second hard mask 22 ″ are removed through a three-step wet cleaning process.
한편, 유동성 절연막(25)이 산화막 계열의 물질막이므로 습식 용액으로는 불산계 용액을 사용하며, 유기 계열의 폴리머막(25)인 경우는 O2 플라즈마를 이용한 건식 식각을 이용하며, 제2하드마스크(22")는 텅스텐 계열의 물질막이므로 SC-1을 사용한다.On the other hand, since the fluid insulating film 25 is an oxide-based material film, a hydrofluoric acid-based solution is used as a wet solution, and in the case of the organic polymer film 25, dry etching using an O 2 plasma is used, and the second hard Since the mask 22 "is a tungsten-based material film, SC-1 is used.
먼저, 도면부호 '26'과 같이 불산계 용액을 사용한 습식 세정 공정을 통해 유동성 절연막(25)의 일부를 제거한다. 이 때, 제1하드마스크(21') 높이의 1/2 정도 이내로 제거하는 것이 바람직하다.First, a portion of the flowable insulating layer 25 is removed through a wet cleaning process using a hydrofluoric acid solution as shown by reference numeral 26. At this time, it is preferable to remove within about 1/2 of the height of the first hard mask 21 '.
이어서, 도면부호 '27'과 같이 SC-1(NH4OH:H2O2:H2O=1:4:20)을 사용한 습식 세정 공정을 실시하여 첨탑 형상의 제2하드마스크(22")를 제거한다.Subsequently, a wet cleaning process using SC-1 (NH 4 OH: H 2 O 2: H 2 O = 1: 4: 20) is performed as shown by reference numeral 27 to remove the spire-shaped second hard mask 22 ″.
계속해서, 도면부호 '28'과 같이 불산계 용액을 사용한 습식 세정 공정을 실시하여 잔류하는 유동성 절연막(28)을 제거한다.Subsequently, a wet cleaning process using a hydrofluoric acid solution is performed as indicated by reference numeral 28 to remove the remaining flowable insulating film 28.
한편, 도면에 도시되지는 않았지만, 제1하드마스크(21')를 식각마스크로 전도층(20)을 식각하여 전도층 패턴을 형성한다.Although not shown in the drawings, the conductive layer 20 is etched using the first hard mask 21 ′ as an etch mask to form a conductive layer pattern.
도 6은 전도층 패턴이 형성된 반도체소자의 단면 SEM 사진이다.6 is a cross-sectional SEM photograph of a semiconductor device on which a conductive layer pattern is formed.
도 6을 참조하면, 유동성 절연막(25)의 증착과 3단계의 습식 세정 공정에 의해 제2하드마스크(22")를 제거함에 따라 제1하드마스크(21')의 상부가 평탄화되었으며, 하부 전도층(20)에 대한 어택이 거의 발생하지 않았음을 확인할 수 있다. 도면부호 'SUB'는 기판을 나타내며, 도면부호 '20''은 전도층 패턴을 나타낸다.Referring to FIG. 6, the upper portion of the first hard mask 21 ′ is flattened by removing the second hard mask 22 ″ by the deposition of the flowable insulating layer 25 and the three-step wet cleaning process. It can be seen that hardly an attack on the layer 20 occurred, reference numeral 'SUB' denotes a substrate, and reference numeral '20' denotes a conductive layer pattern.
전술한 바와 같이 이루어지는 본 발명은, 전도층 패턴 형성시 2중의 하드마스크를 사용하며, 이 때, 첨탑 형상을 갖는 제2하드마스크를 유동성 절연막의 증착과 3단계의 세정 공정을 통해 제거하여 제2하드마스크의 형상이 하부로 전사되는 것을 방지할 수 있어, 전도층 패턴의 하드마스크에서의 첨탑 현상을 방지할 수 있음을 실시예를 통해 알아 보았다.The present invention made as described above uses a double hard mask when forming a conductive layer pattern, wherein a second hard mask having a spire shape is removed through deposition of a fluid insulating film and a three-step cleaning process. It can be seen through the embodiment that the shape of the hard mask can be prevented from being transferred downward, and the spire phenomenon in the hard mask of the conductive layer pattern can be prevented.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 본 발명에서는 전도층 패턴으로 게이트전극 패턴을 그 일예로 하였으마, 이외에도 비트라인 패턴이나 금속배선 등에도 응용 가능하다.For example, in the present invention, the gate electrode pattern is used as the conductive layer pattern, but the present invention can be applied to a bit line pattern, a metal wiring, or the like.
전술한 본 발명은, 하드마스크의 경사 프로파일을 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above can prevent the inclination profile of the hard mask, and ultimately, it can be expected to have an excellent effect of improving the yield of the semiconductor device.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도.1A to 1C are cross-sectional views showing a conductive layer pattern forming process of a semiconductor device according to the prior art.
도 2는 도 1c의 단면 SEM 사진.Figure 2 is a cross-sectional SEM picture of Figure 1c.
도 3은 전도층이 식각되어 전도층 패턴이 형성된 단면을 도시한 SEM 사진.3 is a SEM photograph showing a cross section in which a conductive layer pattern is formed by etching the conductive layer.
도 4는 텅스텐막과 폴리실리콘막이 적층된 전도층 패턴의 첨탑 형상을 도시한 TEM 사진.4 is a TEM photograph showing the spire shape of a conductive layer pattern in which a tungsten film and a polysilicon film are laminated.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 전도층 패턴 형성 공정을 도시한 단면도.5A to 5E are cross-sectional views illustrating a conductive layer pattern forming process of a semiconductor device according to an embodiment of the present invention.
도 6은 전도층 패턴이 형성된 반도체소자의 단면 SEM 사진.6 is a cross-sectional SEM photograph of a semiconductor device having a conductive layer pattern formed thereon.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 전도층 21' : 제1하드마스크20: conductive layer 21 ': first hard mask
22" : 제2하드마스크 26 : 제1세정 공정 22 ": 2nd hard mask 26: 1st cleaning process
27 : 제2세정 공정 28 : 제3세정 공정27: 2nd washing process 28: 3rd washing process
25 : 유동성 절연막 또는 유기 계열의 폴리머막25: fluid insulating film or organic polymer film
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