KR100498715B1 - 반도체소자의절연막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 절연막 형성 방법에 관한 것으로, 막의 질을 개선시키기 위하여 실리콘 리치 산화막을 형성한 후 인-시투 방식으로 상기 실리콘 리치 산화막상에 BPSG막을 형성하므로써 절연막의 질이 개선된다. 그러므로 계면 특성이 향상되어 소자의 전기적 특성이 향상되고, 공정의 단순화를 이루어 소자의 수율이 향상될 수 있도록 한 반도체 소자의 절연막 형성 방법에 관한 것이다.

Description

반도체 소자의 절연막 형성 방법
본 발명은 반도체 소자의 절연막 형성 방법에 관한 것으로, 특히 막의 질을 개선하고, 공정을 단순화시킬 수 있도록 한 반도체 소자의 절연막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 도전층간의 전기적 절연 및 평탄화를 위하여 절연막을 형성한다.
종래에는 도전층 패턴이 형성된 실리콘 기판상에 절연막을 형성하기 위하여 먼저, 상기 실리콘 기판상에 저압 화학 기상 증착(LPCVD) 방법으로 TEOS막을 증착한 후 상기 TEOS막의 밀도를 증가시키기 위하여 열처리를 실시한다. 그리고 상기 TEOS막상에 BPSG막을 도포하여 표면을 평탄화시킨다. 그런데 상기 TEOS막의 층덮힘(Step coverage) 특성은 우수하지만, 낮은 막의 밀도로 인하여 상기 절연막의 계면 특성이 불안정해진다. 그러므로 소자의 동작시 누설 전류(leakage current)가 발생되어 소자의 전기적 특성이 저하된다. 또한, 상기 TEOS막 및 BPSG막 형성시 상기 실리콘 기판을 로드(Load)하는 과정에서 파티클(Particle)의 유입이 많으며, 공정 진행 시간이 길어져 소자의 수율이 저하된다.
따라서 본 발명은 실리콘 리치 산화막을 형성한 후 인-시투 방식으로 상기 실리콘 리치 산화막상에 BPSG막을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 절연막 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 도전층 패턴이 형성된 실리콘 기판상에 실리콘 리치 산화막을 형성한 후 상기 실리콘 리치 산화막상에 BPSG막을 형성하는 것을 특징으로 하며, 상기 BPSG막은 인- 시투 방식으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1A 및 제 1B 도는 본 발명에 따른 반도체 소자의 절연막 형성 방법을 설명하기 위한 소자의 단면도로서,
제 1A 도는 SiH4 및 N2O 가스를 플라즈마 소오스(Plasma source)로 이용하여 도전층 패턴(2)이 형성된 실리콘 기판(1)상에 실리콘 리치 산화막(Silicon rich oxide; 3)을 형성한 상태의 단면도로서, 이때 PECVD(Plasma Enhanced CVD) 장비의 샤워 해드(Shower head)에는 0.8 내지 1.2 KW의 고주파 전력을 공급하고, 히터 블록(Heater block)에는 0.4 내지 0.6 KW의 저주파 전력을 인가한다. 여기서 상기 고주파 전력의 주파수는 13 내지 14 MHz 이며, 상기 저주파 전력의 주파수는 50 내지 500 KHz가 되도록 한다.
제 1B 도는 인-시투 방식으로 상기 실리콘 리치 산화막(3)상에 BPSG막(4)을 형성하여 표면을 평탄화시킨 상태의 단면도로서, 상기 BPSG막(4)은 TEOS 가스를 소오스로 이용하여 형성한다.
상술한 바와 같이 본 발명에 의하면 실리콘 리치 산화막을 형성한 후 인-시투 방식으로 상기 실리콘 리치 산화막상에 BPSG막을 형성하므로써 절연막의 질이 개선된다. 그러므로 계면 특성이 향상되어 소자의 전기적 특성이 향상되고, 공정의 단순화를 이루어 소자의 수율이 향상될 수 있는 탁월한 효과가 있다.
제 1A 및 제 1B 도는 본 발명에 따른 반도체 소자의 절연막 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 도전층 패턴
3: 실리콘 리치 산화막 4: BPSG막

Claims (6)

  1. 반도체 소자의 절연막 형성 방법에 있어서,
    도전층 패턴이 형성된 실리콘 기판 상에 상기 도전층 패턴과의 계면 특성을 고려하여 TEOS막보다 밀도가 높은 실리콘 리치 산화막을 형성하는 단계; 및
    상기 실리콘 리치 산화막 상에 BPSG막을 형성하되, 파티클이 유입되는 것을 방지하기 위하여 상기 BPSG막을 인-시투로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 리치 산화막 형성시 SiH4 및 N2O 가스가 플라즈마 소오스로 이용되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 리치 산화막 형성시 PECVD 장비의 샤워 해드에는 고주파 전력이 공급되고, 히터 블록에는 저주파 전력이 공급되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  4. 제 3 항에 있어서,
    상기 고주파 전력은 0.8 내지 1.2 KW이며, 상기 저주파 전력은 0.4 내지 0.6 KW인 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  5. 제 3 항에 있어서,
    상기 고주파 전력의 주파수는 13 내지 14 MHz이며, 상기 저주파 전력의 주파수는 50 내지 500 KHz인 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 BPSG막 형성시 TEOS 가스가 소오스로 이용되는 것을 특징으로 하는 반도체 소자의 절연막 형성 방법.
KR1019960017620A 1996-05-23 1996-05-23 반도체소자의절연막형성방법 KR100498715B1 (ko)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022386A (ko) * 1991-05-14 1992-12-19 문정환 반도체 장치의 폴리실리콘 증착방법
KR960002635A (ko) * 1994-06-08 1996-01-26 김주용 반도체 소자의 금속층간절연막 형성방법

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* Cited by examiner, † Cited by third party
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KR960002635A (ko) * 1994-06-08 1996-01-26 김주용 반도체 소자의 금속층간절연막 형성방법

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