KR100498591B1 - Trench device isolation method for highly integrated semiconductor devices - Google Patents
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Abstract
본 발명은 실리콘기판의 소정 부분을 선택적으로 식각하여 상기 소자분리영역에 트렌치를 형성하는 단계, 상기 트렌치의 내벽에 상기 실리콘기판의 서로 이웃한 활성 영역 상부의 트랜지스터들을 서로 분리시키기 위한 제1절연막을 형성하는 단계, 상기 트렌치 내벽을 포함한 실리콘기판의 전면에 상기 활성영역 하부의 상기 실리콘기판내의 불순물이 상기 소자분리영역으로 분리되는 것을 막아주기 위한 배리어층을 형성하는 단계, 상기 배리어충 상에 상기 트렌치 내부를 매립하는 제2절연막을 형성하는 단계, 상기 제2절연막과 배리어층을 CMP하는 단계, 및 문턱전압조절을 위한 이온주입공정을 위해 VT 스크린 산화공정을 진행하여 상기 실리콘기판 표면에 스크린산화막을 형성하면서 상기 배리어층의 양측 상부 엣지부분을 산화시키는 단계를 포함하여 구성되는 고집적 반도체소자의 소자분리방법을 제공함으로써 트렌치 소자분리시 발생하는 좁은폭 효과(Inverse Narrow Width Effect)를 일으키는 주요 원인인 모트(Moat)현상과 보론 분리(Boron Segregation)현상을 억제시킨다.According to an embodiment of the present invention, a trench is formed in the isolation region by selectively etching a predetermined portion of a silicon substrate, and a first insulating layer is formed on an inner wall of the trench to separate transistors on adjacent active regions of the silicon substrate from each other. Forming a barrier layer on the silicon substrate including the trench inner wall to prevent impurities in the silicon substrate under the active region from being separated into the device isolation region; and forming a barrier layer on the trench A screen oxide film is formed on the surface of the silicon substrate by performing a V T screen oxidation process for forming a second insulating film filling the inside, CMP of the second insulating film and the barrier layer, and ion implantation process for adjusting the threshold voltage. Oxidizing both upper edge portions of the barrier layer while forming a film; By providing a device isolation method of a highly integrated semiconductor device is configured to suppress the Moat phenomenon and the Boron Segregation phenomenon, which is the main cause of the Inverse Narrow Width Effect that occurs during the trench device separation.
Description
본 발명은 고집적 반도체소자의 트렌치 소자분리방법에 관한 것으로, 특히 배리어층을 사용함으로써 트렌치 소자분리시 발생하는 역 좁은폭 효과(Inverse Narrow Width Effect)를 일으키는 주요 원인인 모트(Moat)현상과 보론 분리(Boron Segregation)현상을 억제시키는 트렌치 소자분리방법에 관한 것이다.The present invention relates to a trench isolation method of a highly integrated semiconductor device, in particular the moat phenomenon and boron separation, which is the main cause of the inverse narrow width effect that occurs during trench isolation by using a barrier layer (Boron Segregation) relates to a trench isolation method to suppress the phenomenon.
반도체소자 제조에 있어서, 디자인룰이 감소함에 따라 소자분리방법으로 LOCOS를 대신하여 트렌치 소자분리방법이 적용되고 있다.In semiconductor device manufacturing, as the design rule decreases, a trench device isolation method is applied instead of LOCOS as a device isolation method.
도 1은 종래의 트렌치 소자분리공정을 나타낸 도면이다. 먼저, 도 1a를 참조하면, 반도체기판(1)상에 패드산화막(2)과 소자분리용 질화막(3)을 차례로 형성한 후, 질화막(3)과 패드산화막(2)을 소정패턴으로 패터닝하고, 이 패턴을 마스크로 이용하여 노출된 기판부위를 식각함으로써 소정의 소자분리영역(A)에 트렌치를 형성한다.1 is a view showing a conventional trench isolation process. First, referring to FIG. 1A, after the pad oxide film 2 and the device isolation nitride film 3 are sequentially formed on the semiconductor substrate 1, the nitride film 3 and the pad oxide film 2 are patterned in a predetermined pattern. Using the pattern as a mask, the exposed substrate portions are etched to form trenches in the predetermined device isolation region A. FIG.
이어서 도 1b에 나타낸 바와 같이 절연막(4)을 상기 형성된 트렌치를 포함한 기판 전면에 형성한 후, CMP(Chemical Mechanical Polishing)등의 공정에 의해 연마하여 트렌치내에 매립시킨다.Subsequently, as shown in FIG. 1B, the insulating film 4 is formed on the entire surface of the substrate including the formed trench, and then polished and embedded in the trench by a process such as CMP (Chemical Mechanical Polishing).
다음에 도 1c에 나타낸 바와 같이 상기 소자분리용 질화막(3)을 제거한 후, 게이트산화막(5) 형성을 위한 산화공정을 진행한다.Next, as shown in FIG. 1C, the nitride film 3 for device isolation is removed, and then an oxidation process for forming the gate oxide film 5 is performed.
상기한 종래의 트렌치 소자분리공정은 도 1c에 나타난 바와 같이 모트(Moat) 현상이 심하게 나타나는 문제가 있다. 이 모트현상은 소자분리용 질화막 식각후에 산화막이 습식식각공정을 거치면서 등방성으로 식각되기 때문에 나타나는 현상이다. 이러한 모트현상은 게이트바이어스를 가했을 때 트렌치의 코너부분에 전계가 집중되어 측벽에 활성영역(B)의 중앙부위보다 더 낮은 전압에서 채널이 형성되어 트랜지스터 특성을 저하시킨다.In the conventional trench device isolation process, as shown in FIG. This mott phenomenon occurs because the oxide layer is isotropically etched after the etching process of the nitride layer for device isolation. In the mott phenomenon, when a gate bias is applied, an electric field is concentrated at corner portions of the trench, and a channel is formed at a voltage lower than the center portion of the active region B on the sidewall, thereby degrading transistor characteristics.
또한, 상기 종래 기술에 의해 게이트 산화 공정을 진행할 경우, 트렌치 측벽에서는 기판쪽에서 산화막쪽으로 보론의 분리(segregation)가 일어나 활성영역의 중앙부위보다 가장자리부위의 문턱전압(Threshold voltage, VT)가 낮아지는 역 좁은폭 효과(Inverse Narrow Width Effect)를 유발시킨다.In the case proceed to the gate oxidation process by the prior art, the trench side walls in the separation of boron into the oxide film side of the substrate (segregation) is up threshold voltage of the edge portion than the central portion of the active region (Threshold voltage, V T) is lowered It causes the Inverse Narrow Width Effect.
한편, 역 좁은폭 효과(Inverse Narrow Width Effect)를 방지하기 위한 기존의 방법으로는 다음과 같은 방법들이 있었다. 트렌치 식각후 웨이퍼를 8˚ 경사지게 한 후, 웨이퍼를 회전시키면서 4번에 걸쳐 이온주입을 행하거나 트렌치를 테이퍼(taper) 형태로 형성한 뒤 수직으로 이온주입하는 방법이 있다.Meanwhile, conventional methods for preventing the inverse narrow width effect include the following methods. After the trench is etched, the wafer is inclined by 8 °, and the ion is implanted four times while the wafer is rotated, or the trench is formed in a taper shape, and then ion implanted vertically.
상기 웨이퍼를 회전시키면서 이온주입하는 방법은 공정이 복잡하고 트랜지스터의 채널폭 감소시 도펀트가 이온주입에 의해 활성영역으로 침입하게 되어 오히려 좁은폭 효과(Narrow Width Effect)를 유발하게 되는 문제점이 있다. 또한 후속 열공정에 의해 이온주입된 도펀트의 측면확산(lateral diffusion)이 발생하여 채널 폭이 좁은 고집적소자에서는 문제가 되고 있다.In the ion implantation method while rotating the wafer, the process is complicated and when the channel width of the transistor is reduced, the dopant penetrates into the active region by ion implantation, which causes a narrow width effect. In addition, lateral diffusion of ion implanted dopants occurs by a subsequent thermal process, which is a problem in high integration devices having a narrow channel width.
한편, 트렌치를 테이퍼 형태로 형성한 뒤 수직으로 이온주입하는 방법은 상기한 웨이퍼를 경사지게 하여 이온주입하는 방법에 비해 활성영역으로 도펀트가 확산하는 것을 억제할 수 있는 장점이 있으나 소자분리영역의 폭에 따른 균일한 테이퍼 식각이 어렵고 후속 열공정에 의해 이온주입된 도펀트의 측면확산이 여전히 문제가 된다. 그리고 위와 같은 이온주입방법은 트렌치 측벽에 이온주입으로 인한 손상을 입히므로 접합 누설특성을 악화시킨다.On the other hand, the method of vertically implanting the trench after the trench is tapered has an advantage of suppressing diffusion of the dopant into the active region compared to the method of injecting the wafer by tilting the wafer. Uniform taper etching is difficult and side diffusion of the dopants implanted by subsequent thermal processes is still a problem. In addition, the ion implantation method as described above causes damage due to ion implantation on the trench sidewalls, thereby deteriorating junction leakage characteristics.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 소자분리를 위한 트렌치 식각후 배리어층을 형성함으로써 기판의 보론이 분리되는 것을 막고 트렌치 코너부분이 둥글게 되어 그 부분에 전계가 집중되는 현상을 유발시키는 모트현상을 방지하며 이에 따라 채널폭이 작아짐에 따라 문턱전압이 낮아지는 현상을 막을 수 있도록 하는 고집적 반도체소자의 트렌치 소자분리방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the problems of the prior art described above, by forming a barrier layer after the trench etching for device isolation to prevent the separation of the boron of the substrate and the rounded corner corner portion of the phenomenon that the electric field is concentrated in the portion It is an object of the present invention to provide a trench isolation method of a highly integrated semiconductor device, which prevents the induced mott phenomenon and thus prevents the threshold voltage from decreasing as the channel width decreases.
상기 목적을 달성하기 위한 본 발명의 고집적 반도체소자의 소자분리방법은 활성영역과 소자분리영역이 정의된 실리콘기판 상에 패드산화막과 소자분리용질화막을 차례로 형성하는 단계, 포토레지스트패턴을 마스크로 상기 소자분리용질화막과 패드산화막을 패터닝하는 단계, 상기 패드산화막 패터닝후 노출되는 상기 실리콘기판의 소정 부분을 선택적으로 식각하여 상기 소자분리영역에 트렌치를 형성하는 단계, 상기 트렌치의 내벽에 상기 실리콘기판의 서로 이웃한 활성영역 상부의 트랜지스터들을 서로 분리시키기 위한 제1절연막을 형성하는 단계, 상기 트렌치 내벽을 포함한 실리콘기판의 전면에 상기 활성영역 하부의 상기 실리콘 기판내의 불순물이 상기 소자분리영역으로 분리되는 것을 막아주기 위한 배리어층을 형성하는 단계, 상기 배리어층 상에 상기 트렌치 내부를 매립하는 제2절연막을 형성하는 단계, 상기 소자분리용질화막이 노출될 때까지 상기 제2절연막과 배리어층을 CMP하는 단계, 상기 소자분리용질화막과 패드산화막을 제거하는 단계, 및 문턱전압조절을 위한 이온주입공정을 위해 VT 스크린 산화공정을 진행하여 상기 실리콘기판 표면에 스크린산화막을 형성하면서 상기 배리어층의 양측 상부 엣지부분을 산화시키는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a device isolation method of a highly integrated semiconductor device according to the present invention comprises sequentially forming a pad oxide film and a device isolation nitride film on a silicon substrate on which an active region and a device isolation region are defined, and using the photoresist pattern as a mask. Patterning a device isolation nitride film and a pad oxide film, selectively etching a predetermined portion of the silicon substrate exposed after the pad oxide film patterning to form a trench in the device isolation region, and forming a trench in the inner wall of the trench Forming a first insulating layer for isolating transistors on adjacent active regions from each other, wherein impurities in the silicon substrate under the active region are separated into the device isolation region on the entire surface of the silicon substrate including the trench inner wall; Forming a barrier layer for blocking the vessel; Forming a second insulating film filling the inside of the trench on the fish layer, CMPing the second insulating film and the barrier layer until the device isolation nitride film is exposed, and removing the device isolation nitride film and the pad oxide film And oxidizing the upper edge portions of both sides of the barrier layer while forming a screen oxide film on the surface of the silicon substrate by performing a V T screen oxidation process for the ion implantation process for adjusting the threshold voltage. .
또한, 본 발명의 고집적 반도체소자의 소자분리 방법은 활성영역과 소자분리 영역이 정의된 실리콘기판 상에 패드산화막과 소자분리용질화막을 차례로 형성하는 단계, 포토레지스트패턴을 마스크로 상기 소자분리용질화막과 패드산화막을 패터닝하는 단계, 상기 패드산화막 패터닝후 노출되는 상기 실리콘기판의 소정 부분을 선택적으로 식각하여 상기 소자분리영역에 트렌치를 형성하는 단계, 상기 트렌치의 측면에 상기 활성영역 하부의 상기 실리콘 기판내의 불순물이 상기 소자분리영역으로 분리되는 것을 막아주기 위한 배리어층을 형성하는 단계, 상기 배리어층이 형성된 트렌치 내부를 매립하는 제2절연막을 형성하는 단계, 상기 소자분리용질화막이 노출될 때까지 상기 제2절연막을 CMP하는 단계, 상기 소자분리용질화막과 패드산화막을 제거하는 단계, 및 문턱전압조절을 위한 이온주입공정을 위해 VT 스크린 산화공정을 진행하여 상기 실리콘기판 표면에 스크린산화막을 형성하면서 상기 배리어층의 양측 상부 엣지부분을 산화시키는 단계를 포함하는 것을 특징으로 한다.In addition, in the device isolation method of the highly integrated semiconductor device of the present invention, the step of forming a pad oxide film and a device isolation nitride film in order on a silicon substrate in which an active region and a device isolation region are defined, the device isolation nitride film using a photoresist pattern as a mask And patterning a pad oxide layer, selectively etching a predetermined portion of the silicon substrate exposed after the pad oxide layer patterning to form a trench in the device isolation region, and forming the trench in the device isolation region below the active region. Forming a barrier layer to prevent impurities within the isolation region from being formed, forming a second insulating layer filling the inside of the trench in which the barrier layer is formed, until the device isolation nitride layer is exposed CMPing the second insulating film, and removing the device isolation nitride film and the pad oxide film. And oxidizing the upper edge portions of both sides of the barrier layer while forming a screen oxide film on the surface of the silicon substrate by performing a V T screen oxidation process for the ion implantation process for adjusting the threshold voltage. do.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 2f에 본 발명의 제1실시예에 의한 반도체소자의 트렌치 소자분리방법을 공정순서에 따라 도시하였다.2A to 2F illustrate a trench device isolation method of a semiconductor device according to a first embodiment of the present invention according to a process sequence.
먼저, 도 2a를 참조하면, 실리콘기판(1) 위에 패드산화막(2)을 형성하고, 이 위에 소자분리용 질화막(3)을 형성한다. 그리고 소정의 포토레지스트패턴을 마스크로 이용하여 상기 소자분리용 질화막(3)과 패드산화막(2)을 패터닝하고, 이에 따라 노출되는 실리콘기판(11) 부위를 소정 깊이로 식각하여 소정의 소자분리영역(A)에 트렌치를 형성한다. 여기서, 소자분리영역(A)을 제외한 나머지 부분은 활성영역(B)으로 정의된다. 이어서 산화공정을 수행하여 트렌치의 내벽에 측벽산화막(9)을 형성한다. 이 측벽산화막(9)은 서로 이웃한 활성영역(B) 상부의 트랜지스터들을 서로 분리시키기 위한 것이다.First, referring to FIG. 2A, a pad oxide film 2 is formed on a silicon substrate 1, and a nitride film 3 for device isolation is formed thereon. Then, the device isolation nitride film 3 and the pad oxide film 2 are patterned by using a predetermined photoresist pattern as a mask, and the exposed portions of the silicon substrate 11 are etched to a predetermined depth to provide a predetermined device isolation region. A trench is formed in (A). Here, the remaining portion except for the isolation region A is defined as the active region B. Subsequently, an oxidation process is performed to form the sidewall oxide film 9 on the inner wall of the trench. This sidewall oxide film 9 is for separating transistors on the adjacent active region B from each other.
다음에 도 2b를 참조하면, P형 불순물(보론)이 고농도로 도핑된 P+ 폴리실리콘층(6)을 트렌치 내벽을 포함한 기판 전면에 형성한다. 이 P+ 폴리실리콘층(6)을 활성영역(B) 하부의 실리콘기판내의 보론이 소자분리영역(A)으로 분리(segregation)되는 것을 막아준다.Referring next to FIG. 2B, a P + polysilicon layer 6 doped with a high concentration of P-type impurities (boron) is formed on the entire surface of the substrate including the trench inner wall. The P + polysilicon layer 6 prevents the boron in the silicon substrate under the active region B from being separated into the device isolation region A. FIG.
이어서 도 2c를 참조하면, 산화막 등의 트렌치절연층(4)을 상기 트렌치를 포함한 실리콘기판(1) 전면에 형성한 후, 트렌치절연층(4)과 P+ 폴리실리콘층(6)간의 선택비가 없는 슬러리(Slurry)로 소자분리용 질화막(3) 위까지 STI CMP(Chemical Mechanical Polishing)를 행한다.Next, referring to FIG. 2C, a trench insulating layer 4 such as an oxide film is formed over the silicon substrate 1 including the trench, and there is no selectivity between the trench insulating layer 4 and the P + polysilicon layer 6. STI CMP (Chemical Mechanical Polishing) is performed on the nitride film 3 for device isolation with a slurry.
다음에 도 2d를 참조하면, 트렌치절연층(4)을 습식식각한 후, 상기 소자분리용 질화막(3)을 제거한다.Next, referring to FIG. 2D, after the trench insulation layer 4 is wet etched, the device isolation nitride film 3 is removed.
이어서 도 2e에 나타낸 바와 같이, 패드산화막(2)을 제거한 후 문턱전압(VT)조절을 위한 이온주입공정을 위해 VT 스크린 산화(Screen oxidation)공정을 진행하여 스크린산화막(2a)을 형성하는데, 이때 P+ 폴리실리콘층(6)의 일부(7)가 산화된다. 종래의 기술에서는 VT 스크린 산화공정 이후의 세정 단계에서 산화막이 등방성으로 식각되어 모트현상이 일어나지만, 본 발명에서는 트렌치절연층(4)이 등방성으로 식각되는 동안 트렌치 측벽쪽의 P+ 폴리실리콘층(6)의 산화된 부분(7)이 트렌치 코너쪽의 산화막이 식각되는 것을 막아 주기 때문에 모트현상이 일어나지 않으며 이로 인해 트렌치의 코너부분에 전계가 집중되는 현상을 억제하여 문턱전압(VT)이 낮아지는 것을 막을 수 있다.Then for forming a pad oxide film (2) the threshold voltage (V T) V T screen oxide for ion implantation process for controlling (Screen oxidation), the process proceeds to step screen oxide film (2a) was removed as shown in Fig. 2e In this case, part 7 of the P + polysilicon layer 6 is oxidized. In the prior art, in the cleaning step after the V T screen oxidation process, the oxide film is etched isotropically so that a mott phenomenon occurs. Since the oxidized portion 7 of 6) prevents the oxide film on the corner of the trench from being etched, no mott phenomenon occurs, thereby suppressing the concentration of an electric field in the corner of the trench, thereby lowering the threshold voltage (V T ). You can stop losing.
다음에 도 2f에 나타낸 바와 같이, 스크린산화막(2a)을 제거한 후에 게이트 산화공정을 진행하여 게이트산화막(5)을 형성하면 트렌치의 상부 코너부분이 각이 지지 않는 완만한 형태의 소자분리구조가 완성된다.Next, as shown in FIG. 2F, when the gate oxide film 5 is formed by removing the screen oxide film 2a and forming the gate oxide film 5, a device isolation structure having a gentle shape in which the upper corner portion of the trench is not angled is completed. do.
도 3a 내지 3f는 본 발명의 제2실시예에 의한 트렌치 소자분리방법을 도시한 것이다.3A to 3F illustrate a trench device isolation method according to a second embodiment of the present invention.
먼저, 도 3a를 참조하면, 실리콘기판(1)위에 패드산화막(2)을 형성하고, 이 위에 소자분리용 질화막(3)을 형성한다. 그리고 소정의 포토레지스트패턴을 마스크로 이용하여 상기 소자분리용 질화막(3)과 패드산화막(2)을 패터닝하고, 이에 따라 노출되는 실리콘기판(1) 부위를 소정깊이로 식각하여 소정의 소자분리영역(A)에 트렌치를 형성한다.First, referring to FIG. 3A, a pad oxide film 2 is formed on a silicon substrate 1, and a device isolation nitride film 3 is formed thereon. Then, the device isolation nitride film 3 and the pad oxide film 2 are patterned using a predetermined photoresist pattern as a mask, and the exposed silicon substrate 1 is etched to a predetermined depth so that a predetermined device isolation region is formed. A trench is formed in (A).
이어서 도 3b를 참조하면, P형 불순물(보론)이 고농도로 도핑된 P+ 폴리실리콘층(6)을 트렌치내벽을 포함한 기판 전면에 형성한다. 이 P+ 폴리실리콘층(6)은 활성영역(B) 하부의 기판내의 보론이 소자분리영역(A)으로 분리(segregation)되는 것을 막아준다. 이어서 상기 P+ 폴리실리콘층(6)을 이방성식각하여 트렌치 측면에만 남도록 한다. 이와 같이 하면 상기 제1실시예에서와 같이 산화막을 트렌치 내벽에 형성하지 않고도 서로 이웃한 활성영역(B)상의 트랜지스터들을 서로 분리할 수 있게 된다.3B, a P + polysilicon layer 6 doped with a high concentration of P-type impurities (boron) is formed on the entire surface of the substrate including the trench inner wall. This P + polysilicon layer 6 prevents the boron in the substrate under the active region B from being separated into the device isolation region A. The P + polysilicon layer 6 is then anisotropically etched so that it remains only on the trench side. In this way, transistors on adjacent active regions B can be separated from each other without forming an oxide film on the trench inner wall as in the first embodiment.
다음에 3c를 참조하면, 산화막등의 트렌치절연층(4)을 상기 트렌치를 포함한 기판 전면에 형성한 후, 트렌치절연층(4)과 P+ 폴리실리콘층(6)간의 선택비가 없는 슬러리로 소자분리용 질화막(3) 위까지 STI CMP를 행한다.Next, referring to 3c, a trench insulating layer 4 such as an oxide film is formed on the entire surface of the substrate including the trench, and then the device is separated into a slurry having no selectivity between the trench insulating layer 4 and the P + polysilicon layer 6. STI CMP is performed up to the solute nitride film 3.
다음에 도 3d를 참조하면, 트렌치절연층(4)을 습식식각한 후, 상기 소자분리용 질화막(3)을 제거한 다음, 도 3e에 나타낸 바와 같이 패드산화막(2)을 제거한후 문턱전압(VT) 조절을 위한 이온주입공정을 위해 VT 스크린 산화공정을 진행하여 스크린산화막(2a)을 형성하는데, 이때 P+ 폴리실리콘층(6)의 일부(7)가 산화된다.Next, referring to FIG. 3D, after the trench insulation layer 4 is wet etched, the device isolation nitride film 3 is removed, and as shown in FIG. 3E, the pad oxide film 2 is removed, and then the threshold voltage V is removed. In order to control the ion implantation process for T ), the screen oxide film 2a is formed by performing a V T screen oxidation process, wherein a part 7 of the P + polysilicon layer 6 is oxidized.
이어서 도 3f에 나타낸 바와 같이 스크린산화막(2a)을 제거한 다음 게이트산화공정을 진행하여 게이트산화막(5)을 형성하면 트렌치의 상부 코너부분이 각이 지지 않는 완만한 형태의 소자분리구조가 완성된다.Subsequently, as shown in FIG. 3F, when the screen oxide film 2a is removed and the gate oxidation process is performed to form the gate oxide film 5, a device isolation structure having a gentle shape in which the upper corner portion of the trench is not angled is completed.
도 4a 내지 4c는 본 발명의 제3실시예에 의한 트렌치 소자분리방법을 나타낸 공정순서도이다.4A through 4C are flowcharts illustrating a trench isolation method according to a third embodiment of the present invention.
먼저, 도 4a를 참조하면, 실리콘기판(1)위에 패드산화막(2)을 형성하고, 이 위에 소자분리용 질화막(3)을 형성한다. 그리고 소정의 포토레지스트패턴을 마스크로 이용하여 상기 소자분리용 질화막(3)과 패드산화막(2)을 패터닝하고, 이에 따라 노출되는 실리콘기판(1) 부위를 소정깊이로 식각하여 소정의 소자분리영역(A)에 트렌치를 형성한다.First, referring to FIG. 4A, a pad oxide film 2 is formed on a silicon substrate 1, and a nitride film 3 for device isolation is formed thereon. Then, the device isolation nitride film 3 and the pad oxide film 2 are patterned using a predetermined photoresist pattern as a mask, and the exposed silicon substrate 1 is etched to a predetermined depth so that a predetermined device isolation region is formed. A trench is formed in (A).
이어서 도 4b를 참조하면, 배리어층으로서 배리어질화막(8)을 트렌치내벽을 포함한 기판 전면에 형성한 후, 트렌치절연층(4)을 상기 트렌치를 포함한 기판 전면에 형성한 후, 상기 트렌치절연층(4)을 소자분리용 질화막(3)이 노출될때까지 CMP에 의해 연마한다.Referring next to FIG. 4B, after the barrier nitride film 8 is formed on the entire surface of the substrate including the trench inner wall, the trench insulating layer 4 is formed on the entire surface of the substrate including the trench, and then the trench insulating layer ( 4) is polished by CMP until the element isolation nitride film 3 is exposed.
다음에 도 4c를 참조하면, 상기 소자분리용 질화막(3)과 패드산화막(2)을 제거한 후, 게이트산화막(5) 형성을 위한 산화공정을 진행한다.Next, referring to FIG. 4C, the nitride film 3 for isolation and the pad oxide film 2 are removed, followed by an oxidation process for forming the gate oxide film 5.
상기 실시예에서는 배리어층으로 P+폴리실리콘층 대신 유전물질인 배리어질화막(8)을 사용하는데, 이 경우에는 도 4c에 나타낸 바와 같이 모트현상은 일어나며 트렌치 코너부분에 전계가 집중되는 현상을 크게 개선되지 못하지만 보론의 분리를 막을 수 있는 방법이다.In this embodiment, a barrier nitride film 8, which is a dielectric material, is used as the barrier layer instead of the P + polysilicon layer. In this case, as shown in FIG. 4C, a mott phenomenon occurs and a phenomenon in which an electric field is concentrated in a trench corner part is not greatly improved. However, it is a way to prevent the separation of boron.
이상에 설명되어진 바와 같이, 본 발명에 의하면, 트렌치 형성후, P+폴리실리콘층을 형성함으로써 다음과 같은 효과가 예상된다.As described above, according to the present invention, the following effects are expected by forming a P + polysilicon layer after trench formation.
1) 기존의 트렌치 형성후, 게이트 산화공정까지 거치면서 발생하였던 모트 현상을 방지함으로써 게이트바이어스를 가했을 때 트렌치의 코너부분에 전계가 집중되어 측벽에 활성영역의 중앙부위보다 더 낮은 전압에서 채널이 형성되는 현상을 막을 수 있다.1) When the gate bias is applied, an electric field is concentrated when the gate bias is applied to prevent the mote phenomenon that occurred during the gate oxidation process after the formation of the trench, and a channel is formed at a lower voltage than the center portion of the active region on the sidewall. It can prevent the phenomenon.
2) 본 발명과 같이 행할 경우, 활성영역의 보론의 분리를 막아 측벽 반전을 막을 수 있으며, 이온주입에 의한 손상이 없어 접합누설특성도 양호하게 된다.2) In the case of the present invention, the sidewall reversal can be prevented by preventing the separation of boron in the active region, and there is no damage caused by ion implantation, so that the junction leakage property is also good.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본 발명에 의하면, 게이트바이어스를 가했을 때 트렌치의 코너부분에 전계가 집중되는 현상이 방지되고, 활성영역의 보론의 분리를 막아 측벽 반전을 막을 수 있으며, 접합누설특성을 개선할 수 있다.According to the present invention, when the gate bias is applied, an electric field is concentrated at the corners of the trench, the boron of the active region is prevented from being separated, and the sidewall inversion is prevented, and the junction leakage characteristic can be improved.
도 1a 내지 1c는 종래기술에 의한 트렌치 소자분리방법을 도시한 공정순서도,1A to 1C are flowcharts illustrating a trench isolation method according to the prior art;
도 2a 내지 2f는 본 발명의 제1실시예에 의한 트렌치 소자분리방법을 도시한 공정순서도,2A through 2F are process flowcharts showing a trench isolation method according to a first embodiment of the present invention;
도 3a 내지 3f는 본 발명의 제2실시예에 의한 트렌치 소자분리방법을 도시한 공정순서도,3A to 3F are flowcharts illustrating a trench isolation method according to a second embodiment of the present invention;
도 4a 내지 4c는 본 발명의 제3실시예에 의한 트렌치 소자분리방법을 도시한 공정순서도.4A to 4C are flowcharts illustrating a trench isolation method according to a third embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
A:소자분리영역 B:활성영역A: device isolation region B: active region
1:P형 실리콘기판 2:패드산화막1: P-type silicon substrate 2: Pad oxide film
3:소자분리용 질화막 4:트렌치절연층3: nitride film for device isolation 4: trench insulating layer
5:게이트산화막 6:P+폴리실리콘층(배리어층)5: gate oxide film 6: P + polysilicon layer (barrier layer)
7:P+폴리실리콘층의 산화된 부분 8:베리어질화막7: Oxidized portion of P + polysilicon layer 8: Barrier nitride film
9:측벽산화막9: side wall oxide film
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