KR100474588B1 - Device isolation method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 산화막 형성후 그 하부에 질화막을 형성하므로서 이후 공정에서 형성되는 트랜지스터의 누설전류를 감소시키고 항복전압의 저하문제를 해결하도록한 트렌치를 이용한 반도체장치의 소자격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 실리콘기판 상에 마스크층을 형성하고 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 단계와, 실리콘기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 단계와, 트렌치 부위의 노출된 실리콘기판의 표면에 산화막을 형성하는 단계와, 트렌치 표면에 위치하는 산화막과 기판사이에 차단막을 형성하는 단계와, 산화막을 포함하는 트렌치를 매립하는 절연막을 형성하는 단계와, 마스크층을 제거하고 절연층의 표면을 평탄화시키며 활성영역의 표면을 노출시키는 단계를 포함하는 공정으로 이루어진다.The present invention relates to a method for isolating a device of a semiconductor device, in which an oxide film is formed on a trench surface of a semiconductor substrate before the insulating material is buried, and a nitride film is formed at a lower portion thereof, thereby reducing leakage current of a transistor formed in a subsequent process. And a method for isolating a device of a semiconductor device using a trench to solve the problem of lowering the breakdown voltage. A device isolation method of a semiconductor device according to the present invention includes forming a mask layer on a silicon substrate and patterning the semiconductor substrate to expose a predetermined portion of the semiconductor substrate to define a device isolation region and an active region. Forming a trench of depth, forming an oxide film on the surface of the exposed silicon substrate in the trench, forming a blocking film between the oxide film and the substrate located on the trench surface, and filling the trench including the oxide film Forming an insulating film; and removing the mask layer, planarizing the surface of the insulating layer, and exposing the surface of the active region.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 산화막 형성후 그 하부에 질화막을 형성하므로서 이후 공정에서 형성되는 트랜지스터의 누설전류를 감소시키고 항복전압의 저하문제를 해결하도록한 트렌치를 이용한 반도체장치의 소자격리방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method for a semiconductor device, and more particularly, to forming a nitride film under the oxide film on the trench surface of the semiconductor substrate before the insulating material is buried, thereby forming a nitride film under the leakage of the transistor formed in a subsequent process. The present invention relates to a method for isolating a device of a semiconductor device using a trench that reduces current and solves a problem of lowering a breakdown voltage.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다. As the integration of semiconductor devices continues, technology development for reducing the device isolation region occupying a considerable area of the semiconductor device is actively progressing.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 버퍼산화막(buffer oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다. 상기에서 필드산화막은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant : 02)가 버퍼산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.In general, semiconductor devices have isolated devices by LOCOS (Local Oxidation of Silicon) method. In the LOCOS method, a thin film buffer oxide is formed between the nitride film and the semiconductor substrate and oxidized to eliminate stress caused by the thermal characteristics of the nitride film and the semiconductor substrate, which are the oxide masks that define the active region. A field oxide film to be used is formed. The field oxide film is grown not only in the vertical direction of the semiconductor substrate but also in the oxidant (Oxidant: 0 2 ) in the horizontal direction along the buffer oxide film, so that it is grown under the pattern edge of the nitride film.
이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다. The phenomenon in which the field oxide film encroaches on the active region is called Bird's Beak because its shape is similar to that of a bird's beak. This bird beak is half the thickness of the field oxide film. Therefore, the length of the buzz bek should be minimized to reduce the size of the active area.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.In order to reduce the length of the buzz beak, a method of reducing the thickness of the field oxide film was introduced. However, when the thickness of the field oxide film is reduced in the 16M DRAM class or higher, the capacitance between the wiring and the semiconductor substrate increases and the signal transmission speed decreases. Is generated. In addition, there is a problem that the threshold voltage Vt of the parasitic transistor formed in the isolation region between the elements is lowered by the wiring used as the gate of the element, thereby lowering the isolation characteristic between the elements.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다. Thus, a method for device isolation while reducing the length of the buzz bee has been developed. As a method of isolation of the device while reducing the length of the buzz beak, the thickness of the stress buffer buffer oxide film is reduced, and the PBLOCOS (Poly Si Buffered LOCOS) in which the polysilicon layer is interposed between the semiconductor substrate and the nitride film is used as the nitride film. There are shielded interface LOCOS (SILO) to protect, and recessed LOCOS techniques to form a field oxide film in a semiconductor substrate.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다. However, the above techniques are not suitable for device isolation technology of next-generation devices having an integration level of 256M DRAM or more due to the flatness of the isolation region surface and the precise design rule.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.Therefore, a BOX (buried oxide) type shallow trench isolation technology has been developed that can overcome the problems of various device isolation technologies. BOX type device isolation technology A trench is formed on a semiconductor substrate and has a structure in which silicon oxide or polycrystalline silicon which is not doped with impurities is embedded by chemical vapor deposition (hereinafter referred to as CVD). Therefore, no buzz beaking occurs, there is no loss of the active region, and a flat surface can be obtained by embedding and etching back the oxide film.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.1A to 1D are process diagrams illustrating a device isolation method using a shallow trench according to the prior art.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.Referring to FIG. 1A, a buffer oxide film 13 is formed on a semiconductor substrate 11 by a thermal oxidation method, and chemical vapor deposition (hereinafter referred to as CVD) is performed on the buffer oxide film 13. Silicon nitride is deposited to form a mask layer 15.
그리고, 마스크층(15) 및 버퍼산화막(13)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다. The mask layer 15 and the buffer oxide film 13 are sequentially patterned to expose the semiconductor substrate 11 by a photolithography method to define the device isolation region and the active region.
도 1b를 참조하면, 마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(17)를 형성한다. 상기에서 트렌치(17)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 그리고 노출된 트렌치(17)의 표면을 산화시켜 산화막(16)을 형성한다.Referring to FIG. 1B, the trench 17 is formed by etching the exposed device isolation region of the semiconductor substrate 11 to a predetermined depth using the mask layer 15 as a mask. The trench 17 is formed by anisotropic etching by reactive ion etching (hereinafter referred to as RIE) or plasma etching. The oxide 16 is formed by oxidizing the exposed surface of the trench 17.
도 1c를 참조하면, 마스크층(15) 상에 절연물질로 산화실리콘층(19)을 트렌치(17)를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘층(19)을 마스크층(15) 표면이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(17) 내에만 잔류되도록 한다. 이 때, 트렌치(17) 내에 잔류하는 산화실리콘층(19)은 소자를 분리하는 필드산화막(19)이 된다. Referring to FIG. 1C, a silicon oxide layer 19 is deposited on the mask layer 15 with an insulating material by CVD to fill the trench 17. Then, the silicon oxide layer 19 is etched back by chemical-mechanical polishing (hereinafter referred to as CMP) method or RIE method so that the surface of the mask layer 15 is exposed so as to remain only in the trench 17. do. At this time, the silicon oxide layer 19 remaining in the trench 17 becomes a field oxide film 19 separating the elements.
도 1d를 참조하면, 마스크층(15) 및 버퍼산화막(13)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 필드산화막(19)의 반도체기판(11)의 표면 보다 높은 부분도 식각되어 단차가 감소된다.Referring to FIG. 1D, the mask layer 15 and the buffer oxide film 13 are sequentially removed by a wet etching method to expose the active region of the semiconductor substrate 11. At this time, a portion higher than the surface of the semiconductor substrate 11 of the field oxide film 19 is also etched to reduce the level difference.
상술한 종래의 반도체장치의 소자격리방법은 마스크층 및 버퍼산화막을 습식 식각하여 제거하면서 필드산화막의 반도체기판 표면 보다 높은 부분도 식각할 때 이 필드산화막은 습식 식각에 의해 트렌치와 접합 부분의 상부에 홈(recess hump)이 형성된다.The device isolation method of the conventional semiconductor device described above uses a wet etching process to remove the mask layer and the buffer oxide film while etching the portion higher than the surface of the semiconductor substrate of the field oxide film, and the field oxide film is formed on the upper portion of the trench and the junction by wet etching. A recess hump is formed.
이후, 도시되지는 않았으나, 게이트, 소스/드레인, 실리사이드 등의 형성공정을 실시하여 모스 소자를 완성한다.Thereafter, although not shown, a MOS device is completed by performing a process of forming a gate, a source / drain, a silicide, and the like.
게이트산화막과 다결정실리콘으로 게이트를 형성할 때 홈이 형성된 부분에서 게이트산화막의 두께가 감소되고 이 홈의 내부에 다결정실리콘이 잔류하게 되므로 게이트가 활성영역을 에워싸는 구조가 된다. 그러므로, 소자 구동시 홈의 내부에 잔류하는 다결정실리콘에 의해 전계가 증가되어 누설 전류가 흐르게 된다. 즉, 소스/드레인 형성공정과 실리사이드 형성등의 후속공정에서 소스/드레인 졍션의 계면과 콘택을 이루는 실리사이드 계면이 근접되어 과도한 누설전류가 발생하고 항복전압이 저하된다. 또한, 게이트산화막의 두께가 감소에 의해 전계가 집중되어 소자 특성을 저하시키는 문제점이 있다.When the gate is formed of the gate oxide film and the polysilicon, the thickness of the gate oxide film is reduced in the grooved portion, and the polysilicon remains in the groove, so that the gate surrounds the active region. Therefore, the electric field is increased by the polycrystalline silicon remaining inside the groove when the device is driven so that the leakage current flows. That is, in the subsequent processes such as the source / drain formation process and the silicide formation, the silicide interface making contact with the interface of the source / drain junction is approached to generate excessive leakage current and the breakdown voltage is lowered. In addition, there is a problem in that the electric field is concentrated by decreasing the thickness of the gate oxide film, thereby degrading device characteristics.
따라서, 본 발명의 목적은 트렌치와 접합 부분의 상부에 홈이 형성되는 것에 기인한 누설전류를 감소시키고 항복전압의 저하문제를 해결하기 위하여 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 산화막 형성후 그 하부에 질화막을 형성하도록한 소자격리방법을 제공하는데 있다.Accordingly, an object of the present invention is to reduce the leakage current caused by the formation of grooves in the upper portion of the trench and the junction and to reduce the breakdown voltage. The present invention provides a device isolation method for forming a nitride film under the oxide film formed on the surface.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 실리콘기판 상에 마스크층을 형성하고 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 단계와, 실리콘기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 단계와, 트렌치 부위의 노출된 실리콘기판의 표면에 산화막을 형성하는 단계와, 트렌치 표면에 위치하는 산화막과 기판사이에 차단막을 형성하는 단계와, 산화막을 포함하는 트렌치를 매립하는 절연막을 형성하는 단계와, 마스크층을 제거하고 절연층의 표면을 평탄화시키며 활성영역의 표면을 노출시키는 단계를 포함하는 공정으로 이루어진다.In order to achieve the above object, a device isolation method of a semiconductor device according to the present invention includes forming a mask layer on a silicon substrate and patterning the semiconductor substrate to expose a predetermined portion of the semiconductor substrate, thereby defining a device isolation region and an active region. Forming a trench having a predetermined depth in the exposed portion of the trench, forming an oxide film on the surface of the exposed silicon substrate in the trench, forming a blocking film between the oxide film and the substrate located on the trench surface; And forming an insulating film filling the trench, and removing the mask layer, planarizing the surface of the insulating layer, and exposing the surface of the active region.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 얕은 트렌치를 이용한 반도체장치의 소자격리방법을 도시하는 공정도이다.2A to 2E are process diagrams illustrating a device isolation method of a semiconductor device using a shallow trench according to the present invention.
도 2a를 참조하면, 반도체기판(21) 상에 열산화 방법으로 버퍼산화막(23)을 형성하고, 이 버퍼산화막(23) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(25)을 형성한다.Referring to FIG. 2A, a buffer oxide film 23 is formed on a semiconductor substrate 21 by a thermal oxidation method, and a chemical vapor deposition (hereinafter referred to as CVD) method is formed on the buffer oxide film 23. Silicon nitride is deposited to form a mask layer 25.
그리고, 마스크층(25) 및 버퍼산화막(23)을 포토리쏘그래피 방법으로 반도체기판(21) 표면의 격리영역이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다. The mask layer 25 and the buffer oxide film 23 are sequentially patterned to expose the isolation region on the surface of the semiconductor substrate 21 by a photolithography method to define the device isolation region and the active region.
도 2b를 참조하면, 마스크층(25)을 마스크로 사용하여 반도체기판(21)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(27)를 형성한다. 상기에서 트렌치(27)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 그리고 노출된 트렌치(27)의 표면을 산화시켜 산화막(26)을 형성한다.Referring to FIG. 2B, the trench 27 is formed by etching the exposed device isolation region of the semiconductor substrate 21 to a predetermined depth using the mask layer 25 as a mask. The trench 27 is formed by anisotropic etching by reactive ion etching (hereinafter referred to as RIE) or plasma etching. The exposed surface of the trench 27 is oxidized to form an oxide film 26.
그리고, 트렌치를 이루는 실리콘기판(21)과 산화막(26) 사이에 질소를 침투시켜 차단막으로 질화막(Si3N4)(28)을 형성한다. 이러한 질화막(28)의 형성은 질소 분위기에서 산화막(26) 표면에 어닐링을 실시하여 형성할 수 있다. 이러한 질화막(28)은 반도체기판의 실리콘면과 이후 트렌치를 매립하여 필드산화막을 이루는 절연물질층과의 사이에 위치하므로 소스/드레인 형성시의 불순물 이온과 실리콘의 아웃-디퓨젼(out-diffusion)을 방지하므로서 소스/드레인의 콘택부위와 실리사이드층의 공정여유도를 확보할 수 있다.Then, nitrogen is penetrated between the silicon substrate 21 and the oxide film 26 forming the trench to form a nitride film (Si 3 N 4 ) 28 as a blocking film. The nitride film 28 may be formed by annealing the oxide film 26 surface in a nitrogen atmosphere. Since the nitride film 28 is located between the silicon surface of the semiconductor substrate and an insulating material layer forming a field oxide film by filling a trench later, out-diffusion of impurity ions and silicon during source / drain formation As a result, the process margin of the contact portion of the source / drain and the silicide layer can be secured.
도 2c를 참조하면, 마스크층(25) 상에 절연물질로 산화실리콘층(29)을 트렌치(27)를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘층(29)을 마스크층(25) 표면이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(27) 내에만 잔류되도록 한다. 이 때, 트렌치(27) 내에 잔류하는 산화실리콘층(29)은 소자를 분리하는 필드산화막(29)이 된다. Referring to FIG. 2C, a silicon oxide layer 29 is deposited on the mask layer 25 with an insulating material by CVD to fill the trench 27. Then, the silicon oxide layer 29 is etched back by chemical-mechanical polishing (hereinafter referred to as CMP) method or RIE method so that the surface of the mask layer 25 is exposed so as to remain only in the trench 27. do. At this time, the silicon oxide layer 29 remaining in the trench 27 becomes a field oxide film 29 separating the elements.
도 2d를 참조하면, 마스크층(25) 및 버퍼산화막(23)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(21)의 활성영역을 노출시킨다. 이 때, 필드산화막(29)의 반도체기판(21)의 표면 보다 높은 부분도 식각되어 단차가 감소된다.Referring to FIG. 2D, the mask layer 25 and the buffer oxide film 23 are sequentially removed by a wet etching method to expose the active region of the semiconductor substrate 21. At this time, a portion higher than the surface of the semiconductor substrate 21 of the field oxide film 29 is also etched to reduce the level difference.
이후, 도시되지는 않았으나, 게이트, 소스/드레인, 실리사이드 등의 형성공정을 실시하여 모스 소자를 완성한다.Thereafter, although not shown, a MOS device is completed by performing a process of forming a gate, a source / drain, a silicide, and the like.
따라서, 트렌치 표면 하부에 형성된 차단막으로서의 질화막은 반도체기판의 실리콘면과 이후 트렌치를 매립하여 필드산화막을 이루는 절연물질층과의 사이에 위치하므로 소스/드레인 형성시의 불순물 이온과 실리콘의 아웃-디퓨젼을 방지하므로서 소스/드레인의 콘택부위와 실리사이드층의 공정여유도를 확보할 수 있고, 모스소자의 항복전압의 저하를 방지하여 소자의 신뢰성을 향상시키는 장점이 있다.Therefore, the nitride film as a blocking film formed under the trench surface is located between the silicon surface of the semiconductor substrate and the insulating material layer filling the trench to form a field oxide film. By preventing the process, it is possible to secure the process margin of the contact region of the source and drain and the silicide layer, and to improve the reliability of the device by preventing the breakdown voltage of the MOS device from decreasing.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도1A to 1D are process cross-sectional views showing a device isolation method of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도2A to 2D are process cross-sectional views showing a device isolation method for a semiconductor device according to the present invention.
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1998
- 1998-08-27 KR KR10-1998-0034794A patent/KR100474588B1/en not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000015072A (en) | 2000-03-15 |
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