KR100497292B1 - 전계방사형 전자원 및 그 구동방법 - Google Patents

전계방사형 전자원 및 그 구동방법 Download PDF

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Abstract

전자원(10)은, 하부전극(12)과 드리프트층(6)과 표면전극(7)으로 구성되는 전자원 소자(10a)를 구비하고 있다. 드리프트층(6)은 하부전극(12)과 표면전극(7) 사이에 개재한다. 표면전극(7)과 하부전극(12) 사이에 표면전극(7)이 고전위로 되는 전압이 인가된 때에 작용하는 전계에 의해, 전자가 드리프트층(6)을 통과하여, 표면전극(7)을 통하여 방사된다. 표면전극(7)과 하부전극(12) 사이에 순방향 바이어스 전압(양전압)이 인가된 때에는, 인가종료 직후에 역바이어스 전압(음전압)이 인가되고, 드리프트층(6)내의 트랩(9)에 포획되어 있는 전자가 드리프트층(6) 밖으로 방출된다. 이것에 의해 전자원(10)의 수명이 길게 된다.

Description

전계방사형 전자원 및 그 구동방법{FIELD EMISSION-TYPE ELECTRON SOURCE AND METHOD OF BIASING THE SAME}
본발명은, 전계방사에 의해 전자선을 방사하는 전자원 소자를 구비한 전계방사형 전자원 및 그 구동방법에 관한 것이다.
종래, 전계방사형 전자원(이하 「전자원」이라 한다)으로서는, 하부전극과 하부전극에 대향하는 금속박막으로 되는 표면 전극(상부전극)과, 하부전극과 표면전극 사이에 개재하는 전자통과층을 구비한 것이 알려져 있다. 이러한 종류의 전자원에 있어서는, 하부전극과 표면전극 사이에, 표면전극이 고전위로 되도록 전압을 인가했을때에 작용하는 전계에 의해, 전자통과층내에서 하부전극으로부터 표면전극으로 향하는 방향으로 전자가 통과한다. 전자통과층을 통과한 전자는, 표면 전극을 통하여 방사된다. 이러한 종류의 전자원으로서는, 전자통과층으로 산화 또는 질화된 다공질 다결정 실리콘층으로 이루어지는 강전계 드리프트층(이하, 「드리프트층」이라 한다)을 사용한 것이 알려져 있다(예를들면, 일본 특허 제2987141호 공보참조). 또한, 전자통과층으로서 산화 또는 질화된 단결정 실리콘층을 사용한 전자원이나, 전자통과층으로서 절연체층을 사용한 MIM(Metal-Insulator-Metal)형의 전자원(예를들면, 일본 특개평 7-226146호 공보참조)등도 알려져 있다.
도 15는 드리프트층을 가진 종래의 전자원의 한 예를 나타내고 있다. 도 15에 나타낸 바와같이, 전자원(10)에 있어서는, 도전성 기판으로서의 n형 실리콘기판(1)의 표면(front surface)상에, 논도프(nondope)의 다결정 실리콘층을 사이에 끼어서, 산화 또는 질화된 다공질 다결정 실리콘층(다공질화된 다결정 실리콘층)으로 되는 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는, 금속박막(예를들면, 금박막)으로 되는 표면전극(7)이 형성되어 있다. n형 실리콘기판(1)의 이면(back surface)에는, 오믹전극(2)이 형성되어 있다. n형 실리콘기판(1)과 오믹전극(2)으로 하부전극(12)을 구성하고 있다. 한편, n형 실리콘기판(1)과 드리프트층(6) 사이에 다결정 실리콘층(3)을 개재하지 않고, n형 실리콘 기판(1)의 표면(front surface)상에 드리프트층(6)을 형성한 전자원도 제안되어 있다.
도 15에 나타내는 전자원(10)에서는, n형 실리콘기판(1)과 오믹전극(2)으로 하부전극(12)을 구성하고 있다. 그러나, 도 16에 나타내는 바와같이, 예를들면 글라스 기판으로 이루어진 절연성기판(11)의 표면(front surface)상에, 금속재료로 이루어진 하부전극(12)을 형성한 전자원(10)도 제안되어 있다.
도 15 또는 도 16에 나타내는 전자원(10)에서는, 다음과 같은 프로세스로 전자가 방사된다. 즉, 먼저 콜렉터전극(21)이 표면전극(7)에 대향하여 배치된다. 그리고, 표면전극(7)과 콜렉터전극(21) 사이를 진공으로 한 상태에서, 표면전극(7)이 하부전극(12)에 대하여 고전위로 되도록, 표면전극(7)과 하부전극(12)의 사이에 직류전압 Vps가 인가된다. 또 콜렉터전극(21)이 표면전극(7)에 대하여 고전위가 되도록 콜렉터전극(21)과 표면전극(7)사이에 직류전압 Vc가 인가된다. 각 직류전압 Vps, Vc가 적절히 설정되면, 하부전극(12)으로부터 주입된 전자가 드리프트층(6)을 드리프트하여, 표면전극(7)을 통하여 방사된다. 도 15 또는 16 중의 1점 쇄선은, 표면전극(7)을 통하여 방사되는 전자 e-의 흐름을 나타내고 있다. 드리프트층(6)의 표면에 도달한 전자는 열전자라고 생각되며, 표면전극(7)을 용이하게 터널링하여 진공중으로 방사된다. 각 전자원(10)에서는, 일반적으로, 표면전극(7)과 하부전극(12)사이를 흐르는 전류는 다이오드전류 Ips로 불리어지고, 콜렉터 전극(21)과 표면전극(7) 사이를 흐르는 전류는 에미션 전류 (방출전자전류) Ie라 불리어진다. 각 전자원(10)에서는, 다이오드 전류 Ips에 대한 에미션 전류 Ie의 비율(=Ie/Ips)이 크면 클수록, 전자방출 효율이 높게 된다. 상기 각 전자원(10)에서는 표면전극(7)과 하부전극(12)사이에 인가하는 직류전압 Vps를 10-20V의 저전압으로 하여도 전자를 방출시킬수 있고, 직류전압 Vps가 크면 클수록, 에미션 전류 Ie가 크게 된다.
한편, 도 15 또는 도 16에 나타나는 전자원(10)은, 예를들면 디스플레이의 전자원으로 사용된다(도 12 참조)
그런데, 상기 종래의 전자원(10)에서는 전자를 포획하는 트랩이 드리프트층(6)내에 존재하기 때문에, 하부전극(12)으로부터 드리프트층(6)에 주입된 전자의 일부가 트랩에 포획된다. 이것에 의해, 에미션 전류 Ie가 시간이 경과함에 따라 감소되기 때문에 전자원의 수명은 비교적 짧다.
그래서, 하부전극과 표면전극사이에, 극성이 번갈아서 반전하는 전계를 인가함으로써, 트랩에 포획되어 있는 전자를 방출시키도록한 전자원의 구동방법이 제안되어 있다(예를들면, 일본 특개평 7-226146호 공보참조). 또한, 이 전자원은 금속 또는 고농도로 도핑된 반도체로 이루어지는 상부전극(표면전극)과, 금속 또는 고농도로 도핑된 반도체로 이루어지는 하부전극사이에 절연체층을 개재하는 MIM형의 전자원이다. 이 전자원에서는 상부전극과 하부전극사이에 인가되는 전압의 극성을 번갈아 반전시킬 수 있기 때문에, 절연체층내에서 상부전극근방에 존재하여 전자를 포획하는 트랩과, 절연층내에서 하부전극근방에 존재하여 전자를 포획하는 트랩사이에서 일부의 전자가 이동되어서 효율이 좋은 전자가 방출된다.
그러나, 상기 일본 특개평7-226146호 공보에 개시되어있는 구동방법을, 도 15 또는 도 16에 나타내는 전자원(10)에 적용한 경우, 드리프트층(6)내의 트랩에서 포획된 전자가 이 트랩으로부터 방출되어도 드리프트층(6)내의 다른 트랩에 포획된다. 이 때문에, 다이오드 전류 Ips 및 에미션 전류 Ie가 시간이 지남에 따라 감소하여 충분한 수명이 얻어지지 않는다는 문제가 있다.
또한, 일본 특개평 11-95716호 공보에는, 매트릭스상으로 전자원 소자를 배치한 화상 표시장치에서, 1 프레임의 주사후에 각 전자원 소자에 일괄하여 역방향의 전압을 인가함으로써, 트랩에 포획된 전자를 방출시키도록한 구동방법이 개시되어 있다. 그러나, 이 구동방법에서는 이하와 같은 문제가 있다.
(1) 개개의 전자원 소자를 구동하기 위하여, 전압을 인가하였는가 어떤가에 상관없이, 프레임 단위로 일괄하여 역바이어스 전압이 인가되기 때문에, 각 전자원 소자의 전자방출 특성의 편차가 커진다. 각 전자원 소자의 구동상태는 표시하여야 할 화상에 따라 달라지므로, 이 편차를 제어하는 것이 불가능하다.
(2) 1 프레임내의 초기에 구동된 전자원 소자와, 말기에 구동된 전자원 소자에 대하여 일괄하여 역바이어스 전압이 인가되기 때문에 구동으로부터 역바이어스 전압의 인가까지의 대기시간에 편차가 생기게 되어서, 전자원 소자의 전자방출 특성의 편차가 커진다. 각 전자원 소자의 주사 순서는 고정되어 있기 때문에, 사용기간이 길면 길수록 상기 편차가 커진다.
본 발명은 상기 종래 문제를 해결하기 위하여 개발된 것으로써, 전자원의 수명을 길게할 수 있는 전자원의 구동방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 긴수명의 전자원을 제공하는 것을 또하나의 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 구동방법을 사용하는 전자원(전계방사형 전자원)은 하부전극과, 표면전극과, 하부전극과 표면전극사이에 개재하는 드리프트층(강전계 드리프트층)을 가진 전자원 소자를 구비하고 있다.
표면전극과 하부전극 사이에, 표면전극이 고전위로 되는 순방향 전압이 인가된 때에 작용하는 전계에 의해, 전자가 드리프트층을 통과한다. 드리프트층을 통과한 전자는, 표면전극을 통하여 방사된다. 이 전자원의 구동방법에 있어서는, 전자원 소자에 순방향 전압(양전압, 바이어스 전압)을 인가한 경우는 인가후에 전자원 소자에 역방향 전압(음전압, 역바이어스 전압)을 인가한다. 다른한편, 순방향 전압을 인가하지 않은 경우는, 역방향 전압을 인가하지 않는다.
이 전자원의 구동 방법에 의하면, 전자원 소자에 순방향 전압이 인가된 경우에만 역방향 전압이 인가되기 때문에, 전자원 소자의 구동상태에 기인하는 전자방출 특성의 편차가 억제된다. 여기서, 순방향 전압의 절대값에 따라 역방향 전압을 제어하면, 이 효과는 더욱 높아진다. 더욱이, 순방향 전압의 인가에서 역방향 전압의 인가까지의 시간을 일정하게 하면, 역바이어스 효과를 일정하게 할 수 있기 때문에, 전자방출 특성의 편차를 보다 유효하게 억제할 수 있다. 또한, 전자원 소자에 순방향 전압을 인가하지 않은 경우에는, 역방향 전압을 인가하지 않기 때문에, 전자원 소자로의 불필요한 전압의 인가를 회피할 수 있다. 이 때문에 전자원 소자의 신뢰성을 향상시킬 수 있다. 더욱이, 예를들면 디스플레이 등의 매트릭스 구조의 디바이스에서는, 전자방출면내에서의 전자방출 균일성을 높일 수 있다.
본 발명에 따른 또다른 하나의 구동방법을 사용하는 전자원에서는, 드리프트층은 나노미터 오더의 다수의 반도체 미결정과, 각 반도체에 결정의 표면에 형성된 반도체 미결정의 결정입자의 직경보다도 작은 막두께의 절연막을 가지고 있다.
이 전자원의 구동방법에 있어서는, 각 프레임 마다 모든 전자원 소자에 대하여 일괄적으로 역방향 전압을 인가한다.
본 발명에 따른 전자원은, 전자원 소자와 구동회로를 구비하고 있다. 전자원 소자는, 하부전극과, 표면전극과, 하부전극과 표면전극사이에 개재하는 드리프트층을 가진 전자원 소자를 구비하고 있다. 표면전극과 하부전극 사이에 표면전극이 고전위로 되는 순방향전압이 인가된 때에 작용하는 전계에 의해, 전자가 드리프트층을 통과한다. 드리프트층을 통과한 전자는, 표면전극을 통하여 방사된다. 구동회로는 순방향전압 인가회로와 역방향전압 인가 회로를 가지고 있다. 구동회로는 순방향전압 인가회로가 전자원 소자에 순방향전압을 인가한 경우에는 역방향 전압 인가회로가 전자원 소자에 역방향전압을 인가한다. 다른 한편, 순방향전압 인가회로가 순방향전압을 인가하지 않은 경우는, 역방향전압 인가회로는 역방향 전압을 인가하지 않는다.
그결과, 본발명에 의하면, 전자원의 수명을 길게 할 수 있다.
본발명은 후술하는 상세한 설명 및 첨부도면에 의해 보다 충분히 이해될 것이다. 그리고, 각도면에 있어서, 공통의 부재에는 동일 참조번호가 부여되어 있다.
이하, 첨부도면을 참조하면서, 본발명의 실시형태를 구체적으로 설명한다.
(실시형태 1)
먼저, 도 1 및 2를 참조하면서, 실시형태 1에 따른 전자원(10)(전계방사형 전자원)을 설명한다. 그후 전자원의 구동방법을 설명한다.
도 1에 나타낸바와 같이, 전자원(10)에 있어서는, 절연성 기판(예를들면, 글라스 기판, 세라믹 기판등)의 표면(front surface) 즉, 일측의 주표면상에, 도전성 재료(예를들면, 금속, 고농도로 도프된 다결정 실리콘등)으로 되는 하부전극(12)이 형성되어 있다. 하부전극(12)상에는, 산화된 다공질 다결정 실리콘층으로 이루어진 드리프트층(6)(강전계 드리프트층)이 형성되어 있다. 드리프트층(6)상에는, 금속박막(예를들면, 금박막)으로 되는 표면전극(7)이 형성되어 있다. 표면전극(7)의 두께는 10~15㎚ 정도의 두께로 설정되어 있다. 실시형태 1에 따른 전자원(10)에서는, 도 16에 나타내는 종래의 전자원(10)에 따른 다결정 실리콘층(3)은 설치되어 있지 않다. 실시형태 1에서는, 하부전극(12)과 드리프트층(6)과 표면전극(7)으로 전자원 소자(10a)를 구성하고 있다.
도 2에 나타낸 바와 같이, 드리프트층(6)은, 적어도, 하부전극(12)의 표면전극(7)측의 표면에 열(列)형상으로 설치된 주상(柱狀) 다결정 실리콘의 그레인(반도체결정)(51)과 그레인(51)의 표면에 형성된 얇은 실리콘 산화막(52)과, 그레인(51) 사이에 개재하는 다수의 나노미터 오더의 실리콘미결정(반도체 미결정)(63)과, 각 실리콘미결정(63)의 표면에 형성된 다수의 실리콘 산화막(64)으로 구성되어 있다. 실리콘 산화막(64)은, 실리콘미결정(微結晶)(63)의 결정입자의 직경 보다도 작은 막두께를 가진 절연막이다. 요컨대, 드리프트층(6)에 있어서는, 다결정 실리콘층의 각 그레인의 표면은 다공질화하며, 각 그레인의 중심부분에서는 결정상태가 유지되어 있다. 각 그레인(51)은 하부전극(12)의 두께 방향으로 연장되어 있다. 드리프트층(6)은 예를들면, 하부전극(12)상에 논도프의 다결정 실리콘층을 형성하고, 이 다결정 실리콘층을 양극 산화처리에 의해 다공질화하며, 더욱, 다공질 다결정 실리콘층을 급속 열산화법에 의해 예를들면, 900℃로 급속 열산화한다고 하는 프로세스로 형성된다.
전자원(10)으로부터 전자를 방사시키는 프로세스는 이하와 같다. 즉, 먼저 콜렉터전극(21)이, 표면전극(7)과 대향하여 배치된다. 그리고, 표면전극(7)과 콜렉터전극(21)의 사이를 진공으로 한 상태에서, 표면전극(7)이 하부전극(12)에 대하여 고전위로 되도록 표면전극(7)과 하부전극(12) 사이에 구동전원 Va로부터 구동전압이 인가된다. 또, 콜렉터전극(21)이 표면전극(7)에 대하여 고전위로 되도록, 콜렉터전극(21)과 표면전극(7) 사이에 직류전압 Vc가 인가된다. 상기 구동전압 및 직류전압 Vc가 적절히 설정되면, 하부전극(12)으로부터 주입된 전자가 드리프트층(6)을 드리프트하여 표면전극(7)을 통하여 방사된다. 도 1 중의 일점쇄선은 표면전극(7)을 통하여 방출된 전자 e-의 흐름을 나타내고 있다.
전자원(10)에서는, 기본적으로, 다음과 같은 모델로 전자방사가 일어난다고 생각된다. 즉, 표면전극(7)과 하부전극(12) 사이에 표면전극(7)이 고전위로 되도록 구동전원 Va로부터 전압이 인가됨과 동시에, 콜렉터전극(21)과 표면전극(7) 사이에 콜렉터전극(21)이 고전위로 되도록 직류전압 Vc가 인가된 후, 표면전극(7)과 하부전극(12) 사이에 인가된 전압이 소정값(임계값)에 도달하면, 하부전극(12)으로부터 드리프트층(6)으로 열적으로 여기된 전자 e-는 표면전극(7) 측으로 향하여 드리프트를 개시한다.
다른 한편, 드리프트층(6)에 인가된 전계의 대부분은 실리콘 산화막(64)에 걸려 있기 때문에 주입된 전자 e-는 실리콘 산화막(64)에 걸려 있는 강전계에 의하여 가속된다. 그래서 전자 e-는 드리프트층(6)내에서 그레인(51)의 사이영역을 표면을 향하여, 도 2 중의 화살표 방향으로 드리프트하고, 표면전극(7)을 터널링하여 진공중으로 방사된다. 그결과, 드리프트층(6)에서는 하부전극(12)으로부터 주입된 전자가 실리콘 미결정(63)에 의하여 거의 산란되지 않고, 실리콘 산화막(64)에 걸려 있는 전계에 의해 가속되어서 드리프트하여, 표면전극(7)을 통하여 방사된다(탄도형 전자방출 현상). 그때, 드리프트층(6)에서 발생한 열이 그레인(51)을 통하여 방출되기 때문에 전자방출시에 포핑현상이 발생하지 않고 전자가 안정하게 방출된다. 드리프트층(6)의 표면에 도달한 전자는, 열전자라고 생각되지만 표면전극(7)을 용이하게 터널링하여, 진공중으로 방사된다.
실시형태 1에서는, 드리프트층(6)은, 산화된 다공질 다결정 실리콘층으로 구성되어 있다. 그러나 드리프트층(6)은 질화된 다공질 다결정 실리콘층이나, 산질화(oxynitrided)된 다공질 다결정 실리콘층으로 구성되어도 된다. 혹은 그 밖의 산화되거나, 질화되거나 또는 산질화된 다공질 반도체로 구성되어도 된다. 드리프트층(6)이 질화된 다공질 다결정 실리콘층으로 구성되는 경우는, 실리콘 산화막(52, 64)이 아니고, 실리콘 질화막이 형성된다. 드리프트층(6)이 산질화된 다공질 다결정 실리콘층으로 구성되는 경우는, 실리콘 산화막(52, 64)이 아니고, 실리콘 산질화막이 형성된다.
이하, 전자원(10)의 구동방법을 설명한다. 먼저 전자원(10)을 구성하는 하나의 전자원 소자(10a)에 대하여서 그 구동방법의 개요를 설명한다.
전자원 소자(10a)는, 표면전극(7)과 하부전극(12)의 사이에 전압을 인가하는 구동전원 Va에 의하여 구동된다. 하부전극(12)에 대하여 표면전극(7)이 고전위로 되도록 순방향의 바이어스 전압(이하, 「순바이어스 전압」이라 한다)이 구동전원 Va로부터 출력되면, 이 순바이어스 전압이 표면전극(7)과 하부전극(12) 사이에 인가되고, 이때에 작용하는 전계에 의해, 전자 e-가 드리프트층(6)을 드리프트하여, 표면전극(7)을 통하여 방사된다.
드리프트층(6)은, 도 2에 나타낸 바와 같이, 다수의 실리콘미결정(63) 및 각 실리콘미결정(63)의 표면에 각각 형성된 실리콘 산화막(64)을 가지고 있지만, 실리콘 산화막(64)에는 트랩(예를들면, 결함, 불순물, 덩그린결합등)(9)이 형성되어 있다. 이 때문에, 하부전극(12)에 대하여 표면전극(7)이 고전위로 되는 순바이어스 전압(예를들면, 표면전극(7)의 전위를 20V로 하고, 하부전극(12)의 전위를 0V로 하면, 순바이어스 전압은 20V가 된다)이 구동전원 Va에 의하여 인가되었을 때, 하부전극(12)으로부터 드리프트층이(6)에 주입된 전자의 일부가 트랩(9)에 포획된다. 그러나 실시형태 1에 따른 전자원 소자(10a)의 구동방법에서는 구동전원 Va가 표면전극(7)과 하부전극(12) 사이에 순바이어스 전압을 인가하고 있지 않는 기간중에, 트랩(9)에 포획되어 있는 전자가 드리프트층(6) 밖으로 방출되도록 역바이어스 전압(역방향 전압)이 표면전극(7)과 하부전극(12) 사이에 인가된다. 이 때문에, 드리프트층(6) 중의 트랩(9)에 포획된 전자는, 구동전원 Va가 표면전극(7)과 하부전극(12) 사이에 순바이어스 전압을 인가하지 않는 기간중 하부전극으로 이동되게 된다. 결국, 구동전원 Va는, 전자통과층인 드리프트층(6) 중의 트랩(9)에 포획된 전자를 드리프트층(6)의 밖으로 방출시키는 수단을 구비하고 있다.
예를들면, 구동전원 Va의 출력전압을, 도 3에 나타낸 바와같은 펄스전압으로 하고, 표면전극(7)과 하부전극(12) 사이에, 펄스폭 H1의 순바이어스 전압 V1(예를들면 + 20V)과, 펄스폭 H2의 역바이어스 전압 -V2(예를들면 -10V)를 인가하면, 순바이어스 전압 V1의 인가시에 트랩(9)에 포획된 전자는, 역바이어스 전압 -V2의 인가시에 트랩(9)으로부터 드리프트층(6)밖으로 방출된다. 한편, 도 3 중의 기준전압 V0는 0V이다.
도 3에 나타내는 구동전압 Va의 출력전압의 파형은, 순바이어스 전압 V1과 역바이어스 전압 -V2를 번갈아 반복하는 것이다. 그러나, 도 4에 나타낸 바와 같이 순바이어스 전압 V1을 출력하고 역바이어스 전압 -V2을 출력한 후에, 기준전압 V0(=0V)를 출력하는 오프전압 기간 H3을 만들어서, V1, V2, V0의 3개의 전압 레벨로 출력 레벨을 변화시켜도 된다. 이 경우, 소비전력이 감소된다.
실시형태 1에 따른 전자원(10)의 구동방법에 의하면, 표면전극(7)과 하부전극(12) 사이에 순바이어스 전압이 인가된 때에, 드리프트층(6) 중의 트랩(9)에 포획된 전자가 구동전원 Va로부터의 에너지에 의해 드리프트층(6) 밖으로 방출된다. 이 때문에, 드리프트층(6) 중의 트랩(9)에 포획된 전자에 기인하는 전계의 완화가 억제되어 전자원(10)의 수명이 길게 된다. 또한 구동전원 Va가 전자원 소자(10a)의 표면전극(7)과 하부전극(12) 사이에 인가하는 역바이어스 전압은 펄스형상의 전압이기 때문에 드리프트층(6) 중의 트랩(9)에 포획된 전자를 하부전극(12)으로 이동시키는 타이밍의 관리가 용이하다.
다음에, 복수의 전자원 소자(10a)를 구비한 전자원(10)에 대하여 보다 구체적으로 구동방법을 설명한다.
도 5에 나타낸 바와 같이, 전자원(10)은, 각각 도 1~도 2에 나타내는 구조를 가진 4개의 전자원 소자 ①~④와, 2개의 열선택 라인 D1, D2와, 2개의 행선택 라인 S1, S2를 구비하고 있다. 열선택 라인 D1, D2는 대응하는 전자원소자 ①~④의 표면전극(7)에 접속되고, 행선택 라인 S1, S2는 대응하는 전자원 소자 ①~④의 하부전극에 접속되어 있다. 따라서, 각 전자원 소자 ①~④에는, 열선택 라인 D1, D2과 행선택 라인 S1, S2의 차 전압이 인가된다. 한편 도 6b에 있어서, 각 전자원 소자 ①~④에 인가된 전압이 양의 경우는, 표면전극(7)은 하부전극(12) 보다도 고전압 내지는 고전위이다.
여기서, 시각 t0에서~시각 t1의 기간에는, 열선택 라인 D1과 행선택 라인 S1이 선택되고, 따라서 전자원 소자 ①가 구동(선택)되는 것으로 한다. 이 경우, 열선택 라인 D1, D2 및 행선택 라인 S1, S2에는 구동회로 Va에 의하여, 예를들면, 도 6a에 나타낸 바와 같은 패턴의 전압 내지는 전위가 인가된다. 이때에, 각 전자원 소자 ①~④에 있어서는, 표면전극(7)과 하부전극(12) 사이에, 도 6b에 나타낸 바와같은 순바이어스 전압 및 역바이어스 전압이 인가된다.
도 6a로부터 명백한 바와같이, 각 라인 D1, D2, S1, S2에 있어서는, 양전압 또는 음전압의 데이터 신호의 인가가 종료한 직후에, 각 데이터 신호에 대응한 역극성 전압이 인가된다. 한편, 데이터 신호가 인가되지 않았을때, 즉, 라인이 기준전압 V0(0V)인 때에는, 이 기준 전압이 유지된다. 구체적으로는 시각t0~시각t1의 기간내에 있어서, 열선택 라인 D1에서는 전압 V1의 데이테 신호의 인가가 종료한 직후에 전압-Vr1의 역극성 전압이 인가되고, 행선택 라인 S1에서는, 전압 -V2의 라인신호의 인가가 종료한 직후에 전압 Vr2의 역극성 전압이 인가되어 있다. 한편, 이 기간내에서는, 라인 D2, S2에는 데이터 신호가 인가되어 있지 않기 때문에, 기준 전압 V0(0V)가 유지되어 있다.
그 결과, 도 6b로부터 명백한 바와같이, 선택된 양 라인 D1,S1에 접속되어 있는 전자원 소자 ①(구동시)에는 순방향 전압(V1+V2)이 인가된다. 비선택의 열선택 라인 D2와 선택된 행선택 라인 S1에 접속된 전자원 소자 ②에는 순바이어스 전압 V2가 인가된다. 선택된 열선택 라인 D1과 비선택의 행선택 라인 S2에 접속된 전자원 소자③에는 순바이어스 전압 V1이 인가된다. 비선택의 양 라인 D2, S2에 접속되어 있는 전자원 소자④에는 기준전압(0V)이 인가된다.
그리고, 전자원 소자 ①~④에는, 각각, 상기 전압(각각, (V1+V2), V2, V1, 0V)의 인가가 종료한 직후에, 이 전압에 대응한 역바이어스 전압(각각 -(Vr1+Vr2), -Vr2, -Vr1, 0V)이 인가된다. 결국, 전자원 소자를 구동하기 위하여 큰 순바이어스 전압(양전압)이 인가된 후는 큰 역바이어스 전압(음전압)이 인가된다. 구동되지 않지만 작은 순바이어스 전압이 인가된 후는, 작은 역바이어스 전압이 인가된다. 순바이어스 전압이 인가되지 않은 경우는, 역바이어스 전압은 0V로 된다. 순바이어스 전압이 인가되고 나서 역바이어스 전압이 인가되기 까지의 시간은 모두 일정하다.
여기서, 각 역바이어스 전압(음전압)의 절대값은, 순바이어스 전압(양전압)의 절대값 이하로 하는 것이 바람직하다. 이것은 큰 역바이어스 전압을 인가하는 것에 의한 절연파괴를 방지할 수 있고, 더욱이 대전류에 의한 쥴열로 발생하는 손상을 방지하기 때문이다. 전자원 소자로의 손상을 방지하면서, 역바이어스 전압의 효과를 충분히 얻으려면, 각 역바이어스 전압(음전압)의 절대값은 각 순바이어스 전압의 절대값의 50~60%인 것이 바람직하다.
이하, 순바이어스 전압(양전압)의 인가로부터 역바이어스 전압(음전압)의 인가까지의 시간을 제어하는 이점을 설명한다. 예를들면, 전자통과층이 다공질 다결정 실리콘으로 되는 경우, 전자는 나노결정 실리콘 주변의 산화막을 다중으로 터널링하여 가속되어서, 진공중으로 방출된다고 하는 것이 알려져 있다. 여기서, 다공질 실리콘 중에서는, 캐리어는 확장지수 함수로 나타내게 되는 이상분산(異常分散)이라고하는 메카니즘으로 전도하는 것이 알려져 있다. 결국, 다공질 재료를 사용한 전자원에서는 순바이어스 전압의 인가에 의해 산화막 중에 전자가 트랩된 경우, 전자는 이상분산하는 것으로 고려될수 있다. 여기서, 순바이어스 전압의 인가로부터 역바이어스 전압의 인가까지의 시간이 일정하지 않는 경우에는, 전자의 트랩상태도 다르며, 최적의 역바이어스 전압도 시간이 지남에 따라 변한다. 이 때문에, 전자방출 특성의 편차를 억제하려면 순바이어스 전압의 인가로부터 역바이어스 전압의 인가까지의 시간을 제어하는 것이 필요하다. 한편, 예를들면, 상기의 일본 특개평 11-95716호 공보에 개시되어 있는 단층의 절연막의 경우, 이와같은 이상분산은 일어나지 않는다. 캐리어는 비교적 빨리 트랩으로부터 쓸어내게 되기 때문에 인가전압의 타이밍이 변화하여도 영향은 작은 것으로 고려될 수 있다.
전자원 소자로부터 방사되는 전자량을 변화시키는 방법으로서는, 전자원 소자에 인가하는 전압을 제어하는 방법(A), 전압은 일정하게 하고 인가시간을 제어하는 방법(B), 일정전압을 단시간 펄스형태로 인가하여 그의 펄스수를 제어하는 방법(C)등이 있다. 방법(A)의 경우는, 역바이어스 전압의 절대값을 순바이어스 전압의 절대값의 50~100% 정도로 제어하는 것이 바람직하다. 방법(B)의 경우는, 인가시간에 대응하여 역바이어스시간의 인가시간을 제어하는 것이 바람직하다. 방법(C)의 경우는, 역바이어스 전압을 펄스형태로 인가하여 그의 펄스수를 제어하는 것이 바람직하다. 어느 경우도, 단순히 역바이어스 전압을 1펄스만 인가하여도 본발명의 효과가 얻어질수 있는 것은 말할 것도 없다.
한편, 도 7a 및 도 7b에 나타낸 바와같이, 선택된 열선택 라인에 역바이어스 전압을 인가하는 한편, 비선택의 행선택 라인에 상기 역바이어스 전압과 역극성의 바이어스 전압을 인가하도록 하여도 된다. 이 경우, 적어도 전자원 소자의 구동시에는 역바이어스 전압이 인가되기 때문에, 트랩에 포획된 전자에 기인하는 전계의 완화가 억제되어 전자원(10)의 수명이 길게 된다.
이하, 실시형태 1에 따른 전자원(10)의 구동방법의 몇 개의 변형예를 설명한다.
상기한 바와같이, 역바이어스 전압값 V2(절대값)는 순바이어스 전압값 V1(절대값)의 50~100%의 범위, 예를들면, 60%로 설정하는 것이 바람직하다. 역바이어스 전압값 V2를 순바이어스 전압값 V1의 60%로 하는 경우, 예를들면, 순바이어스 전압값 V1이 12V 이라면, 역바이어스 전압값 V2는 약 7V로 되며, 순바이어스 전압값 V1이 16V이라면, 역바이어스 전압값 V2는 10V로 된다.
예를들면, 도 8a에 나타낸 바와같이, 순바이어스 전압값 V1의 펄스폭 H1과 역바이어스 전압값 V2의 펄스폭 H2는, 100~1㎳의 범위에서 동일값으로 된다. 그러나, 역바이어스 전압값 V2의 펄스폭 H2를, 순바이어스 전압값 V1의 펄스폭 H1의 0.5~2배 정도로 하여도 된다. 예를들면, 펄스폭 H1이 10㎳이라면, 펄스폭 H2는 5~20㎳으로 하면된다.
또한, 역바이어스 전압값 V2의 인가시간에 대한 적산값을 순바이어스 전압값 V1의 인가시간에 대한 적산값의 50~100%의 범위, 예를들면, 50%로 설정하여도 된다. 이 경우, 예를들면, 도 8b에 나타낸 바와같이, 역바이어스 전압값 V2을 순바이어스 전압값 V1의 25%로 설정하고, 또 역바이어스 전압값 V2의 펄스폭 H2를 순바이어스 전압값 V1의 펄스폭 H1의 2배로 하면된다.
또한, 도 9에 나타낸 바와같이, 순바이어스 전압의 인가와 역바이어스 전압의 인가사이에, 인가전압을 V0(0V)로 하는 오프전압 기간 H0를 마련하고, 전압을 V1→V0→V2→V0→V1…의 반복 패턴으로 인가하여도 된다.
이 경우, 오프전압 기간 H0은, 펄스폭 H1 및 펄스폭 H2 보다 큰값으로 하는 것이 바람직하다. 예를들면, 펄스폭 H1 및 펄스폭 H2가 10㎳의 경우, 오프전압 기간 H0를 40㎳로 하면된다. 이 경우, 듀티비, 즉 H1/(H1+H2+2H0)는 1/10으로 된다.
도 10a에 나타낸 바와같이, 드리프트층(6)(전자통과층)내에서의 실리콘산화막에 걸린 전계의 급격한 변화를 제어하기 위하여, 순바이어스 전압 V1 및 역바이어스 전압 -V2의 펄스 파형을 상승시간(rise time)부분이 경사를 가진 형상이어도 된다. 또한 각각, 도 10b~10d에 나타낸 바와같이, 순바이어스 전압 V1 및 역바이어스 전압 -V2의 펄스 파형을 계단형 펄스, 삼각파 펄스 또는 정현파 펄스로 하여도 된다. 이들의 경우, 전자원 소자(10a)에 따른 전계의 급격한 변화를 제어할 수가 있고, 드리프트층(6)으로의 손상을 감소시킬 수가 있다. 더욱이, 인가전압을 0V로 하는 오프전압 기간을 설치함으로써, 줄열의 발생을 억제할 수 있고, 전자원의 신뢰성을 더욱 향상시킬수 있다.
도 11에 나타낸 바와같이, 실시형태 1에 따른 전자원(10)을 멀티칼러 화상표시장치로서 이용하는 경우, 전자원(10)은 외부에서 입력되는 영상신호를 토대로 구동회로(30)에 의하여 구동된다. 구동회로(30)는, 신호처리부(31)와, 구동신호 제어부(32)와, X제어부(33)와, Y제어부(34)를 구비하고 있다. X제어부(33)는, 복수의 표면전극(7)으로 이루어지는 X전극군의 각 표면전극(7)의 전압 내지는 전위를 제어한다. Y제어부(34)는 복수의 하부전극(12a)로부터 Y전극군의 각 하부전극(12a)의 전압 내지 전위를 제어한다. 신호처리부(31)는 입력된 영상신호를 매트릭스 전자원(10)의 구동용 신호로 변환한다. 구동신호 제어부(32)는 신호처리부(31)에 의해 변환된 신호에 의거하여, X제어부(33) 및 Y제어부(34)를 지시한다. 각 전자원 소자(10a)는, 전자원(10)에 대향하여 배치된 글라스제의 페이스 플레이트(40)(도 12 참조)의 R,G,B의 어느것인가의 형광체로되는 개개의 서브픽셀 마다 형성되어 있다. 서브픽셀은 페이스 플레이트(40)의 전자원(10)과의 대향면 측에 설치되어 있다.
도 11에 나타내는 4×4 매트릭스 배치의 전자원 소자(10a)를 구비한 전자원(10)의 구동회로에 있어서는, 전자원 소자 외부에 역바이어스 전압제어부(피드백회로)(35)가 설치되어 있다.
이 역바이어스 전압제어부(35)는, 역바이어스 전압이 인가된 때에, 전자원 소자(10a)를 흐르는 역바이어스 전류(다이오드전류)를 검출하고, 그 전류값이 일정하게 되도록 역바이어스 전압을 적절히 변화시킨다. 즉, 전류값이 상승하면 전압을 떨어뜨리고, 전류값이 감소하면 전류값을 올린다. 한편, 그의 전류값은 구동개시시의 초기값을 기준으로 한다.
이 피드백 제어에 의하면, 드리프트층(6)의 트랩에 포획된 전자의 양을 산출하고, 이 전자를 방출시킬 수 있는 최소의 에너지로 역바이어스 전압을 인가할 수 있다. 이 때문에, 소비전력을 감소할 수 있다. 더욱이, 과도한 전압에 의한 전자원 소자로의 손상을 방지할 수 있어서 전자원의 신뢰성을 향상시킬 수 있다.
그런데, 구동전원 Va에 있어서, 전자원 소자(10a)로부터 전자를 방사시킬때에, 드리프트층(6)에 발생하는 쥴열에 의한 에너지가 트랩(9)에 포획되어 있는 전자를 드리프트층(6) 밖으로 방출시키는 것이 가능한 열에너지로 되도록 표면전극(7)과 하부전극(12) 사이에 인가하는 전압의 크기와 전압의 인가시간의 적어도 일측을 제어하여도 된다. 이와같이 하면, 열에너지를 드리프트층(6)에 가함으로써, 트랩(9)에 포획되어 있는 전자를 드리프트층(6)밖으로 방출할 수 있다. 이 경우, 열에너지를 용이하게 제어할 수 있다. 한편, 트랩(9)에 포획되어 있는 전자를 드리프트층(6) 밖으로 방출시키는 것이 가능한 열에너지를 외부로부터 가하여, 트랩(9)에 포획되어 있는 전자를 드리프트층(6) 밖으로 방출하도록 하여도 된다. 이와같이 하면, 전자원 소자(10a)로부터 전자를 방사시키기 위한 조건을 변경함이 없이 트랩(9)에 포획되어 있는 전자를 드리프트층(6) 밖으로 방출할 수 있다.
실시형태 1에서는, 산화된 다공질 다결정 실리콘층으로 되는 드리프트층(6)이 전자통과층을 구성하고 있다. 그러나, 전자통과층을, 예를들면 Al2O3, SiO2 등으로 되는 절연체층으로 구성하여도 된다. 이 경우, 전자원(10)은 MIM 구조의 전자원과 마찬가지로 동작한다. 또한 전자통과층의 두께를 적절히 설정하면 전자방출특성이 향상한다.
(실시형태 2)
이하 본 발명의 실시형태 2를 설명한다. 먼저, 도 12~도 14를 참조하면서, 실시형태 2에 따른 전자원(10)의 구성을 설명한다. 그 후, 전자원(10)의 구동방법을 설명한다.
도 12에 나타낸 바와같이, 전자원(10)은, 글라스 기판으로 되는 절연성 기판(11)과, 도전성층(예를들면, n형 다결정 실리콘)으로 되는 복수의 하부전극(12a)과, 논도프의 다결정 실리콘층으로 되는 복수의 절연부(12b)와, 복수의 드리프트층(6)과, 복수의 표면전극(7)을 구비하고 있다. 하부전극(12a)은, 절연성 기판(11)의 표면(front surface)상에 열형상으로 설치되어 있다. 절연부(12b)는, 하부전극(12a)의 사이를 메우고 있다. 드리프트층(6)은, 드리프트부(6a)와 분리부(6b)를 가진다. 드리프트부(6a)는, 하부전극(12a)에 겹쳐지도록 형성되고, 산화된 다공질 반도체층인 다공질 다결정 실리콘층으로 된다. 분리부(6b)는, 드리프트부(6a)의 사이를 메우는 다결정 실리콘층으로 된다. 표면전극(7)은, 드리프트층(6) 위에, 하부전극(12a)과 교차하는 방향으로 연장되게 형성되어 있다. 하부전극(12a)은 가늘고 긴 띠형상으로 형성되고, 그 길이방향의 양단부상에 각각 패드(27)가 형성되어 있다.
표면전극(7)은 가늘고 긴 띠형상으로 형성되고 그 길이방향의 양단부에서 각각 패드(28)에 접속되어 있다.
이 전자원(10)에서는 복수의 하부전극(12a)과 복수의 표면전극(7) 사이에 드리프트층(6)의 드리프트부(6a)가 끼어져 있기 때문에, 표면전극(7)과 하부전극(12a)의 세트를 적절히 선택하여 양 전극사이에 전압을 인가하면 선택된 표면전극(7)과 하부전극(12)의 교하점에 대응하는 부위의 드리프트부(6a)에만 강전계가 작용하여 전자가 방사된다. 즉, 표면전극(7)과 하부전극(12a)으로되는 매트릭스(격자)의 격자점에 각각, 표면전극(7)과 하부전극(12a)과 드리프트부(6a)로 되는 전자원 소자(10a)가 하나씩 배치되어 있는 경우와 등가가 된다. 따라서 전압을 인가하는 표면전극(7)과 하부전극(12a)의 세트를 선택함으로써 소망의 전자원 소자(10a)로부터 전자를 방사시킬수 있다. 여기서, 드리프트부(6a)는 실시형태 1에 있어서의 드리프트층(6)(도 2 참조)과 마찬가지의 구성을 구비하고 있다.
실시형태 2에 있어서도, 실시형태 1의 경우와 마찬가지로, 드리프트부(6a)를 질화된 다공질 다결정 실리콘층이나 산질화된 다공질 다결정 실리콘층으로 구성하여도 된다. 또한 기타의 산화, 질화 또는 산질화된 다공질 반도체층으로 구성하여도 된다.
도 13에 나타낸 바와같이, 실시형태 2에 따른 전자원(매트릭스 전자원)(10)은, 멀티컬러의 화상표시 장치에 사용될수 있는 것으로서, 외부에서 입력되는 화상신호에 의거하여, 구동회로(30)에 의해 구동된다. 구동회로(30)는 실시형태 1의 경우와 마찬가지로(도 11 참조), 신호처리부(31)와, 구동신호제어부(32)와, X제어부(33)와, Y제어부(34)를 구비하고 있다. 단, 역바이어스 전압 제어부는 설치되어 있지 않는다. 각 전자원소자(10a)는 전자원(10)에 대향하여 배치되는 글라스제의 페이스 플레이트(40)(도 12 참조)의 R, G, B의 어느것인가의 형광체로 되는 개개의 서브픽셀 마다 형성되어 있다.
서브픽셀은, 페이스 플레이트(40)가, 전자원(10)과의 대향 면측에 설치되어 있다. 여기서, 설명을 간단히 하기 위해, 도 14에 나타낸 바와같이, 표시전극(7) 및 하부전극(12a)의 수는 각각 4개씩 되도록 가정한다. 그래서, 4개의 표면전극(7)이 각각 열선택 전극 X1, X2, X3, X4를 겸하는 한편, 4본의 하부전극(12a)이 각가 행선택 전극 Y1, Y2, Y3, Y4를 겸하고 있다고 가정한다. 이 경우, 전자원(10)의 구동회로(30)에서는 소비전력을 감소시키기 위해, 선택된 열선택 전극 X1~X4의 전위가 제 1의 소정전위로 제어되는 한편, 비선택의 열선택 전극 X1~X4는 전기적으로 플로팅된다. 또한, 선택된 행선택 전극 Y1~Y4의 전위가 제 1 소정 전위보다도 낮은 제 2 소정 전위로 제어되는 한편, 비선택의 행선택 전극 Y1~Y4는 전기적으로 플로팅된다. 제 1 소정 전위를 VXH'로 하고, 제 2 소정전위를 VYL'로 하면 VXH'>VYL'>0으로 된다. 한편, 각 열선택 전극 X1~X4나 행선택 전극 Y1~Y4를 버스전극으로 구성하여도 된다.
이하 전자원(10)의 구동방법을 설명한다.
전자원(10)을 구동하는 구동회로(30)는 선택된 전자원소자(10a)의 표면전극(7)과 하부전극(12)의 사이에 실시형태 1의 경우와 마찬가지로 순바이어스 전압을 인가한다. 그리고 비선택의 전자원소자(10a)의 표면전극(7)과 하부전극(12) 사이에 실시형태 1의 경우와 마찬가지로 역바이어스 전압을 인가한다. 따라서 실시형태 2에 따른 구동방법에 의하면, 선택된 전자원 소자(10a)의 구동조건을 변동할 필요 없이, 선택시에 트랩(9)(도 2 참조)에 포획된 전자는 이 전자원 소자(10a)의 비선택시에 드리프트층(6) 밖으로 방출된다.
실시형태 2에서는, 구동회로(30)가, 전자통과층인 드리프트부(6a)중의 트랩(9)에 포획된 전자를 드리프트부(6a)(드리프트층(6))의 밖으로 방출시키는 전자방출 수단을 구성하고 있다. 그결과, 실시형태 2에 따른 구동방법에서는, 표면전극(7)과 하부전극(12) 사이에 순바이어스 전압을 인가할 때에 드리프트층(6) 중의 트랩(9)에 포획된 전자가 구동회로(30)로부터의 에너지에 의해 드리프트층(6) 밖으로 방출된다. 이와같이 트랩(9)에 포획된 전자를 드리프트층(6) 밖으로 방출할 수 있기 때문에, 트랩(9)에 포획된 전자에 기인하는 전계의 완화를 억제할 수 있어, 전자원(10)의 수명을 길게 할 수 있다.
실시형태 2에서는, 구동회로(30)가 전자방출수단을 구성하고 있다. 그러나, 트랩(9)에 포획되어 있는 전자를 방출시키는 것이 가능한 에너지의 파장의 광을 전자원 소자(10a)로 조사하는 전자방출 수단을 사용하여도 된다. 이 경우, 상기 파장의 광을 전자원 소자(10a)로 조사함으로써, 트랩(9)에 포획되어 있는 전자를 드리프트층(6) 밖으로 방출할 수 있다. 이와같은 전자방출 수단으로써, 상기 파장의 광을 방사하는 광원을 별도로 설치하면, 광원을 변경하는 것만으로 여러 가지의 에너지 준위의 트랩에 대응할 수 있다. 또한 전자방출수단으로써 전자원 소자(10a)가 방사한 전자에 의해 여기되어서 상기 파장의 광을 발생하는(즉, 상기 파장의 광을 전자원 소자(10a)로 조사하는) 형광체를 페이스 플레이트(40)의 전자원(10)과의 대향면에 설치하여도 된다. 이 경우, 상기 파장의 광을 여기하기 위한 전원등을 별도로 설치할 필요가 없다. 이 때문에 보다 간편하게 전자원 소자(10a)의 수명을 길게 할 수가 있고, 또 소비전력을 감소시킬 수가 있다.
이러한 광조사에 의해, 트랩에 포획된 전자가 여기되어, 트랩으로부터 방출하기 쉽게 된다. 그결과, 역바이어스 전압의 인가를 낮은 에너지로 행할 수 있고, 인가전압을 저하시키거나 혹은 인가 시간을 단축할 수 있다. 이 때문에, 소비전력을 감소시킬 수가 있고, 손상을 방지할 수 있다. 더욱이, 전자원을, 예를들면, 디스플레이등의 발광 디바이스에 응용하는 경우, 형광체로부터의 광의 파장을 제어하면, 디바이스 동작 그 자체가 전자원의 수명을 길게 한다. 여기서, 형광체가 R,G,B의 3색인 경우는, 장소에 따라서 발광파장이 달라진다. 그러나, 이 경우는, 자외영역, 혹은 근자외영역의 발광을 혼합시킴으로써, 가시광에 영향을 주지않고, 전자원의 수명을 길게 할수 있다.
이상, 본발명은 그 특정의 실시형태에 관련하여 설명되었지만, 이외에 다수의 변경예 및 수정예가 가능하다고 하는 것은 당업자에 의하여 자명한 것 일 것이다. 그러하기 때문에 본발명은 이와같은 실시형태에 의하여 한정되는 것은 아니고 첨부된 청구범위에 의하여서 한정될 것이다.
상기 내용에 포함되어 있음.
도 1은 본 발명의 실시형태 1에 따른 전자원의 입면 단면도이고, 그 전자방출 형태를 나타내고 있다.
도 2는 도 1에 나타내는 전자원의 드리프트층 및 표면전극의 확대된 입면 단면도이다.
도 3은 구동전원의 출력전압의 파형을 나타내는 도면이다.
도 4는 구동전원의 출력전압의 또다른 파형을 나타내는 도면이다.
도 5는 전자원 소자로의 행선택 라인 및 열선택 라인의 배선형태를 나타내는 개략도이다.
도 6a 및 도 6b는, 각각 도 5에 나타내는 행선택 라인 및 열선택 라인에 인가되는 전압의 패턴과, 전자원 소자에 인가되는 전압의 패턴을 나타내는 도면이다.
도 7a 및 도 7b는, 각각 도 5에 나타내는 행선택 라인 및 열선택 라인에 인가되는 전압의 또다른 패턴과 전자원 소자에 인가되는 전압의 또다른 패턴을 나타내는 도면이다.
도 8a 및 도 8b는, 각각 구동전원의 출력전압 파형을 나타내는 도면이다.
도 9는 구동전원의 출력전압 파형을 나타내는 도면이다.
도 10a~도 10d는, 각각 구동전원의 출력전압 파형을 나타내는 도면이다.
도 111은 복수의 전자원 소자를 구비한 화상 표시장치의 개략도이다.
도 12는 본발명의 실시형태 2에 따른 전자원의 사시도이다.
도 13은 복수의 전자원 소자를 구비한 화상 표시장치의 개략도이다.
도 14는 도 13에 나타내는 화상 표시장치의 일부를 확대하여 나타내는 개략도이다.
도 15는 종래의 전자원의 입면 단면도이다.
도 16은 종래의 또다른 전자원의 입면 단면도이다.
주요 도면부호의 부호설명
1 : n형 실리콘층 2 : 오믹전극
3 : 다결정 실리콘층 6 : 표면전극
6a : 드리프트층 6b : 드리프트부
7 : 표면전극 9 : 트랩
10 : 전자원 10a : 전자원소자
11 : 절연성 기판 12 : 하부전극
12a : 하부전극 12b : 절연부
21 : 콜렉터 전극 27 : 패드
28 : 패드 30 : 구동회로
31 : 신호처리부 32 : 구동신호 제어부
33 : X제어부 34 : Y제어부
35 : 역바이어스 제어부 40 : 페이스 플레이트
51 : 그레인 52 : 실리콘 산화막
53 : 실리콘 미결정 64 : 실리콘 산화막

Claims (22)

  1. 하부전극과, 표면전극과, 하부전극과 표면전극의 사이에 개재하여 표면전극과 하부전극 사이에 표면전극이 고전위로 되는 순방향 전압이 인가된 때에 작용하는 전계에 의해 전자가 통과하는 강전계 드리프트층을 가지는 전자원 소자를 구비하고, 강전계 드리프트층을 통과한 전자가 표면전극을 통하여 방사되도록 되어 있는 전계방사형 전자원의 구동방법에 있어서,
    복수의 전자원 소자중의 각 전자원 소자에 순방향 전압을 인가했을 경우는 인가후에, 각 전자원 소자에 대하여 개별적으로 역방향 전압을 인가하는 한편, 순방향 전압을 인가하지 않았을 경우는, 역방향 전압을 인가하지 않도록 하는 전계방사형 전자원의 구동방법.
  2. 제 1 항에 있어서,
    전자원 소자에 순방향 전압과 역방향 전압을 인가하는 간격을 일정시간 이내로 하는 전계방사형 전자원의 구동방법.
  3. 제 1 항에 있어서,
    전자원 소자에 데이터 신호를 인가한 경우에 인가후에 전자원 소자에 역방향 전압을 인가하는 한편, 라인 신호를 인가한 경우에도 역방향 전압을 인가하는 전계방사형 전자원의 구동방법.
  4. 제 1 항에 있어서,
    역방향 전압의 절대값을 순방향 전압의 절대값 이하로 설정하는 전계방사형 전자원의 구동방법.
  5. 제 4 항에 있어서,
    역방향 전압의 절대값을 순방향 전압의 절대값의 50~100%로 설정하는 전계방사형 전자원의 구동방법.
  6. 제 1 항에 있어서,
    역방향 전압을 순방향 전압의 펄스폭에 따라 제어하는 전계방사형 전자원의 구동방법.
  7. 제 4 항에 있어서,
    인기시간에 대해서의 역방향 전압 절대값의 적산값을, 인가 시간에 대해서의 순방향 전압 절대값의 적산값의 50~100%로 설정하는 전계방사형 전자원의 구동방법.
  8. 제 1 항에 있어서,
    순방향 전압 및 역방향 전압을 상승시간 파형이 경사형 또는 계단형인 펄스 전압으로 하는 전계방사형 전자원의 구동방법.
  9. 제 1 항에 있어서,
    순방향 전압의 인가와 역방향 전압의 인가사이에 인가전압이 0V인 오프전압 기간을 설정하는 전계방사형 전자원의 구동방법.
  10. 제 9 항에 있어서,
    순방향 전압과 역방향 전압을 오프전압 전압기간을 끼워서 반복 인가하는 전계방사형 전자원의 구동방법.
  11. 전자원 소자에 순방향 전압을 인가했을 때에 전자원 소자를 흐르는 순방향 전류를 검출하고, 이 순방향 전류에 의거하여 역방향 전압을 피드백 제어하는 전계방사형 전자원의 구동방법.
  12. 제 1 항에 있어서,
    전자원 소자에 역방향 전압을 인가했을 때에 전자원 소자를 흐르는 역방향 전류를 검출하고, 이 역방향 전류에 의거하여 역방향 전압을 피드백 제어하는 전계방사형 전자원의 구동방법.
  13. 제 1 항에 있어서,
    전자원 소자에 순방향 전압을 인가했을 때에 진공중으로 방출되는 에미션 전류를 검출하고, 이 에미션 전류에 의거하여 역방향 전압을 피드백 제어하는 전계방사형 전자원의 구동방법.
  14. 제 1 항에 있어서,
    강전계 드리프트층의 트랩에 포획되어 있는 전자를 방출시킬수 있는 에너지를 가진 파장의 광을 전자원 소자로 조사하여, 트랩에 포획되어 있는 전자를 강전계 드리프트층 밖으로 방출하는 전계방사형 전자원의 구동방법.
  15. 제 1 항에 있어서,
    전자원 소자가 방출한 전자에 의해 여기되어서 상기 파장의 광을 전자원 소자로 조사하여, 트랩에 포획되어 있는 전자를 강전계 드리프트층 밖으로 방출하는 전계방사형 전자원의 구동방법.
  16. 제 14 항에 있어서,
    상기 파장의 광을 발생하는 형광체를 사용하는 전계방사형 전자원의 구동방법.
  17. 제 15 항에 있어서,
    상기 파장의 광을 발생하는 형광체를 사용하는 전계방사형 전자원의 구동방법.
  18. 제 14 항에 있어서,
    상기 파장의 광을 방사하는 광원을 사용하는 전계방사형 전자원의 구동방법.
  19. 제 15 항에 있어서,
    상기 파장의 광을 방사하는 광원을 사용하는 전계방사형 전자원의 구동방법.
  20. 제 1 항에 있어서,
    강전계 드리프트층이 나노미터 오더의 다수의 반도체미결정과, 각 반도체 미결정의 표면에 형성된 반도체미결정의 결정입자의 직경보다도 작은 막두께의 절연막을 가지는 전계방사형 전자원의 구동방법.
  21. 삭제
  22. 하부전극과, 표면전극과, 하부전극과 표면전극사이에 개재하여 표면전극과 하부전극의 사이에 표면전극이 고전위로 되는 순방향 전압이 인가된 때에 작용하는 전계에 의해 전자가 통과하는 강전계 드리프트층을 가진 전자원 소자와,
    순방향 전압 인가회로와 역방향 전압인가 회로를 가지며, 순방향 전압 인가회로가 복수의 전자원 소자중의 각 전자원 소자에 순방향 전압을 인가했을 경우는, 인가후에 역방향 전압인가 회로가 각 전자원 소자에 대하여 개별적으로 역방향 전압을 인가하고, 순방향 전압 인가 회로가 순방향 전압을 인가하지 않았을 경우는 역방향 전압 인가 회로는 역방향 전압을 인가하지 않도록 되어 있는 구동회로를 구비하고 있는 전계방사형 전자원.
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