KR100542759B1

KR100542759B1 - 전계방출 표시소자 및 그의 구동방법

Info

Publication number: KR100542759B1
Application number: KR1020010015752A
Authority: KR
Inventors: 문성학
Original assignee: 엘지전자 주식회사
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2006-01-20
Also published as: KR20020075630A

Abstract

본 발명은 변위전류를 저감시키며 소비전력을 줄일 수 있는 전계방출 표시소자 및 그 구동방법에 관한 것이다.

이 전계방출 표시소자와 그 구동방법은 화소셀들에 형성된 스캔라인들에 스캔펄스를 순차적으로 인가하고, 상기 스캔라인들에 상기 스캔펄스를 인가한 후 상기 스캔펄스와 반대극성을 가지는 램프신호를 상기 스캔라인들에 동시에 인가하여 화소셀들을 소거시킨다.

Description

전계방출 표시소자 및 그의 구동방법{Field Emission Display and Driving Method thereof}

도 1은 종래의 평면형 전계방출 표시소자의 화소셀을 나타내는 단면도.

도 2는 화소셀이 매트릭스 형태로 배치되어 있는 종래의 평면형 전계방출 표시소자를 나타내는 도면.

도 3은 종래의 평면형 전계방출 표시소자의 구동방법을 나타내는 파형도.

도 4는 본 발명의 실시 예에 따른 평면형 전계방출 표시소자의 구동펄스를 나타내는 파형도.

도 5는 도 4에 도시된 램프형의 리셋펄스를 발생시키는 회로도.

도 6은 도 4에 도시된 램프형 리셋펄스를 발생시키는 다른 회로도.

<도면의 주요 부분에 대한 부호의 설명>

2 : 상부기판 4 : 하부기판

6 : 애노드전극 8 : 데이터전극

10 : 스캔전극 12 : 형광체

14 : 절연막 16 : 전계방출어레이

30 : 정전류회로 32 : 바이어스회로

34 : 제어회로 36 : 리셋펄스 생성부

본 발명은 전계방출 표시소자 및 그 구동방법에 관한 것으로, 특히 변위전류를 저감시키며 소비전력을 줄일 수 있는 전계방출 표시소자 및 그 구동방법에 관한 것이다.

최근, 음극선관의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display; 이하 "FED"라 함) 및 플라즈마 디스플레이 패널(Plasma Display Panel), 일렉트로 루미네센스(Electro-Luminescence) 등이 있다. 표시품질을 개선하기 위하여 평판표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발히 진행되고 있다.

이 FED는 전계방출소자로부터 방출된 전자를 형광체에 충돌시켜 발생되는 빛을 이용하여 화상을 디스플레이하게 된다. 이러한 FED에 이용되는 전계방출소자에는 팁형(FE형), 평면형(MIM형 또는 MIS형), 또는 표면 전도형(SCE형) 등이 있다.

FE형의 전자 방출 소자에서는 게이트 전극에 전압을 걸어 전자 방출 부분에 전계를 인가함으로써, 실리콘(Si)이나 몰리브덴(Mo)으로 제작된 콘형태의 돌기부분 으로부터 전자를 방출시킨다. MIM형 또는 MIS형 전자 방출 소자에서는 금속(metal), 절연체층(insulator), 반도체층(metal) 등을 포함하는 적층 구조를 형성하며, 금속층으로부터 전자를 터널 효과를 이용하여 절연체층에 주입·통과시켜, 전자 방출부로부터 외부에 인출한다. 또한, SCE형 전자 방출 소자에서는 기판 상에 형성된 박막의 면내방향으로 전류를 흐르게 하여, 미리 형성된 전자 방출부(일반적으로는 박막의 통전영역내에 존재하는 미세한 균열부분)로부터 전자를 방출시킨다.

그런데, 종래의 일반적인 FED는 게이트(데이터) 및 스캔전극사이에 가해지는 전압이 수십 V에서 100V정도로 가해져 고전압이 필요하며 이는 FE형에서의 게이트홀직경에 따라서 가해지는 전압이 달라진다. 이에 비하여 MIM형은 전압이 종래보다 매우 낮은 수 V에서 최고 10V정도만 가해지게 되어 저전압으로 구동할 수 있으며 전자가 직진성으로 방출되어 방출효율이 높은 장점이 있다.

이에 따라, 최근에는 FE형 대신에 MIM형을 이용한 전계방출 소자가 연구되고 있다.

도 1은 MIM형 전계방출 소자의 화소셀을 나타내는 단면도이다.

도 1을 참조하면, MIM형 FED의 화소셀은 애노드전극(6) 및 형광체(12)가 적층된 상부기판(2)과, 하부기판(4) 상에 형성되는 전계방출어레이(16)를 구비한다.

전계방출어레이(16)는 하부기판(4) 상에 형성되는 스캔전극(10)과, 스캔전극(10)상에 형성되는 절연체층(14)과, 절연체층(14)에 형성되는 데이터전극(8)을 구비한다. 스캔전극(10)은 절연체층(14)에 전류를 공급하게 되 며, 절연체층(14)은 스캔전극(10)과 데이터전극(8)사이를 절연하게 되며, 데이터전극(8)은 전자를 인출시키기 위한 인출전극으로 이용된다.

화상을 표시하기 위하여, 상부기판(2)상의 애노드전극(6)에 정극성(+)의 전압이 인가된다. 그리고, 하부기판(4)상의 스캔전극(10)에는 부극성(-)의 전압이 인가되며, 데이터전극(8)에는 정극성(+)의 전압을 인가된다. 그러면 스캔전극(10)의 일부전자가 절연층(14)을 터널링(tunneling)하여 그 중 높은 에너지를 갖는 전자가 절연층(14) 및 데이터전극(8)을 통과해서 진공 중으로 방출하게 된다. 방출된 전자는 적색(R), 녹색(G), 청색(B)의 형광체(12)에 충돌하여 형광체(12)를 여기시키게 된다. 이 때, 형광체(12)에 따라 적색(R), 녹색(G), 청색(B) 중 어느 한 색의 가시광이 발생된다.

도 2 및 도 3을 참조하면, 스캔라인(SL)에는 부극성의 스캔펄스(SP)가 순차적으로 공급되고 데이터라인(DL)에는 부극성의 스캔펄스(SP)에 동기되는 정극성의 데이터펄스(DP)가 공급된다. 스캔펄스(SP) 및 데이터펄스(DP)가 공급된 화소셀에서는 스캔펄스(SP) 및 데이터펄스(DP)의 전압차에 의해 전자가 방출된다.

먼저, 제1 스캔라인(SL1)에 부극성의 스캔펄스(-SP)가 인가되고, 데이터라인(DL)에 정극성의 데이터펄스(DP)가 공급되면 제1 스캔라인(SL1)에 형성되어 있는 제1 화소셀들(P1)에서 스캔펄스 및 데이터펄스의 전압차가 발생된다. 이와 같이 제1 화소셀들(P1) 중 데이터펄스(DP)가 공급된 방전셀들에서는 전위차에 해당하는 전자가 방출된다. 한편, 데이터펄스(DP)의 폭 및 진폭은 계조에 따라 상이하게 공급된다. 예를 들어, 높은 계조를 표현할 때 데이터펄스(DP)의 폭 및 진 폭은 넓거나 높게 설정되고, 낮은 계조를 표현할 때 데이터펄스(DP)의 폭 및 진폭은 좁거나 낮게 설정된다.

이때, 제2 내지 제n 스캔라인(SL2 내지 SLn)에 형성되어 있는 제2 내지 제n 화소셀(P2 내지 Pn)들에서는 데이터펄스(DP)의 전압만이 인가되기 때문에 전자가 방출되지 않는다.

이와 같은 과정을 반복하여 제n 스캔라인(SLn)까지 순차적으로 스캔펄스(SP) 및 데이터펄스(DP)를 인가하여 제1 내지 제n 화소셀(P1 내지 Pn)을 구동하여 화상을 표시한다. 화상이 표시된 후 제1 내지 제n 스캔라인(SL1 내지 SLn)에는 정극성의 리셋펄스(RP)가 인가된다. 제1 내지 제n 스캔라인(SL1 내지 SLn)에 리셋펄스(RP)가 인가되면 제1 내지 제n 화소셀(P1 내지 Pn)에 충전된 전하들이 제거된다.

이러한 리셋펄스(RP)를 제1 내지 제n 스캔라인(SL1 내지 SLn)에 동시에 구형파로 인가하는데 MIM형 FET에서는 금속층(metal), 절연층(insulator), 금속층(metal)으로 이루어진 캐패시터구조로써 캐패시터 성분이 매우 크고 다이오드 성질을 가지고 있기 때문에 셀에 가해지는 리셋출력파형전류(Ipxl)는 순간피크전류가 큰 변위전류가 흐르게 된다.

이로 인해, 데이터전극(8)과 스캔전극(10)사이의 절연층(14)이 과전류에 의해 절연 파괴될 뿐만 아니라 IC의 파괴를 초래한다. 또한, 이 순간피크전류가 큰 변위전류는 발광에 기여하지 않는 무효전력으로 작용하여 그 만큼의 소비전력을 증가시키게 되는 단점이 있다.

따라서, 본 발명의 목적은 변위전류를 절감시켜 소비전력을 줄일 수 있는 전계방출 표시소자 및 그 구동방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 전계방출 표시소자의 구동방법은 화소셀들에 형성된 스캔라인들에 스캔펄스를 순차적으로 인가하는 단계와, 상기 스캔라인들에 상기 스캔펄스를 인가한 후 상기 스캔펄스와 반대극성을 가지는 램프신호를 상기 스캔라인들에 동시에 인가하여 상기 화소셀들에 충전된 전하를 소거시키는 단계를 포함한다.

본 발명에 따른 전계방출 표시소자는 상기 스캔라인들에 스캔펄스를 순차적으로 인가한 후 상기 스캔펄스와 반대극성을 가지는 램프신호를 상기 스캔라인들에 동시에 인가하는 스캔구동부와, 상기 리셋펄스가 소정의 기울기를 가지도록 상기 리셋펄스의 기울기를 결정하는 리셋펄스 생성부를 구비한다.
상기 리셋펄스에 의해 상기 화소셀에 충전된 전하가 소거된다.

상기 리셋펄스 생성부는 입력펄스가 인가되는 게이트단자, 기저전압원이 공급되는 소스단자 및 제1 노드에 접속되는 드레인을 갖는 제1 스위치와, 상기 제1 노드를 경유하여 제2 노드에 접속되는 게이트단자, 상기 기저전압원에 접속된 소스단자 및 출력단에 접속되는 드레인단자를 갖는 제2 스위치와, 상기 제2 노드에 접 속되는 게이트단자, 공급전압원에 접속되는 드레인단자 및 상기 출력단에 접속되는 소스단자를 갖는 제3 스위치를 구비한다.

상기 공급전압원 및 기저전압 사이에 접속되는 저항 및 캐패시터를 구비한다.

상기 공급전압원 및 상기 제1 노드사이에는 상기 저항에 인가되는 전류를 일정하게 유지하는 정전류회로가 접속되는 것을 특징으로 한다.

상기 제1 노드 및 상기 공급전압원사이에는 제어회로에 응답하여 상기 리셋펄스의 기울기값을 제어하는 바이어스 회로가 접속되는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 전계방출 표시소자의 구동파형을 나타내는 파형도이다.

도 4를 참조하면, MIM형 FET의 스캔라인(SL)에는 부극성의 스캔펄스(SP)가 순차적으로 공급되고 데이터라인(DL)에는 부극성의 스캔펄스(SP)에 동기되는 정극성의 데이터펄스(DP)가 공급된다. 스캔펄스(SP) 및 데이터펄스(DP)가 공급된 화소셀에서는 스캔펄스(SP) 및 데이터펄스(DP)의 전압차에 의해 전자가 방출된다.

먼저, 제1 스캔라인(SL1)에 부극성의 스캔펄스(SP)가 인가되고, 데이터라인(DL)에 정극성의 데이터펄스(DP)가 공급되면 제1 스캔라인(SL1)에 형성 되어 있는 제1 화소셀(P1)들에서는 스캔펄스(SP) 및 데이터펄스(DP)의 전압차가 발생된다. 이와 같이 제1 화소셀(P1)들 중 데이터펄스(DP)가 공급된 방전셀들에서는 전위차에 해당하는 전자가 방출된다. 한편, 데이터펄스(DP)의 폭 및 진폭은 계조에 따라 상이하게 공급된다. 예를 들어, 높은 계조를 표현할 때 데이터펄스(DP)의 폭 및 진폭은 넓거나 높게 설정되고, 낮은 계조를 표현할 때 데이터펄스(DP)의 폭 및 진폭은 좁거나 낮게 설정된다.

이 때, 제2 내지 제n 스캔라인(SL2 내지 SLn)에 형성되어 있는 제2 내지 제n 화소셀(P2 내지 Pn)들에서는 정극성의 데이터펄스(DP)만이 인가되기 때문에 전자가 방출되지 않는다.

이와 같은 과정을 반복하여 제n 스캔라인(Sn)까지 순차적으로 스캔펄스(SP) 및 데이터펄스(DP)를 인가하여 제1 내지 제n 화소셀(P1 내지 Pn)을 구동하여 화상을 표시한다. 화상이 표시된 후 제1 내지 제n 화소셀(P1 내지 Pn)을 구동하여 화상을 표시한다. 화상이 표시된 후 제1 내지 제n 스캔라인(SL1 내지 SLn)에는 정극성의 램프형 리셋펄스(RP)가 인가된다. 제1 내지 제n 스캔라인(SL1 내지 SLn)에 램프형 리셋펄스(RP)가 인가되면 제1 내지 제n 화소셀(P1 내지 Pn)에 충전된 전하들이 제거된다.

램프형 리셋펄스(RP)는 전체스캔라인(SL)에 동시에 인가되며 셀에 순간적인 피크전류가 흐르지 않도록 셀의 용량성 임피던스를 고려하여 소정의 상승 기울기를 가지게 된다. 램프형 리셋펄스(RP)를 일정한 기간동안 인가하면 셀에 걸리는 전류(Ipxl)는 셀에 스캔전압이 점진적으로 공급되므로 그 최대치가 구형파에 의해 발생된 종래의 피크치의 펄스보다 줄어든게 된다.

도 5는 도 4에 도시된 MIM형 FET의 리셋펄스를 생성하는 리셋펄스 생성부를 나타내는 도면이다.

도 5를 참조하면, MIM형 FET의 리셋펄스 생성부(36)는 입력펄스(IP)를 공급받는 제1 스위치(SW1)와, 제1 스위치(SW1)에 병렬 접속된 저항(R) 및 캐패시터(C)와, 저항(R)에 정전류를 공급하기 위한 정전류회로(30)와, 제1 노드(1)로부터의 전압에 응답하여 공급전원(Vdd)과 기저전압(GND)을 선택적으로 스캔라인(SL)에 공급하기 위한 드라이버 IC(38)를 구비한다.

제1 스위치(SW1)는 N 채널 MOS FET로 제작되어 입력펄스(IP)의 하이논리구간에 턴-온되며, 입력펄스(IP)의 로우논리구간에 턴-오프된다. 이 제1 스위치(SW1)의 턴-온에 의해 제1 노드(N1) 상의 전압은 기저전원(GND) 쪽으로 방전되어 전압레벨이 낮아지게 된다. 그리고 제1 스위치(SW1)의 턴-오프에 의해 캐패시터(C)는 전압을 충전하게 된다. 이를 위하여, 제1 스위치(SW1)는 게이트단자에 입력펄스(IP)가 인가되며, 소스단자에 기저전압(GND)이 인가된다. 제1 스위치(SW1)의 드레인단자는 저항(R)과 캐패시터(C)사이의 제1 노드(N1)에 접속된다.

저항(R) 및 캐패시터(C)는 저항값과 캐패시턴스에 의한 시정수에 의해 램프형 리셋펄스(RP)의 상승 기울기를 결정하게 된다. 설계자에 의해 결정된 램프형 리셋펄스(RP)의 기울기는 가변저항(R)의 저항값 조절로 조정될 수 있다.

정전류회로(30)는 부하변동에 따른 저항(R)에 흐르는 전류의 변화를 최소화함으로써 램프형 리셋펄스(RP)의 기울기를 항상 일정하게 유지시키는 역할을 한다.

드라이버 IC(38)는 푸쉬풀 형태로 접속되는 제2 및 제3 스위치(SW2,SW3)로 구성되며, 제2 및 제3 스위치(SW2,SW3) 각각은 N 채널 MOS FET와 P 채널 MOS FET로 구현된다. 제1 노드(N1) 상의 전압에 응답하여 스캔라인(SL)에 공급되는 공급전압(Vdd)과 기저전압(GND)의 양을 조절하게 된다. 이를 위하여, 제2 및 제3 스위치(SW2,SW3) 각각의 게이트단자는 제1 노드(N1)에 접속된다. 제2 스위치(SW2)의 소스단자는 기저전압원(GND)에 접속되며, 드레인단자는 스캔라인(SL)에 접속된다. 제3 스위치(SW3)의 소스단자는 공급전압원(Vdd)에 접속되며, 드레인단자는 스캔라인(SL)에 공급된다.

제1 노드(N1)와 스캔라인(SL) 사이에는 다이오드(D)가 직렬접속된다. 이 다이오드(D)는 제1 노드(N1) 상의 전압변동을 억제하여 제2 및 제3 스위치(SW2,SW3)의 동작을 안정화하는 역할을 하게 된다.

상기 리셋펄스 생성부(36)의 동작을 상세히 설명하면 다음과 같다.

제1 스위치(SW1)가 입력펄스(IP)의 로우논리구간에 턴-오프되면 캐패시터(C)의 충전전압에 의해 제1 노드(N1) 상의 전압이 상승하게 된다. 제1 노드(N1) 상의 전압이 상승하면서 그 전압레벨이 제3 스위치(SW3)의 문턱전압 이상으로 변하면 제3 스위치(SW3)는 턴-온되고 제2 스위치(SW2)는 턴-오프된다. 그러면 공급전압(Vdd)이 제3 스위치(SW3)의 소스단자와 드레인단자를 경유하여 스캔라인(SL)에 공급되기 시작한다. 이렇게 스캔라인(SL)에 공급되는 공급전압의 기울기는 저항(R)의 저항값과 캐패시터(C)의 캐패시턴스에 의한 시정수에 의해 결정된다. 다시 말하여, RC시정수에 의해 결정되는 상승 기울기를 가지는 램프형 리 셋펄스(RP)가 스캔라인(SL)에 공급된다.

제1 스위치(SW1)가 입력펄스(IP)의 하이논리구간에 턴-온되면 제1 노드(N1) 상의 전압은 기저전압원(GND)으로 방전되어 낮아지게 된다. 제1 노드(N1) 상의 전압이 낮아지면서 그 전압레벨이 제2 스위치(SW2)의 문턱전압 이상으로 변하면 제2 스위치(SW2)는 턴-온되고 제3 스위치(SW2)는 턴-오프된다. 그러면 기저전압원(GND)과 스캔라인(SL)이 접속되어 스캔라인(SL) 상의 전압이 기저전압원(GND)으로 방전된다. 그 결과, 주사라인의 주사가 완료된 후에 해당 스캔라인(SL) 상의 전압은 기저전압(GND)을 유지하게 된다.

도 6은 도 4에 도시된 MIM형 FET의 또 다른 리셋펄스 구동회로도이다.

도 6을 참조하면, MIM형 FET의 리셋펄스 생성부(36)는 입력펄스(IP)를 공급받는 제1 스위치(SW1)와, 제1 스위치(SW1)에 병렬 접속된 저항(R) 및 캐패시터(C)와, 제어회로(34)에 응답하며 저항(R)과 공급전원(Vdd)사이에 접속된 바이어스회로(30)와, 제1 노드(1)로부터의 전압에 응답하여 공급전원(Vdd)과 기저전압(GND)을 선택적으로 스캔라인(SL)에 공급하기 위한 드라이버 IC(38)를 구비한다.

제1 스위치(SW1)는 N 채널 MOS FET로 제작되어 입력펄스(IP)의 하이논리구간에 턴-온되며, 입력펄스(IP)의 로우논리구간에 턴-오프된다. 이 제1 스위치(SW1)의 턴-온에 의해 제1 노드(N1) 상의 전압은 기저전원(GND) 쪽으로 방전되어 전압레벨이 낮아지게 된다. 그리고 제1 스위치(SW1)의 턴-오프에 의해 캐패시터(C)는 전압을 충전하게 된다. 이를 위하여, 제1 스위치(SW1)는 게이트단자에 입력펄스(IP) 가 인가되며, 소스단자에 기저전압(GND)이 인가된다. 제1 스위치(SW1)의 드레인단자는 저항(R)과 캐패시터(C)사이의 제1 노드(N1)에 접속된다.

저항(R) 및 캐패시터(C)는 저항값과 캐패시턴스에 의한 시정수에 의해 램프형 리셋펄스(RP)의 상승 기울기를 결정하게 된다. 설계자에 의해 결정된 램프형 리셋펄스(RP)의 기울기는 수학식 1과 같이 셀의 캐패시터(C)성분에 따라 전류의 값을 달리해서 제어될 수 있다.

바이어스회로(32)는 저항(R)과 공급전원(Vdd)사이에 접속되며, 제어회로(34)에 응답하여 셀의 캐패시터에 따라 램프형 리셋펄스(RP)의 기울기를 제어하게 된다.

제1 스위치(SW1)가 입력펄스(IP)의 로우논리구간에 턴-오프되면 캐패시터(C)의 충전전압에 의해 제1 노드(N1) 상의 전압이 상승하게 된다. 제1 노드(N1) 상의 전압이 상승하면서 그 전압레벨이 제3 스위치(SW3)의 문턱전압 이상으로 변하면 제3 스위치(SW3)는 턴-온되고 제2 스위치(SW2)는 턴-오프된다. 그러면 공급전압(Vdd)이 제3 스위치(SW3)의 소스단자와 드레인단자를 경유하여 스캔라인(SL)에 공급되기 시작한다. 이렇게 스캔라인(SL)에 공급되는 공급전압의 기울기는 저항(R)의 저항값과 캐패시터(C)의 캐패시턴스에 의한 시정수에 의해 결정된다. 다시 말하여, RC시정수에 의해 결정되는 상승 기울기를 가지는 램프형 리셋펄스(RP)가 스캔라인(SL)에 공급된다.

상술한 바와 같이, 본 발명에 따른 전계방출 표시소자 및 그 구동방법은 스캔전극에 기울기를 갖는 램프형 리셋펄스를 가함으로써 셀에 가해지는 리셋펄스의 출력 파형은 순간피크전류의 변위전류가 절감될 수 있어 데이터전극 및 스캔전극사이의 절연막의 손상을 막을 수 있다. 이로 인해 셀의 수명을 늘릴 수 있고, 구동 IC의 소자 파괴를 막을 수 있으며 소비전력을 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

화소셀들이 매트릭스형태로 배열된 전계방출 표시소자에 있어서,

상기 화소셀들에 형성된 스캔라인들에 스캔펄스를 순차적으로 인가하는 단계와,

상기 스캔라인들에 상기 스캔펄스를 인가한 후 상기 스캔펄스와 반대극성을 가지는 램프신호를 상기 스캔라인들에 동시에 인가하여 상기 화소셀들에 충전된 전하를 소거시키는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 구동방법.
제 1 항에 있어서,

상기 스캔펄스에 동기되도록 상기 화소셀들에 형성된 데이터라인에 데이터펄스가 인가되는 단계를 더 포함하는 것을 특징으로 하는 전계방출 표시소자의 구동방법.
삭제
복수개의 스캔라인과 복수개의 데이터라인이 교차되고 상기 교차점마다 화소셀들이 매트릭스 형태로 배열된 전계방출 표시소자에 있어서,

상기 스캔라인들에 스캔펄스를 순차적으로 인가한 후 상기 스캔펄스와 반대극성을 가지는 램프신호를 상기 스캔라인들에 동시에 인가하는 스캔구동부와,

상기 리셋펄스가 소정의 기울기를 가지도록 상기 리셋펄스의 기울기를 결정하는 리셋펄스 생성부를 구비하며,

상기 리셋펄스에 의해 상기 화소셀에 충전된 전하가 소거되는 것을 특징으로 하는 전계방출 표시소자.
제 4 항에 있어서,

상기 리셋펄스 생성부는

입력펄스가 인가되는 게이트단자, 기저전압이 인가되는 소스단자 및 제1 노드에 접속되는 드레인을 갖는 제1 스위치와,

상기 제1 노드에 접속되는 게이트단자, 상기 기저전압에 접속되는 소스단자 및 상기 스캔라인에 접속되는 드레인단자를 갖는 제2 스위치와,

상기 제1 노드에 접속되는 게이트단자, 공급전압원에 접속되는 드레인단자 및 상기 스캔라인에 접속되는 소스단자를 갖는 제3 스위치를 구비하는 것을 특징으로 하는 전계방출 표시소자.
제 5 항에 있어서,

상기 리셋펄스 생성부는

상기 공급전압원 및 기저전압 사이에 접속되는 저항 및 캐패시터를 구비하는 것을 특징으로 하는 전계방출 표시소자.
제 5 항에 있어서,

상기 제1 노드 및 상기 스캔라인 사이에는 다이오드가 접속되는 것을 특징으로 하는 전계방출 표시소자.
제 5 항에 있어서,

상기 공급전압원 및 상기 제1 노드사이에는

상기 저항에 인가되는 전류를 일정하게 유지하는 정전류회로가 접속되는 것을 특징으로 하는 전계방출 표시소자.
제 5 항에 있어서,

상기 공급전압원 및 상기 제1 노드사이에는

제어회로에 응답하여 상기 리셋펄스의 기울기값을 제어하는 바이어스 회로가 접속되는 것을 특징으로 하는 전계방출 표시소자.