KR100493618B1 - 플라즈마 디스플레이 패널의 서스테인 구동회로 및 방법 - Google Patents

플라즈마 디스플레이 패널의 서스테인 구동회로 및 방법 Download PDF

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Abstract

본 발명은 소비전력을 낮춤과 아울러 구동 파형을 안정화시키도록 한 플라즈마 디스플레이 패널의 서스테인 구동회로 및 방법에 관한 것이다.
본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 서스테인 구동회로는 플라즈마 디스플레이 패널의 유지구동에 필요한 서스테인 전압의 1/2의 전압값을 갖는 전압원과, 전압원에 접속되어 상기 전압원으로부터 1/2 서스테인 전압을 배압하여 상기 서스테인 전압이 생성되는 배압회로와, 배압회로에 접속되어 상기 패널에 일정한 서스테인 전압을 공급하기 위하여 상기 배압회로로부터 서스테인 전압이 충전되는 서스테인 캐패시터를 구비한다.

Description

플라즈마 디스플레이 패널의 서스테인 구동회로 및 방법{Circuit And Method For Driving Sustain Of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 소비전력을 낮춤과 아울러 구동 파형을 안정화시키도록 한 플라즈마 디스플레이 패널의 구동회로 및 방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1은 통상적으로 교류형 PDP에 매트릭스 형태로 배열되어진 방전셀 구조를 나타내는 사시도이다.
도 1를 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리 영역에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 도 2에서 처럼 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 및 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 3를 참조하면, PDP의 한 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에는 스캔전극(Y)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up)시 전압이 증가하고 셋다운(Set-down) 시에는 전압이 감소하는 형태를 가진다. 셋업(Set-up)시 리셋방전이 발생되어 상부 유전층(14)에 벽전하가 형성된다. 이어서, 셋다운 시 감소하는 전압에 의해 불요의 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다. 이 벽전하 감소를 위하여, 리셋펄스(RP)의 셋다운(Set-down)시 서스테인전극(Z)에 정극성(+)의 직류전압을 공급한다. 이 정극성(+)의 직류전압에 대하여 리셋펄스(RP)는 서서히 감소하는 형태로 공급되므로 셋다운 시 스캔전극(Y)이 서스테인전극(Z)에 대하여 상대적인 부극성(-)이 됨으로써, 즉 극성이 반전됨으로써 셋업(Set-up)시 생성된 벽전하들이 감소하게 된다.
어드레스 기간(APD)에는 스캔전극(Y)에 부극성(-)의 스캔전압(Vy)을 가지는 스캔펄스(SP)가 공급됨과 아울러 동시에 어드레스전극(X)에 어드레스전압(Va)에 해당하는 데이터펄스(DP)가 공급됨으로써 어드레스방전이 발생하게 된다. 이 어드레스방전으로 형성된 벽전하는 다른 방전셀들이 어드레스되는 기간동안 유지된다.
서스테인 기간(SPD)에는 시작부에서 스캔전극(Y)에 트리거링펄스(TP)를 공급하여 어드레스기간(APD)에서 충분히 벽전하가 형성된 방전셀(1)들에서 서스테인방전이 개시되게 한다. 이어서, 서스테인전극(Z)과 스캔전극(Y)에 교번적으로 서스테인전압(Vs)에 해당하는 서스테인펄스(SUSPz, SUSPy)를 공급하여 서스테인기간(SPD) 동안 서스테인방전이 유지되게 한다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지거나 방전 소거를 위해 1㎲ 정도의 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전이 중지된다.
이러한 교류형 PDP는 전극을 유전체로 도포하여 유전체 표면에서 일어나는 표면 방전을 이용하고 있다. 이 PDP의 셀들을 유지방전시키기 위한 구동펄스는 수백 [KHZ]의 주파수를 가지며 수백 [V] 정도의 높은 전압을 가진다.
이 구동펄스를 PDP에 인가하여 충전과 방전이 일어나는 경우에, 패널의 용량성 부하만으로는 에너지 소모가 없지만, 구동펄스가 직류전원을 이용하여 발생되기 때문에 PDP에서 많은 에너지 손실이 발생된다. 특히, 방전시 셀 내에서 과도한 전류가 흐르게 되면 에너지 손실이 더 커지게 된다. 이렇게 패널 내에서 불필요하게 발생되는 에너지 즉, 무효전력을 회수하기 위하여, PDP의 구동회로에는 에너지 회수회로가 사용되고 있다.
도 4을 참조하면, 종래의 에너지 회수회로는 인덕터(L)와 외부 캐패시터(Cs) 사이에 병렬 접속된 제 1 및 제 3 스위치(S1,S3)와, 패널 캐패시터(Cpanel)에 서스테인 전압(Vs)을 공급하기 위한 제 2 스위치(S2)와, 패널 캐패시터(Cpanel)에 기저전압(GND)을 공급하기 위한 제 4 스위치(S4)를 구비한다.
제 1 및 제 2 스위치(S1,S2) 사이에는 역전류를 제한하기 위한 제1 및 제2 다이오드(D11,D12)가 접속된다.
패널 캐패시터(Cpanel)는 패널 즉, PDP의 정전용량값을 등가적으로 나타낸 것이다.
캐패시터(Cs)에 Vs/2 만큼의 전압이 충전된 것으로 가정하여 도 4에 도시된 에너지 회수회로의 동작을 도 5를 결부하여 설명하면 다음과 같다. 도 5에서 Vcp와 Icp는 각각 패널 캐패시터(Cp)의 충/방전 전압과 전류를 나타낸다.
t1 시점에 제 1 스위치(S1)가 턴-온(Turn-on)된다. 그러면 외부 캐패시터(Cs)에 저장된 전압은 제 1 스위치(S1)와 제 1 다이오드(D1)를 경유하여 인덕터(L)에 공급된다. 인덕터(L)는 패널 캐패시터(Cpanel)와 함께 직렬 LC 공진회로를 구성하게 된다. 따라서, 인덕터(L)를 경유하여 패널 캐패시터(Cpanel)에 공급되는 공진파형에 의해 패널 캐패시터(Cpanel)는 공진파형으로 충전되기 시작하여 서스테인전압(Vs)까지 충전된다.
t2 시점에, 제 1 스위치(S1)는 턴-오프(Turn-off)되고 제 2 스위치(S2)는 턴-온(Turn-on)된다. 그러면 서스테인 전압원에 의해 발생된 서스테인 전압(Vs)이 제 2 스위치(S2)를 경유하여 패널 캐패시터(Cpanel)에 공급된다. 이 t2 시점에서 t3 시점까지 패널 캐패시터(Cpanel)의 전압은 서스테인전압를 유지한다.
t3 시점에서, 제 2 스위치(S2)는 턴-오프(Turn-off)되고 제 3 스위치(S3)는 턴-온(Turn-on)된다. 그러면 패널 캐패시터(Cpanel)의 전압이 인덕터(L), 제 2 다이오드(D2) 및 제 3 스위치(S3)를 경유하여 외부 캐패시터(Cs)에 회수된다.
t4 시점에서, 제 3 스위치(S3)는 턴-오프(Turn-off)되고, 제 4 스위치(S4)는 턴-온(Turn-on)되어 패널 캐패시터(Cp)의 전압을 기저전압(GND)으로 유지시키게 된다.
그러나, 이러한 에너지 회수회로는 패널을 서스테인 전위로 유지시키기 위하여 수백 [V]의 서스테인 전압(Vs)이 공급되고, 이에따라 구동회로의 많은 소비전력이 소모된다는 단점이 있다.
따라서, 본 발명의 목적은 소비전력을 낮춤과 아울러 구동 파형을 안정화시키도록 한 플라즈마 디스플레이 패널의 구동회로 및 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 서스테인 구동회로는 플라즈마 디스플레이 패널의 유지구동에 필요한 서스테인 전압의 1/2의 전압값을 갖는 전압원과, 전압원에 접속되어 상기 전압원으로부터 1/2 서스테인 전압을 배압하여 상기 서스테인 전압이 생성되는 배압회로와, 배압회로에 접속되어 상기 패널에 일정한 서스테인 전압을 공급하기 위하여 상기 배압회로로부터 서스테인 전압이 충전되는 서스테인 캐패시터를 구비한다.
상기 배압회로는 전압원과 서스테인 캐패시터 사이에 접속된 제 1 다이오드와, 전압원과 서스테인 캐패시터 사이에 접속되며 상기 제 1 다이오드와 병렬접속된 제 1 스위치 및 충전 캐패시터를 구비한다.
상기 충전 캐패시터는 상기 전압원과 기저전위 사이에 전류패스가 형성되어 1/2 서스테인 전압이 충전된 후 상기 제 1 스위치가 턴온되어 1/2 서스테인 전압이 자신의 부극성의 단자에 연결되어 상기 충전되어 있던 1/2 서스테인 전압과 합해져 서스테인 전압이 충전된다.
상기 서스테인 캐패시터는 상기 충전 캐패시터에 충전되어 있던 서스테인 전압이 상기 패널로 공급될 때 상기 패널이 안정적으로 상기 서스테인 전압을 유지할 수 있도록 서스테인 전압을 공급한다.
상기 배압회로와 패널 사이에 접속되어 직렬공진회로를 구성하는 인덕터를 더 구비하는 것을 특징으로 한다.
상기 배압회로와 서스테인 캐패시터 사이에 접속되어 역전류가 흐르는 것을 방지하기 위한 제 2 다이오드를 더 구비하는 것을 특징으로 한다.
상기 배압회로와 패널 사이에 접속되어 상기 패널에 상기 서스테인 전압을 공급하기 위한 제 2 스위치를 구비하고, 배압회로와 기저전위 사이에 접속되어 상기 충전 캐패시터에 1/2 서스테인 전압을 충전시키기 위한 제 3 스위치를 구비하는 것을 특징으로 한다.
상기 배압회로와 제 3 스위치 사이에 접속되어 역전류가 흐르는 것을 방지하기 위한 제 3 다이오드를 더 구비하는 것을 특징으로 한다.
상기 패널과 전압원 사이에 접속되어 상기 패널을 방전시키기 위한 제 1 인덕터와, 배압회로와 패널 사이에 접속되어 상기 패널을 충전시키기 위한 제 2 인덕터를 더 구비하는 것을 특징으로 한다.
상기 제 1 인덕터의 용량은 상기 제 2 인덕터의 용량보다 적은 것을 특징으로 한다.
본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법에 있어서, 전압원의 1/2 서스테인 전압값을 배압시켜 서스테인 전압을 생성하는 단계와, 배압된 서스테인 전압을 상기 패널로 공급하는 단계와, 배압된 서스테인 전압을 서스테인 캐패시터에 충전 시키는 단계와, 배압된 서스테인 전압을 상기 패널로 공급할 때 상기 서스테인 전압을 일정하게 유지하여 안정된 구동이 가능 하도록 상기 서스테인 캐패시터에서 상기 서스테인 전압이 공급되는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 10를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 제 1 실시 예에 따른 PDP의 서스테인 구동회로를 나타내는 도면으로서, 에너지 회수회로를 도시한 것이고, 도 7은 구동 파형을 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제 1 실시 예에 따른 에너지 회수회로는 1/2 서스테인전압원(Vs/2)과, 1/2 서스테인전압원(Vs/2)와 패널 캐패시터(Cpanel) 사이에 접속된 제 4 다이오드(D4) 및 인덕터(L)와; 제 4 다이오드(D4) 및 인덕터(L) 사이에 병렬접속된 제 1 및 제 3 스위치(S1,S3)와; 제 1 및 제 3 스위치(S1,S3) 사이에 접속된 제 1 및 제 2 다이오드(D1,D2)와; 1/2 서스테인 전압원(Vs/2)과 제 1 스위치(S1) 및 제 1 다이오드(D1)의 공통단자 사이에 접속된 제 3 다이오드(D3) 및 충전 캐패시터(Cp)와; 제 3 다이오드(D3) 및 충전 캐패시터(Cp)의 공통단자와 기저전위(GND) 사이에 접속된 제 5 다이오드(D5) 및 서스테인 캐패시터(Cvs)와; 제 5 다이오드(D5) 및 서스테인 캐패시터(Cvs)의 공통단자와 인덕터(L) 및 패널 캐패시터(Cpanel)의 공통단자 사이에 접속된 제 2 스위치(S2)와; 인덕터(L) 및 패널 캐패시터(Cpanel)의 공통단자와 기저전위(GND) 사이에 접속된 제 4 스위치(S4)을 구비한다.
패널 캐패시터(Cpanel)는 PDP의 정전용량값을 등가적으로 나타낸 것이다. 여기서 제 1 내지 제 4 스위치들(S1 내지 S4)은 MOS FET, IGBT, BJT 등의 반도체 스위치 소자로 구현된다.
한편, 제 1 내지 제 3 다이오드(D1 내지 D3)는 역전류를 차단하게 된다. 제 4 다이오드(D4)는 1/2 서스테인전압원(Vs/2)의 이상 발생시에도 1/2 서스테인전압원(Vs/2)으로부터의 공급전압을 분리구동함으로써 보다 안정된 전압 공급 및 구동이 가능하게 된다. 그리고, 제 5 다이오드(D5)는 서스테인 캐패시터(Cvs)에 충전된 서스테인 전압(Vs)이 1/2 서스테인 전압원(Vs/2) 쪽으로 흐르는 것을 차단하게 된다.
충전 캐패시터(Cp)는 1/2 서스테인 전압원(Vs/2)으로부터 1/2 서스테인 전압(Vs/2)을 공급받아 배압회로에 의해 서스테인 전압(Vs)으로 충전된다. 서스테인 캐패시터(Cvs)는 충전 캐패시터(Cp)로부터 공급되는 서스테인 전압(Vs)에 의해 충전된다. 이 때, 서스테인 캐패시터(Cvs)에 충전된 서스테인 전압(Vs)은 충전 캐패시터(Cp)에 의해 패널 캐패시터(Cpanel)로 서스테인 전압(Vs)을 공급할 때, 이 서스테인 전압(Vs)을 안정적으로 유지시키기 위하여 공급된다.
서스테인 전압(Vs)이 패널로 공급될 때 안정된 구동을 위하여 서스테인 전압(Vs)을 항상 유지하도록 서스테인 캐패시터(Cvs)에 의해 유지된다.
본 발명에 따른 PDP의 서스테인 구동회로의 동작을 도 7과 결부하여 설명하면 다음과 같다. 도 7에 있어서, Vout은 출력전압을 나타낸다.
도 7을 참조하면, 본 발명의 제 1 실시 예에 따른 서스테인 구동회로는 패널를 기저전압(GND)으로 유지시킴과 아울러 충전 캐패시터(Cp)를 충전시키는 방전유지/충전 캐패시터 충전기간(T4), LC 공진파형을 이용하여 패널을 충전시키는 충전기간(T1), 패널을 서스테인전압(Vs)으로 유지시키기 위한 충전 유지기간(T2) 및 패널의 방전시 무효전력을 회수하는 방전기간(T3)으로 나누어 구동된다.
먼저, 방전유지/충전 캐패시터 충전기간(T4)에는 제 4 스위치(S4)가 턴-온(Turn-on)된다. 제 4 스위치(S4)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 3 다이오드(D3), 충전 캐패시터(Cp), 제 1 다이오드(D1), 인덕터(L) 및 제 4 스위치(S4)을 경유하여 기저전위(GND)로 이어지는 전류패스를 형성하게 된다. 이 때, 충전 캐패시터(Cp)에는 1/2 서스테인 전압(Vs/2)이 충전된다. 그리고, 제 4 스위치(S4)가 턴-온(Turn-on)됨에 따라 기저전위(GND)가 패널 캐패시터(Cpanel)로 공급된다.
충전기간(T1)에는 제 1 스위치(S1)가 턴-온(Turn-on) 된다. 제 1 스위치(S1)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 4 다이오드(D4), 제 1 스위치(S1), 충전 캐패시터(Cp), 제 5 다이오드(D5) 및 서스테인 캐패시터(Cvs)을 경유하여 기저전위(GND)로 이어지는 전류패스가 형성된다. 이 때, 방전유지/충전 캐패시터 충전기간(T4)에 충전 캐패시터(Cp)에 충전되어 있던 1/2 서스테인 전압(Vs/2)과 더해진 배압전압이 제 5 다이오드(D5)을 거쳐 서스테인 캐패시터(Cvs)에 서스테인 전압(Vs)을 충전시키게 된다. 이를 자세히 설명하면, 방전유지/충전 캐패시터 충전기간(T4)에 충전 캐패시터(Cp)에 충전된 1/2 서스테인 전압(Vs/2)은 그라운드(GND)와 연결되어 1/2 서스테인 전압(Vs/2) 만큼 충전되어 있다. 따라서, 충전기간(T1)에 충전 캐패시터(Cp)에 1/2 서스테인 전압(Vs/2)이 공급될 때 기준점은 기저전위(GND)가 아닌 방전유지/충전 캐패시터 충전기간(T4)에 충전 캐패시터(Cp)에 충전된 1/2 서스테인 전압(Vs/2)이 기준점이 된다. 이에 따라, 충전기간(T1)에는 충전 캐패시터(Cp)에 1/2 서스테인 전압(Vs/2)이 공급되면서 이미 충전 캐패시터(Cp)에 충전되어 있던 1/2 서스테인 전압(Vs/2)과 더해진 배압전압이 제 5 다이오드(D5)을 거쳐 서스테인 캐패시터(Cvs)에 충전된다.
또한, 제 1 스위치(S1)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 4 다이오드(D4), 제 1 스위치(S1), 제 1 다이오드(D1), 인덕터(L) 및 패널 캐패시터(Cpanel)을 경유하여 기저전위(GND)로 이어지는 전류패스가 형성된다. 이 때, 패널 캐패시터(Cpanel)는 인덕터(L)와 함께 LC 직렬 공진회로를 구성하므로써 서스테인 전압(Vs)까지 충전된다.
충전 유지기간(T2)에는 제 2 스위치(S2)가 턴-온(Turn-on)되고, 제 1 스위치(S1)는 턴-온(Turn-on)를 유지한다. 제 2 스위치(S2)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 4 다이오드(D4), 제 1 스위치(S1), 충전 캐패시터(Cp), 제 5 다이오드(D5), 제 2 스위치(S2) 및 패널 캐패시터(Cpanel)을 경유하여 기저전위(GND)로 이어지는 전류패스가 형성된다. 이 때, 패널 캐패시터(Cpanel)는 1/2 서스테인 전압원(Vs/2)으로부터의 전압과 충전 캐패시터(Cp)의 전압이 더해진 배압전압이 제 5 다이오드(D5) 및 제 2 스위치(S2)를 경유하여 공급되므로 서스테인전압(Vs)을 유지하게 된다. 제 3 다이오드(D3)는 충전 캐패시터(Cp)의 전류가 1/2 서스테인 전압원(Vs/2)에 흐르지 않도록 전류패스를 차단하게 된다.
이 때, 제 3 다이오드(D3)와 충전 캐패시터(Cp)사이의 공통단자에는 1/2 서스테인 전압(Vs/2)에서 부터 서스테인 전압(Vs)까지 변화하는 전압이 걸린다. 따라서, 이 전압이 제 2 스위치(S2)를 거쳐 패널 캐패시터(Cpanel)로 공급될 경우 서스테인 전압(Vs)이 공급되면 문제가 발생하지 않지만, 서스테인 전압(Vs)보다 적은 전압이 공급될 경우 충분한 파워 공급을 하지 못할 수도 있다. 따라서, 충전 캐패시터(Cp)에 충전되어 있는 전압을 서스테인 캐패시터(Cvs)에 충전시켜서 만약 충전 캐패시터(Cp)에서 충분치 못한 전압을 패널 캐패시터(Cpanel)로 공급할 경우 서스테인 캐패시터(Cvs)에 충전되어 있던 전압이 더해져 충분한 파워를 공급할 수 있다. 이때, 제 5 다이오드(D5)는 서스테인 캐패시터(Cvs)에 충전된 서스테인 전압(Vs)이 충전 캐패시터(Cp)쪽으로 흐르는 것을 차단한다. 따라서, 1/2 서스테인 전압원(Vs/2)을 사용하면서도 서스테인 캐패시터(Cvs)을 이용하여 안정된 서스테인 전압(Vs)을 유지할 수 있다.
방전기간(T3)에는 제 3 스위치(S3)가 턴-온(Turn-on)된다. 이 때, 패널 캐패시터(Cpanel)는 방전되며, 패널 캐패시터(Cpanel)로부터 방전되는 무효전력의 전압성분은 인덕터(L), 제 2 다이오드(D2) 및 제 3 스위치(S3)을 통하여 회수되어 소멸되어진다. 이 때, 제 4 다이오드(D4)에 의해 방전전류가 1/2 서스테인 전압원(Vs/2)으로 흐르는 것을 차단한다.
도 8은 도 6의 실험에 의한 플라즈마 디스플레이 패널의 서스테인 구동회로의 구동파형을 나타내는 그래프이다.
도 8를 참조하면, 서스테인 전압이 180V이므로 그래프에서 보듯이 충전 캐패시터(Cp)에는 90V부터 180V까지 변화하는 전압이 걸려 있다. 따라서, 180V보다 낮은 전압으로는 충분한 파워를 공급하지 못함으로 회로상에 서스테인 전압(Vs)을 충전할 수 있는 서스테인 캐패시터(Cvs)를 부착하여 그래프에서 보듯이 ②처럼 항상 일정한 서스테인 전압(Vs)을 공급할 수 있도록 한다. 여기서 ①파형은 최종 출력되는 파형을 나타내고, ②파형은 도 6의 Vs지점에 걸리는 전압의 파형으로 서스테인 캐패시터(Cvs)에 의해 서스테인 전압(Vs)으로 일정하게 유지되는 파형을 나타내며, ③ 파형은 제 3 다이오드(D3)와 충전 캐패시터(Cp) 사이의 공통단자(Vs-)에 걸리는 전압의 파형을 나타낸다.
도 9는 본 발명의 제 2 실시 예에 따른 PDP의 서스테인 구동회로를 나타내는 도면이고, 도 10은 구동 파형을 나타내는 도면이다.
도 9를 참조하면, 본 발명의 제 2 실시 예에 따른 PDP의 서스테인 구동회로는 1/2 서스테인전압원(Vs/2)에 접속된 제 4 다이오드(D4)와; 제 4 다이오드(D4)와 패널 캐패시터(Cpanel) 사이의 충전패스 상에 접속된 제 1 스위치(S1), 제 1 다이오드(D1) 및 제 2 인덕터(L2)와; 제 4 다이오드(D4)와 패널 캐패시터(Cpanel) 사이의 방전패스 상에 접속된 제 1 인덕터(L1), 제 2 다이오드(D2) 및 제 3 스위치(S3)와; 1/2 서스테인전압원(Vs/2) 및 제 4 다이오드(D4) 사이의 공통단자와 제 1 스위치(S1) 및 제 1 다이오드(D1) 사이의 공통단자 사이에 접속된 제 3 다이오드(D3) 및 충전 캐패시터(Cp)와; 제 3 다이오드(D3) 및 충전 캐패시터(Cp)의 공통단자와 기저전위(GND) 사이에 접속된 제 5 다이오드(D5) 및 서스테인 캐패시터(Cvs)와; 제 5 다이오드(D5) 및 서스테인 캐패시터(Cvs)의 공통단자와 제 2 인덕터(L2) 및 패널 캐패시터(Cpanel)의 공통단자 사이에 접속된 제 2 스위치(S2)와; 제 1 인덕터(L1) 및 패널 캐패시터(Cpanel)의 공통단자와 기저전위(GND) 사이에 접속된 제 4 스위치(S4)를 구비한다.
패널 캐패시터(Cpanel)는 PDP의 정전용량값을 등가적으로 나타낸 것이다. 제 1 내지 제 4 스위치들(S1 내지 S4)은 MOSFET, IGBT, BJT 등의 반도체 스위치 소자로 구현된다.
제 1 내지 제 3 다이오드(D1 내지 D3)는 역전류를 차단하게 된다. 그리고, 제 4 다이오드(D4)는 1/2 서스테인전압원(Vs/2)으로부터의 공급전압이 충전 캐패시터(Cp)에 안정되게 공급하도록 한다. 이 때, 제 5 다이오드(D5)는 서스테인 캐패시터(Cvs)에 충전된 서스테인 전압(Vs)이 1/2 서스테인 전압원(Vs/2) 쪽으로 흐르는 역전류를 차단하게 된다.
제 1 인덕터(L1)의 인덕턴스는 패널 방전시 무효전력의 회수효율을 높일 수 있도록 충분히 크게 설정되는 것이 바람직하고, 제 2 인덕터(L2)의 인덕턴스는 패널 충전시 구동파형의 라이징 타임이 빠르게 되도록 작게 설정되는 것이 바람직하다.
본 발명의 제 2 실시예에 따른 PDP의 서스테인 구동회로의 동작을 도 10을 결부하여 설명하면 다음과 같다. 도 10에 있어서, Vout은 출력전압을 나타낸다.
도 10를 참조하면, 본 발명의 제 2 실시 예에 따른 PDP의 서스테인 구동회로는 패널을 기저전압(GND)으로 유지시킴과 아울러 외부 캐패시터를 충전시키는 방전유지/외부 캐패시터 충전기간(T4), LC 공진파형을 이용하여 패널을 충전시키는 충전기간(T1), 패널을 서스테인전압(Vs)으로 유지시키기 위한 충전 유지기간(T2) 및 패널의 방전시 무효전력을 회수하는 방전기간(T3)으로 나누어 구동된다.
먼저, 방전유지/충전 캐패시터 충전기간(T4)에는 제 4 스위치(S4)가 턴-온(Turn-on)된다. 제 4 스위치(S4)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 3 다이오드(D3), 충전 캐패시터(Cp), 제 1 다이오드(D1), 제 2 인덕터(L2) 및 제 4 스위치(S4)을 경유하여 기저전위(GND)로 이어지는 전류패스를 형성하게 된다. 이 때, 충전 캐패시터(Cp)에는 1/2 서스테인 전압(Vs/2)이 충전된다. 그리고, 제 4 스위치(S4)가 턴-온(Turn-on)됨에 따라 기저전위(GND)가 패널 캐패시터(Cpanel)로 공급된다.
충전기간(T1)에는 제 1 스위치(S1)가 턴-온(Turn-on) 된다. 제 1 스위치(S1)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 4 다이오드(D4), 제 1 스위치(S1), 충전 캐패시터(Cp), 제 5 다이오드(D5) 및 서스테인 캐패시터(Cvs)을 경유하여 기저전위(GND)로 이어지는 전류패스가 형성된다. 이 때, 방전유지/충전 캐패시터 충전기간(T4)에 충전 캐패시터(Cp)에 충전되어 있던 1/2 서스테인 전압(Vs/2)과 더해진 배압전압이 제 5 다이오드(D5)을 거쳐 서스테인 캐패시터(Cvs)에 서스테인 전압(Vs)을 충전시키게 된다. 이를 자세히 설명하면, 방전유지/충전 캐패시터 충전기간(T4)에 충전 캐패시터(Cp)에 충전된 1/2 서스테인 전압(Vs/2)은 그라운드(GND)와 연결되어 1/2 서스테인 전압(Vs/2) 만큼 충전되어 있다. 따라서, 충전기간(T1)에 충전 캐패시터(Cp)에 1/2 서스테인 전압(Vs/2)이 공급될 때 기준점은 기저전위(GND)가 아닌 방전유지/충전 캐패시터 충전기간(T4)에 충전 캐패시터(Cp)에 충전된 1/2 서스테인 전압(Vs/2)이 기준점이 된다. 이에 따라, 충전기간(T1)에는 충전 캐패시터(Cp)에 1/2 서스테인 전압(Vs/2)이 공급되면서 이미 충전 캐패시터(Cp)에 충전되어 있던 1/2 서스테인 전압(Vs/2)과 더해진 배압전압이 제 5 다이오드(D5)을 거쳐 서스테인 캐패시터(Cvs)에 충전된다.
또한, 제 1 스위치(S1)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 4 다이오드(D4), 제 1 스위치(S1), 제 1 다이오드(D1), 제 2 인덕터(L2) 및 패널 캐패시터(Cpanel)을 경유하여 기저전위(GND)로 이어지는 전류패스가 형성된다. 이 때, 패널 캐패시터(Cpanel)는 인덕터(L)와 함께 LC 직렬 공진회로를 구성하므로써 서스테인 전압(Vs)까지 충전된다.
충전 유지기간(T2)에는 제 2 스위치(S2)가 턴-온(Turn-on)되고, 제 1 스위치(S1)는 턴-온(Turn-on)를 유지한다. 제 2 스위치(S2)가 턴-온(Turn-on)되면 1/2 서스테인 전압원(Vs/2), 제 4 다이오드(D4), 제 1 스위치(S1), 충전 캐패시터(Cp), 제 5 다이오드(D5), 제 2 스위치(S2) 및 패널 캐패시터(Cpanel)을 경유하여 기저전위(GND)로 이어지는 전류패스가 형성된다. 이 때, 패널 캐패시터(Cpanel)는 1/2 서스테인 전압원(Vs/2)으로부터의 전압과 충전 캐패시터(Cp)의 전압이 더해진 배압전압이 제 5 다이오드(D5) 및 제 2 스위치(S2)를 경유하여 공급되므로 서스테인전압(Vs)을 유지하게 된다. 제 3 다이오드(D3)는 충전 캐패시터(Cp)의 전류가 1/2 서스테인 전압원(Vs/2)에 흐르지 않도록 전류패스를 차단하게 된다.
이 때, 제 3 다이오드(D3)와 충전 캐패시터(Cp)사이의 공통단자에는 1/2 서스테인 전압(Vs/2)에서 부터 서스테인 전압(Vs)까지 변화하는 전압이 걸린다. 따라서, 이 전압이 제 2 스위치(S2)를 거쳐 패널 캐패시터(Cpanel)로 공급될 경우 서스테인 전압(Vs)이 공급되면 문제가 발생하지 않지만, 서스테인 전압(Vs)보다 적은 전압이 공급될 경우 충분한 파워 공급을 하지 못할 수도 있다. 따라서, 충전 캐패시터(Cp)에 충전되어 있는 전압을 서스테인 캐패시터(Cvs)에 충전시켜서 만약 충전 캐패시터(Cp)에서 충분치 못한 전압을 패널 캐패시터(Cpanel)로 공급할 경우 서스테인 캐패시터(Cvs)에 충전되어 있던 전압이 더해져 충분한 파워를 공급할 수 있다. 이때, 제 5 다이오드(D5)는 서스테인 캐패시터(Cvs)에 충전된 서스테인 전압(Vs)이 충전 캐패시터(Cp)쪽으로 흐르는 것을 차단한다. 따라서, 1/2 서스테인 전압원(Vs/2)을 사용하면서도 서스테인 캐패시터(Cvs)을 이용하여 안정된 서스테인 전압(Vs)을 유지할 수 있다.
방전기간(T3)에는 제 3 스위치(S3)가 턴-온(Turn-on)된다. 이 때, 패널 캐패시터(Cpanel)는 방전되며, 패널 캐패시터(Cpanel)로부터 방전되는 무효전력의 전압성분은 제 1 인덕터(L1), 제 2 다이오드(D2) 및 제 3 스위치(S3)을 통하여 회수되어 소멸되어진다. 이 때, 제 4 다이오드(D4)에 의해 방전전류가 1/2 서스테인 전압원(Vs/2)으로 흐르는 것을 차단한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 서스테인 방전의 특성 변화 없이 서스테인 방전 전압을 절반으로 낮추어서 구동시킬 수 있음은 물론, 1/2 서스테인 전압을 공급하면서도 회로 상에서 서스테인 전압을 항상 유지시킬 수 있음으로 안정된 구동이 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전 플라즈마 디스플레이 패널의 방전셀를 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 4는 종래 기술에 따른 서스테인 펄스 발생회로를 나타내는 회로도.
도 5는 도 4에 도시된 서스테인 펄스 발생회로의 구동 파형도.
도 6은 본 발명의 제 1 실시 예에 따른 플라즈마 디스플레이 패널의 서스테인 구동회로를 나타내는 도면.
도 7은 도 6에 도시된 플라즈마 디스플레이 패널의 서스테인 구동회로의 구동 파형도.
도 8은 도 6의 실험에 의한 플라즈마 디스플레이 패널의 서스테인 구동회로의 구동파형을 나타내는 그래프.
도 9는 본 발명의 제 2 실시 예에 따른 플라즈마 디스플레이 패널의 서스테인 구동회로를 나타내는 도면.
도 10은 도 9에 도시된 플라즈마 디스플레이 패널의 서스테인 구동회로의 구동 파형도.

Claims (11)

  1. 서스테인 전압값을 갖는 서스테인 펄스를 스캔전극 및 서스테인전극에 교번적으로 공급하기 위한 플라즈마 디스플레이 패널의 서스테인 구동회로에 있어서,
    상기 플라즈마 디스플레이 패널의 유지구동에 필요한 서스테인 전압의 1/2의 전압값을 갖는 전압원과,
    상기 전압원에 접속되어 상기 전압원으로부터 1/2 서스테인 전압을 배압하여 상기 서스테인 전압이 생성되는 배압회로와,
    상기 배압회로에 접속되어 상기 패널에 일정한 서스테인 전압을 공급하기 위하여 상기 배압회로로부터 서스테인 전압이 충전되는 서스테인 캐패시터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  2. 제 1 항에 있어서,
    상기 배압회로는,
    상기 전압원과 서스테인 캐패시터 사이에 접속된 제 1 다이오드와,
    상기 전압원과 서스테인 캐패시터 사이에 접속되며 상기 제 1 다이오드와 병렬접속된 제 1 스위치 및 충전 캐패시터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  3. 제 2 항에 있어서,
    상기 충전 캐패시터는 상기 전압원과 기저전위 사이에 전류패스가 형성되어 1/2 서스테인 전압이 충전된 후 상기 제 1 스위치가 턴온되어 1/2 서스테인 전압이 자신의 부극성의 단자에 연결되어 상기 충전되어 있던 1/2 서스테인 전압과 합해져 서스테인 전압이 충전되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  4. 제 3 항에 있어서,
    상기 서스테인 캐패시터는 상기 충전 캐패시터에 충전되어 있던 서스테인 전압이 상기 패널로 공급될 때 상기 패널이 안정적으로 상기 서스테인 전압을 유지할 수 있도록 서스테인 전압을 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  5. 제 1 항에 있어서,
    상기 배압회로와 패널 사이에 접속되어 직렬공진회로를 구성하는 인덕터를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  6. 제 1 항에 있어서,
    상기 배압회로와 서스테인 캐패시터 사이에 접속되어 역전류가 흐르는 것을 방지하기 위한 제 2 다이오드를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  7. 제 1 항에 있어서,
    상기 배압회로와 패널 사이에 접속되어 상기 패널에 상기 서스테인 전압을 공급하기 위한 제 2 스위치를 구비하고,
    상기 배압회로와 기저전위 사이에 접속되어 상기 충전 캐패시터에 1/2 서스테인 전압을 충전시키기 위한 제 3 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  8. 제 7 항에 있어서,
    상기 배압회로와 제 3 스위치 사이에 접속되어 역전류가 흐르는 것을 방지하기 위한 제 3 다이오드를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  9. 제 1 항에 있어서,
    상기 패널과 전압원 사이에 접속되어 상기 패널을 방전시키기 위한 제 1 인덕터와,
    상기 배압회로와 패널 사이에 접속되어 상기 패널을 충전시키기 위한 제 2 인덕터를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  10. 제 9 항에 있어서,
    상기 제 1 인덕터의 용량은 상기 제 2 인덕터의 용량보다 적은 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 구동회로.
  11. 플라즈마 디스플레이 패널이 1/2 서스테인 전압원을 갖는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 전압원의 1/2 서스테인 전압값을 배압시켜 서스테인 전압을 생성하는 단계와,
    상기 배압된 서스테인 전압을 상기 패널로 공급하는 단계와,
    상기 배압된 서스테인 전압을 서스테인 캐패시터에 충전 시키는 단계와,
    상기 배압된 서스테인 전압을 상기 패널로 공급할 때 상기 서스테인 전압을 일정하게 유지하여 안정된 구동이 가능하도록 상기 서스테인 캐패시터에서 상기 서스테인 전압이 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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