KR100481623B1

KR100481623B1 - 이기종 프로토콜간 큐.오.에스를 보장하는 홈 게이트웨이스위치 구조

Info

Publication number: KR100481623B1
Application number: KR10-2002-0062704A
Authority: KR
Inventors: 최광순; 정광모
Original assignee: 전자부품연구원
Priority date: 2002-10-15
Filing date: 2002-10-15
Publication date: 2005-04-11
Also published as: KR20040033565A

Abstract

본 발명은 이기종 프로토콜간 QoS를 보장하는 홈 게이트웨이 스위치 구조에 관한 것이다. 즉, 본 발명은 IP, Bluetooth, IEEE1394, LonTalk 등의 다양한 프로토콜을 수용할 수 있으며, 이들 프로토콜을 지원하는 장치들간 상호 연결을 통해 홈 네트워킹을 가능케 하는 홈 게이트웨이 스위치에서 각각의 프로토콜에 해당하는 패킷들이 해당 목적 포트의 노드로 원활히 전송될 수 있도록 하는 이점이 있다.

Description

이기종 프로토콜간 큐.오.에스를 보장하는 홈 게이트웨이 스위치 구조{HOME GATEWAY SWITCH STRUCTURE FOR GUARANTEEING QUALITY OF SERVICE BETWEEN VARIOUS KIND OF PROTOCOL}

본 발명은 홈 게이트웨이에 적용되는 패킷 스위칭에 관한 것으로, 특히 이기종 프로토콜간 서비스품질(Quality of Service: QoS)를 보장하는 홈 게이트웨이 스위치 구조에 관한 것이다.

통상적으로 홈 네트워킹을 가능케 하는 홈 게이트웨이에서는 스위칭 페브릭(Switching Fabric) 구조나 공유메모리 스위치 등을 이용하여 패킷들이 원활히 해당 목적 포트의 노드로 전달될 수 있도록 스위칭을 수행하고 있다. 상기 스위칭 페브릭 구조는 패킷의 일부 또는 전부가 스위칭 페브릭 하드웨어를 통하여 목적지까지 전달되는 방식으로, 여기서 패킷의 일부라 함은 패킷은 메모리에 저장되어 있고, 메모리 어드레스, 패킷길이, 목적지 어드레스 등 저장된 메모리의 정보를 담은 작은 길이의 패킷만이 스위칭 페브릭을 통하는 방식이며, 또한 상기 공유 메모리 스위치는 공유 메모리를 이용하는 것으로, 공유 메모리에 스위칭 될 패킷을 쓰는 블록과 쓰여진 패킷을 목적지 노드 블록에서 읽어서 결국 스위칭이 이루어지도록 하는 방식으로, 패킷이 저장되는 메모리는 칩의 속도 및 스위칭 속도 등을 감안하여 칩의 내부 또는 외부에 존재할 수 있게 되는 방식이다.

그러나 상기한 스위칭 페브릭 구조나 공유 메모리 스위치 등과 같은 종래 스위칭은 ATM망에서 VPI/VCI 또는 QoS와 관련한 ATM 셀 스위칭 기술과, 기가 비트 이더넷에서의 IP 패킷의 스위칭이 전부이다.

따라서 다양한 프로토콜을 지원하는 홈 네트워킹용 칩셋에서의 다양한 종류의 패킷에 대한 상호 호환 스위칭은 불가능하며, 종전의 53 바이트의 ATM셀을 스위칭하는 ATM망에서의 스위치와, 최대 1500 바이트의 IP 패킷을 지원하는 기가 비트 이더넷에서의 스위칭 기술로는 멀티 프로토콜의 다양한 속도와 다양한 크기를 갖는 패킷을 스위칭하지는 못하는 문제점이 있었다. 또한 ATM은 ATM 프로토콜 특성상 스위칭시 QoS를 지원하나, 그 외의 스위칭 기법에서는 QoS를 지원하지 못하는 문제점이 있었다.

따라서, 본 발명의 목적은 이기종 프로토콜간 QoS를 보장하는 홈 게이트웨이 스위치 구조 방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명은 이기종 프로토콜간 QoS를 보장하는 홈게이트웨이의 스위치 구조에 있어서, 다양한 프로토콜의 패킷에 대한 스위칭을 위해 공통 프로토콜 헤더를 삽입시키는 패킷 처리부와; 공통 프로토콜 헤더가 삽입된 패킷 데이터에 대해 미리 설정된 소정 바이트 단위로 분할하는 분할부와; 상기 공통 프로토콜 헤더에서 시퀀스 번호를 추출하여 해당 프로토콜의 원래 패킷으로 재조합시키는 재조립부와; 상기 다양한 프로토콜의 패킷 데이터를 클래스 및 우선순위로 분류하여 패킷 메모리에 저장시킨 후, 목적지 노드로 스위칭 전송시키는 스위칭부와; 상기 스위칭부로부터 인가되는 패킷 데이터를 저장하는 패킷 메모리부;를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.

도 1은 본 발명의 실시 예에 따른 다양한 프로토콜을 수용하는 홈 게이트웨이의 스위치 구조를 도시한 것이다.

상기 도 1을 참조하면, 먼저 패킷 처리부(Packet processing)(100)는 IEEE 1394, LonTalk, Bluetooth, IP(LAN), IP(WAN) 등과 같은 다양한 프로토콜의 다양한 패킷을 스위칭하기 위해 스위칭 블록(102) 전단에서 공통 프로토콜(Common Protocol) 헤더를 인켑슐레이션(Encapsulation)하게 되며, 상기 헤더 내에는 분할(Segmentation)과 재조립(Reassembly)을 위한 패킷의 시퀀스 넘버(Sequence number)를 비롯하여 QoS가 가능한 스위칭을 지원하기 위한 QoS정보가 포함된다.

분할/재조립부(Segmentation/Reassembly)(104)는 최대 1500 바이트(byte)의 IP, 4096 바이트의 IEEE 1394(IEEE1394-1995, isochronous 패킷), 229 바이트의 LonTalk, 1691 바이트의 블루투스(B-PAN의 경우)를 지원하는 홈 게이트웨이용 칩셋에서의 효과적인 스위칭, 메모리의 효율적 사용 및 빠른 스위칭을 하기 위해 상기 패킷 처리부(100)로부터 인가되는 다양한 프로토콜의 패킷을 256 바이트 크기의 여러 서브 패킷으로 분할하게 된다.

즉, 분할부(106)에서는 상기 패킷 처리부(100)에서 공통 프로토콜 헤더로 인캡슐레이션된 하나의 패킷에 대해 헤더를 제외한 페이로드(Payload) 부분을 240 바이트로 분할하여 16 바이트의 공통 헤더를 각각 부가하여 256 바이트로 생성시키며, 재조립부(108)에서는 공통 헤더 내에서 시퀀스 번호를 추출하여 원래의 패킷으로 재조합하게 된다.

스위칭부(102)는 버스 제어부(Bus controller)(110)를 통해 상기 분할/제조립부(104)로부터 인가되는 256 바이트 분할된 패킷을 수신하고, 서비스품질/우선순위 제어부(QoS/Priority Controller)(114)를 통해 상기 수신된 패킷의 QoS를 분류 하고, 우선순위 알고리즘에 따라 우선순위를 분류한다. 이어 메모리 제어부(Memory Controller)(112)를 통해 상기 QoS 및 우선순위 분류된 패킷을 외부 패킷 메모리부(118)내 제1 메모리(120)에 할당된 QoS 버퍼 및 우선순위 버퍼에 각각 저장한 후, 외부 메모리의 링크드 리스트 버퍼(Linked-List buffer)를 갱신시킨다. 그런 후, 상기 외부 메모리에 저장된 패킷이 해당 목적지 노드로 전송되는 경우 링크드 리스트 버퍼를 갱신시킨다.

패킷 메모리부(118)내 제2 메모리(122)는 상기 256 바이트로 분할된 패킷이 실제 저장되는 메모리로, 상세 메모리 구조를 도시한 도 2에서 보여지는 바와 같이,

저장시에는 링크드 리스트 중 자유 공간 링크드 리스트(Free space linked-list)의 헤더 포인터가 가리키는 곳에 저장을 하게 되며, 그런 후, 상기 헤더는 사용된 공간 링크드 리스트의 테일(Tail) 뒤에 붙게 되어 실제 이 패킷 메모리의 어드레스(Address)부터 256 바이트는 점유된 공간으로 인식되게 된다.

스위칭 블록(102)을 통해 패킷이 나갈때는 목적 노드에서 패킷 메모리에 저장된 패킷을 읽어들인 후, 사용된 공간 링크드 리스트에서 해당 리스트를 분리한 후, 그 이전/다음의 링크드 리스트를 갱신하고, 자유 공간 링크드 리스트의 테일 뒤에 붙여줌으로써 상기 패킷이 저장되어 있던 공간은 빈 공간으로 인식되게 된다.

상기 링크드 리스트는 자유 공간 링크드 리스트와 점유 공간 링크드 리스트(Used space linked-list)의 두 부류로 분류된다. 이때 모든 링크드 리스트는 초기화 단계에서는 도 3에서 보여지는 바와 같이 자유 공간 링크드 리스트로 셋팅되며, 각 리스트들은 각각의 헤더 포인터와 테일 포인터를 가지고 있어 링크드 리스트의 첫 번째 리스트와 마지막 리스트의 어드레스를 알 수 있으며, 또한 도 4에서 보여지는 바와 같이 실제 패킷이 저장되는 패킷 메모리를 256바이트로 나누었을 때, 각각의 파티션과 1:1로 대응되게 된다.

도 5는 상기 링크드 리스트의 데이터 구조를 도시한 것으로, 각 링크드 리스트는 바로 이전 리스트 어드레스(Previous List Address: PLA) 정보와 자신 다음 리스트의 어드레스(Next List Address: NLA) 정보와 실제 가리키고 있는 패킷 메모리의 어드레스(Packet Memory Address: PMA) 정보로 구성된다.

도 6은 본 발명의 실시 예에 따른 스위칭부에서의 패킷 스위칭 처리 흐름을 도식적으로 도시한 것으로, 패킷을 메모리에 저장하는 경우 스위칭부(102)내 메모리 제어부(112)는 자유 공간 링크드 리스트의 헤더 포인터가 가리키는 첫 리스트에 저장될 패킷의 정보를 입력한 후, 점유 공간 링크드 리스트의 테일 포인터가 가리키는 마지막 리스트의 뒤에 이어주면 된다.

먼저 상기 도 6을 참조하여 스위칭부(102)내 메모리 제어부(112)에서 패킷을 메모리에 저장하는 과정을 상세히 설명하기로 한다.

자유 공간 링크드 리스트에 대해 메모리 제어부(112)는 템프 레지스터(temp_register)에 해당 링크드 리스트를 복사한 후, PLA에는 자유 공간 링크드 리스트의 헤더 포인터(f_header)가 가리키는 곳, 즉 상기 리스트의 어드레스로 셋팅시킨다(S100). 이어 메모리 제어부(112)는 상기 f_header가 다음 링크드 리스트를 가리킬 수 있도록 해당 리스트의 NLA값을 이용해서 f_header 값을 갱신시킨 후(S102), 다음 리스트의 PLA를 N/A로 셋팅시키게 된다(S104).

그런 후, 점유 공간 링크드 리스트에 대해 메모리 제어부(112)는 점유 공간 링크드 리스트의 테일 포인터(u_tail)가 가리키는 리스트의 NLA를 템프 레지스터(temp_register)에 저장된 PLA 필드로 갱신시킨다(S106).

이어 메모리 제어부(112)는 u_tail의 값을 떼어낸 리스트의 PLA 필드에 복사함으로써 점유 공간 링크드 리스트의 마지막 리스트가 되도록 한 후(S108), 상기 리스트의 NLA필드에 N/A를 입력함으로써 다음에 가리키는 리스트가 마지막 리스트임을 알 수 있도록 한다(S110).

도 7은 본 발명의 실시 예에 따른 스위칭부에서의 패킷 스위칭 처리 흐름을 도식적으로 도시한 것으로, 패킷을 메모리로부터 읽어오는 경우 스위칭부(102)내 메모리 제어부(112)는 점유 공간 링크드 리스트에서 해당 리스트를 떼어낸 후, 자유 공간 링크드 리스트의 맨 뒤에 붙여줌으로써 사용된 메모리 자원을 반환하여 준다. 상기 메모리 리드시에는 QoS 및 우선순위 버퍼에 해당 링크드 리스트의 어드레스 정보를 가지고 있기 때문에 해당 패킷의 링크드 리스트를 검색할 필요가 없게 된다.

이하 도 7을 참조하여 스위칭부(102)내 메모리 제어부(112)에서 패킷을 메모리로부터 읽어오는 과정을 상세히 설명하기로 한다.

먼저 점유 공간 링크드 리스트에 대해 메모리 제어부(112)는 떼어낼 리스트의 NLA를 이전 리스트의 NLA로 복사시킨 후(S200), PLA를 다음 리스트의 PLA에 복사시킨다(S202).

다음으로 자유 공간 링크드 리스트에 대해 메모리 제어부(112)는 자유 공간 링크드 리스트의 테일 포인터(f_tail)에 있는 값을 PLA에 복사한다(S204). 이어 메모리 제어부(112)는 QoS 및 우선순위 버퍼에 저장되어 있는 CLA 필드를 이용하여 떼어낼 리스트의 어드레스를 현재 f_tail 및 앞 리스트의 PLA에 복사한 후(S206, S208), NLA 필드에 N/A를 복사함으로써 자유 링크드 리스트의 테일임을 알 수 있도록 한다(S210).

도 8은 상기 패킷 메모리부(118)의 QoS/우선순위 버퍼의 구조를 도시한 것으로, 이들 버퍼는 링크드 리스트와 함께 같은 외부 메모리(120)를 서로 나누어 사용하고, FIFO구조를 취하고 있으며, 상기 도 8에서 보여지는 바와 같이 각각 클래스(Class)1, 클래스2, 클래스3와 우선순위1, 우선순위2, 우선순위3으로 구분된다.

상기 제2 메모리로 실제 패킷 데이터를 저장하고 있는 패킷 메모리(122)에 저장된 하나의 분할된 패킷에 대해 헤더내의 QoS필드에 따라 클래스가 결정되어지며, 저장된 패킷에 대한 어드레스 및 링크드 리스트 정보를 지닌 16바이트의 QoS패킷이 도 9에서와 같이 QoS버퍼에 저장되게 된다.

우선순위 버퍼는 이들 클래스별로 나누어진 패킷에 대해 각 포트의 라인 상태에 따라 다시 한번 우선순위가 결정된 후, 최종적으로 스케줄러에 의해 스위칭되는 구조이다.

스위칭 후 링크드 리스트의 갱신을 위해 상기 도 5에 도시된 종래 링크드 리스트의 구조와는 달리 마지막 필드에 CLA(Current Linked-List Address) 필드를 포함하여 해당 링크드 리스트의 검색이 없이도 바로 링크드 리스트를 찾아서 갱신할 수 있도록 하였다.

즉, 상기 QoS/우선순위 버퍼에서의 동작에 따른 스위칭 동작을 도식적으로 도시한 도 10에서 보여지는 바와 같이, 분할블록으로 입력되는 패킷은 256 바이트 단위로 패킷 메모리에 저장되고, 이어 클래스 및 우선순위 분류되어 QoS/우선순위 버퍼로 저장된 후, 상기 분류된 클래스 및 우선순위에 따라 스위칭 출력되어 재조립블록에서 해당 목적지 노들의 전송을 위해 재조립되는 것이다.

도 11은 본 발명의 다른 실시 예에 따른 링크드 리스트 구조를 도시한 것이다. 전술한 상기 도 3에서 보면, N번째의 링크드 리스트는 PMA 필드로 256×(N-1)의 값으로 초기화 되며, 상기에서 256은 외부 패킷 메모리를 256바이트로 파티션하여 하나의 파티션에 256바이트로 구성된 하나의 분할된 패킷을 저장하기 위함이었다.

이때 상기에서 일단 초기화된 후에는 다른 필드와 비교하였을 때 바뀌지 않음을 알 수 있는데, 이는 (N-1)이란 값 12를 곱한 12×(N-1)의 값은 자기 자신 리스트의 어드레스 즉, 현재 리스트 어드레스(Current List Address: 침) 정보를 의미한다. 따라서 상기 도 11에서와 같은 링크드 리스트 구조를 사용하면 QoS 및 우선순위에 저장되는 패킷의 구조 또한 CLA필드를 포함하고 있음으로 상기 도 5의 링크드 리스트 구조와 동일한 정보를 포함하게 되며, 이와 같이 구성하는 경우, 하나의 링크드 리스트가 가리키고 있는 패킷 메모리의 파티션 어드레스는 CLA×256 어드레스임을 알 수 있어, 내부 메모리 제어부내에서 CLA값을 8비트 레프트 쉬프트시키는 것에 의해 얻어질 수 있다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

이상에서 설명한 바와 같이, 본 발명은 IP, Bluetooth, IEEE1394, LonTalk 등의 다양한 프로토콜을 수용할 수 있으며, 이들 프로토콜을 지원하는 장치들간 상호 연결을 통해 홈 네트워킹을 가능케 하는 홈 게이트웨이 스위치에서 각각의 프로토콜에 해당하는 패킷들이 해당 목적 포트의 노드로 원활히 전송될 수 있도록 하는 이점이 있다.

도 1은 본 발명의 실시 예에 따른 홈 게이트웨이 스위치 블록 구성도,

도 2는 본 발명의 실시 예에 따른 외부 패킷 메모리 구조도,

도 3은 본 발명의 실시 예에 따른 패킷 메모리 초기화 구조도,

도 4는 본 발명의 실시 예에 따른 링크드 리스트의 패킷 메모리 포인팅 개념도,

도 5는 본 발명의 실시 예에 따른 링크드 리스트의 구조도,

도 6은 본 발명의 실시 예에 따른 공통 프로토콜 패킷 저장 처리 흐름도,

도 7은 본 발명의 실시 예에 따른 공통 프로토콜 리드 처리 흐름도,

도 8은 본 발명의 실시 예에 따른 서비스품질/우선순위 버퍼 구조도,

도 9는 상기 서비스품질/우선순위 버퍼에 저장되는 패킷 구조도,

도 10은 본 발명의 실시 예에 따른 스위칭 처리 흐름도,

도 11은 본 발명의 다른 실시 예에 따른 링크드 리스트 구조도.

Claims

이기종 프로토콜간 QoS를 보장하는 홈게이트웨이의 스위치 구조로서,

다양한 프로토콜의 패킷에 대한 스위칭을 위해 공통 프로토콜 헤더를 삽입시키는 패킷 처리부와;

공통 프로토콜 헤더가 삽입된 패킷 데이터에 대해 미리 설정된 소정 바이트 단위로 분할하는 분할부와;

상기 공통 프로토콜 헤더에서 시퀀스 번호를 추출하여 해당 프로토콜의 원래 패킷으로 재조합시키는 재조립부와;

상기 다양한 프로토콜의 패킷 데이터를 클래스 및 우선순위로 분류하여 패킷 메모리에 저장시킨 후, 목적지 노드로 스위칭 전송시키는 스위칭부와;

상기 스위칭부로부터 인가되는 패킷 데이터를 저장하는 패킷 메모리부

를 포함하는 홈 게이트웨이 스위치 구조.
제1항에 있어서,

상기 패킷 처리부는, IP, LonTalk Bluetooth, IEEE1394 등의 다중 프로토콜을 수용하는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.
제1항에 있어서,

상기 분할부는, 상기 패킷 데이터의 상기 공통 프로토콜 헤더를 제외한 페이로드 부분을 240바이트로 분할하여 16바이트의 공통 프로토콜 헤더와 함께 256바이트 단위로 분할하는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.
제3항에 있어서,

상기 공통 프로토콜 헤더는, 패킷의 분할과 재조립을 위한 시퀀스 정보와 스위칭 지원을 위한 서비스 품질(QoS: Quality of Service)정보를 포함하는 것을 특징으로 하는 홈 게이트웨이 구조.
제1항에 있어서,

상기 패킷 메모리부는, 상기 스위칭부로부터 인가되는 패킷 데이터를 저장하는 제1패킷 메모리와;

상기 각 패킷 데이터의 클래스, 우선순위를 분류하여 저장하는 서비스품질/우선순위(QoS/Priority) 버퍼와, 해당 패킷 데이터의 링크드 리스트(Linked-List) 정보를 저장하는 링크드 리스트 버퍼로 구성된 제2패킷 메모리;를 포함하는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.
제5항에 있어서,

상기 링크드 리스트 버퍼는, 4바이트 단위로 구성된 이전 리스트 어드레스(PLA: Previous List Address) 정보, 패킷 메모리 어드레스(PMA: Packet Memory Address) 정보 및 다음 리스트 어드레스(NLA: Next List Address) 정보를 포함하는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.
제5항에 있어서,

상기 링크드 리스트 버퍼는, 4바이트 단위로 구성된 이전 리스트 어드레스(PLA) 정보, 현재 리스트 어드레스(CLA: Current List Address) 정보, 다음 리스트 어드레스 정보(NLA)를 포함하는 것을 특징으로 하는 홈 게이트웨이 구조.
제5항에 있어서,

상기 서비스품질/우선순위 버퍼는, 4바이트 단위로 구성된 이전 리스트 어드레스(PLA) 정보, 패킷 메모리 어드레스(PMA) 정보, 다음 리스트 어드레스(NLA) 정보 및 현재 리스트 어드레스(CLA: Current List Address) 정보를 포함하는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.
제8항에 있어서,

상기 스위칭부는, 상기 현재 리스트 정보를 이용하여 스위칭 후, 해당 링크드 리스트의 검색 작업 없이 링크드 리스트에 대한 직접 갱신을 수행하는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.
제5항에 있어서,

상기 제1패킷 메모리와 제2패킷 메모리는, 하나의 공통 버스로 제어되는 것을 특징으로 하는 홈 게이트웨이 스위치 구조.