KR100477792B1 - CMOS image sensor with wide dynamic range - Google Patents
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Abstract
본 발명은 플로팅확산영역의 캐패시턴스를 감소시켜 동적 작동범위를 확장시킨 시모스 이미지센서를 제공하기 위한 것으로, 이를 위해 본 발명은, 외부로부터의 빛을 감지하여 광전하를 생성하는 포토다이오드; 상기 포토다이오드로부터 생성된 광전하를 전달받아 저장하는 플로팅확산영역; 상기 플로팅확산영역과 직렬로 연결된 캐패시터; 상기 포토다이오드와 상기 플로팅확산영역 사이에 연결되어 상기 포토다이오드로부터 생성된 광전하를 상기 플로팅확산영역으로 전달하는 제1 트랜지스터; 일측은 전원전압에 연결되고 게이트는 상기 캐패시터와 연결되어 상기 플로팅확산영역으로부터의 전기적 신호를 검출하기 위한 제2 트랜지스터; 및 전원전압단과 상기 캐패시터 사이에 연결되어 상기 포토다이오드를 리셋시키는 제3 트랜지스터를 포함하며, 상기 캐패시터는, 상기 제3 트랜지스터의 게이트 폴리실리콘과 층간절연막 및 제1 금속배선으로 이루어진 제1 캐패시터와, 상기 제1 금속배선과 금속배선간 절연막 및 제2 금속배선으로 이루어진 제2 캐패시터가 병렬로 연결되어 구성된 것을 특징으로 하는 시모스 이미지센서를 제공한다.The present invention is to provide a CMOS image sensor that extends the dynamic operating range by reducing the capacitance of the floating diffusion region, the present invention for detecting the light from the outside to generate a photodiode; A floating diffusion region configured to receive and store photocharges generated from the photodiode; A capacitor connected in series with the floating diffusion region; A first transistor connected between the photodiode and the floating diffusion region to transfer the photocharge generated from the photodiode to the floating diffusion region; A second transistor having one side connected to a power supply voltage and a gate connected to the capacitor to detect an electrical signal from the floating diffusion region; And a third transistor connected between a power supply voltage terminal and the capacitor to reset the photodiode, wherein the capacitor comprises: a first capacitor comprising a gate polysilicon of the third transistor, an interlayer insulating film, and a first metal wiring; It provides a CMOS image sensor, characterized in that the second capacitor consisting of the first metal wiring, the insulating film between the metal wiring and the second metal wiring is connected in parallel.
Description
본 발명은 시모스 이미지센서에 관한 것으로 특히, 플로팅확산영역의 캐패시턴스를 감소시켜 동적 작동범위를 확장시킨 시모스 이미지센서에 관한 것이다.The present invention relates to a CMOS image sensor, and more particularly, to a CMOS image sensor that extends the dynamic operating range by reducing the capacitance of the floating diffusion region.
이미지센서는 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자이다. 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.The image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) is a device in which charge carriers are stored and transported in a capacitor while individual metal-oxide-silicon (MOS) capacitors are located in close proximity to each other, and a MOS image sensor Uses a CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits to create a MOS transistor as many as the number of pixels. It is an element to employ | adopt.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 시모스 이미지센서의 개발이 많이 연구되고 있다. 시모스 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광 받고 있다. 도1는 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도이다.도1을 참조하면, 시모스 이미지센서는 빛을 받아 광전하를 생성하는 포토다이오드(PD)와, 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)를 리셋시키기 위한 리셋 트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Dx), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있다.CCD (charge coupled device) has many disadvantages such as complicated driving method, high power consumption, high number of mask process steps, complicated process, and difficult to implement signal processing circuit in CCD chip. In order to overcome such drawbacks, the development of CMOS image sensors using sub-micron CMOS manufacturing technology has been studied in recent years. The CMOS image sensor realizes an image by forming a photodiode and a MOS transistor in a unit pixel and sequentially detects a signal by a switching method.It uses a CMOS manufacturing technology, which consumes less power and has 20 to 30 masks. Compared to CCD process that requires two masks, the process is very simple, and it is possible to make various signal processing circuits and one chip, which is attracting attention as the next generation image sensor. FIG. 1 is a circuit diagram illustrating a unit pixel composed of one photodiode (PD) and four NMOS transistors in a conventional CMOS image sensor. Referring to FIG. 1, a CMOS image sensor receives light and performs photoelectric charge. A photodiode (PD) for generating a photovoltaic layer, a transfer transistor (Tx) for transporting photocharges collected from the photodiode (PD) to the floating diffusion region (FD), and setting a potential of the floating diffusion region to a desired value Addressing is performed by a reset transistor Rx for discharging and resetting the floating diffusion region FD, a drive transistor Dx serving as a source follower buffer amplifier, and a switching role. It consists of a select transistor Sx. Outside the unit pixel, a load transistor is formed to read an output signal.
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포토다이오드는 P 타입(type) 및 N 타입 불순물층의 단일 혹은 다중 접합으로 형성되는데, 포토다이오드에 형성되는 공핍층은 입사하는 빛을 전자로 바꾸는 역할뿐만 아니라, 바뀐 전하를 모으기 위한 캐패시터로써의 역할을 한다.The photodiode is formed by a single or multiple junction of P type and N type impurity layers. The depletion layer formed on the photodiode not only converts incident light into electrons, but also serves as a capacitor for collecting the changed charges. Do it.
이와 같은 구성을 갖는 시모스 이미지센서가 이동통신 제품(Mobile application) 등에 사용될 경우에는, 칩 사이즈를 작게 하는 것이 중요한 이슈가 되고 있다. 이를 위해 회로의 최소 선폭도 0.35㎛에서 0.25㎛ 또는 0.18㎛에 이르기까지 점점 더 미세화 되어 가고 있으나, 이 경우 시모스 이미지센서의 동적 작동범위(Dynamic Range)의 확보가 가장 시급히 해결되어야 한다.When the CMOS image sensor having such a configuration is used in a mobile communication product or the like, it is an important issue to reduce the chip size. For this purpose, the minimum line width of the circuit is getting smaller and smaller from 0.35㎛ to 0.25㎛ or 0.18㎛, but in this case, securing the dynamic range of the CMOS image sensor should be solved most urgently.
칩 사이즈를 감소시키기 위해서는 포토다이오드의 면적을 감소시키는 것이 가장 손쉬운 방법인데, 포토다이오드의 면적을 감소시키게 되면 이미지센서의 동적 작동범위가 감소하는 단점이 있다. 동적 작동범위는 이미지센서의 최대 출력이 변화할 수 있은 폭을 의미하며, 동적 작동범위가 크면 클 수록, 보다 더 정확한 이미지 재현이 가능하다.In order to reduce the chip size, it is easiest to reduce the area of the photodiode. However, reducing the area of the photodiode reduces the dynamic operating range of the image sensor. The dynamic range is the width over which the maximum output of the image sensor can vary. The larger the dynamic range, the more accurate the image reproduction.
따라서, 소형화된 시모스 이미지센서에서 동적 작동 범위의 감소 없이 이미지를 재현할 수 있는 기술이 필요하다.Therefore, there is a need for a technique capable of reproducing images in a miniaturized CMOS image sensor without reducing the dynamic operating range.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 플로팅확산영역의 캐패시턴스를 감소시켜 동적 작동범위를 확장시킨 시모스 이미지센서를 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to provide a CMOS image sensor which reduces the capacitance of a floating diffusion region and expands a dynamic operating range.
상기한 목적을 달성하기 위한 본 발명은, 외부로부터의 빛을 감지하여 광전하를 생성하는 포토다이오드; 상기 포토다이오드로부터 생성된 광전하를 전달받아 저장하는 플로팅확산영역; 상기 플로팅확산영역과 직렬로 연결된 캐패시터; 상기 포토다이오드와 상기 플로팅확산영역 사이에 연결되어 상기 포토다이오드로부터 생성된 광전하를 상기 플로팅확산영역으로 전달하는 제1 트랜지스터; 일측은 전원전압에 연결되고 게이트는 상기 캐패시터와 연결되어 상기 플로팅확산영역으로부터의 전기적 신호를 검출하기 위한 제2 트랜지스터; 및 전원전압단과 상기 캐패시터 사이에 연결되어 상기 포토다이오드를 리셋시키는 제3 트랜지스터를 포함하며, 상기 캐패시터는, 상기 제3 트랜지스터의 게이트 폴리실리콘과 층간절연막 및 제1 금속배선으로 이루어진 제1 캐패시터와, 상기 제1 금속배선과 금속배선간 절연막 및 제2 금속배선으로 이루어진 제2 캐패시터가 병렬로 연결되어 구성된 것을 특징으로 하는 시모스 이미지센서를 제공한다.The present invention for achieving the above object, a photodiode for generating a photocharge by sensing light from the outside; A floating diffusion region configured to receive and store photocharges generated from the photodiode; A capacitor connected in series with the floating diffusion region; A first transistor connected between the photodiode and the floating diffusion region to transfer the photocharge generated from the photodiode to the floating diffusion region; A second transistor having one side connected to a power supply voltage and a gate connected to the capacitor to detect an electrical signal from the floating diffusion region; And a third transistor connected between a power supply voltage terminal and the capacitor to reset the photodiode, wherein the capacitor comprises: a first capacitor comprising a gate polysilicon of the third transistor, an interlayer insulating film, and a first metal wiring; It provides a CMOS image sensor, characterized in that the second capacitor consisting of the first metal wiring, the insulating film between the metal wiring and the second metal wiring is connected in parallel.
본 발명은 플로팅확산영역과 접하는 외부 캐패시터를 형성하여 플로팅확산영역의 캐패시턴스를 감소시킨 것으로 더욱 상세하게는, 리셋 트랜지스터의 게이트 폴리실리콘과 제1 금속배선 및 제2 금속배선을 이용하여 형성한 캐패시터를 플로팅확산영역에 접하여 형성함으로써, 플로팅확산영역의 캐패시턴스를 감소시켜 이미지센서의 동적 작동범위를 증가시킨 것이다. The present invention reduces the capacitance of the floating diffusion region by forming an external capacitor in contact with the floating diffusion region. More specifically, a capacitor formed by using the gate polysilicon of the reset transistor, the first metal wiring, and the second metal wiring is provided. By forming in contact with the floating diffusion region, the capacitance of the floating diffusion region is reduced to increase the dynamic operating range of the image sensor.
본 발명을 시모스 이미지센서에 적용할 경우, 동일한 포토다이오드 면적에서 보다 큰 동적 작동범위를 구현할 수 있어 시모스 이미지센서의 소형화에 크게 기여할 수 있다.When the present invention is applied to the CMOS image sensor, it is possible to implement a larger dynamic operating range in the same photodiode area can greatly contribute to the miniaturization of the CMOS image sensor.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.이미지센서의 최대 출력은 포토다이오드로부터 꺼낼 수 있는 전자의 수와 직접적으로 비례하기 때문에 포토다이오드의 전자수용능력 즉, 캐패시턴스 (capacitance)가 클수록 동적 작동범위를 증가시킬 수 있다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. Since the maximum output of the image sensor is directly proportional to the number of electrons that can be taken out of the photodiode, the electron acceptability of the photodiode, ie, the capacitance, can increase the dynamic operating range.
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시모스 이미지센서에서 동적 작동범위를 증가시키는 방법으로는 여러 가지가 있을 수 있다.그 중의 하나가 전술한 바와 같이 포토다이오드의 캐패시턴스를 증가시키는 방법이 있다. 즉, 포토다이오드의 면적을 증가시켜 포토다이오드의 용량을 증가시키는 것이다. There may be various ways to increase the dynamic operating range in the CMOS image sensor. One of them is a method of increasing the capacitance of the photodiode as described above. That is, the capacity of the photodiode is increased by increasing the area of the photodiode.
다음으로 플로팅확산영역의 캐패시턴스를 감소시키는 방법이 있다. 포토다이오드에서 생성된 광전하가 플로팅확산영역으로 전달되어 이미지 재현에 사용되는데, 이때 플로팅확산영역의 캐패시턴스가 작을 수록 동일한 전하량에 대해 전압의 변화폭이 커지게 된다. Next, there is a method of reducing the capacitance of the floating diffusion region. The photocharge generated in the photodiode is transferred to the floating diffusion region and used to reproduce the image. In this case, the smaller the capacitance of the floating diffusion region is, the larger the change in voltage is for the same amount of charge.
수학식 1에 도시된 바와 같이, 동일한 전하량의 변화에 대해 캐패시턴스가 작을 수록 전압변화의 폭이 크다. 시모스 이미지센서가 소형화되어 포토다이오드의 크기가 작아지게 된다면 포토다이오드에서 생성되는 광전하의 양도 작아질 수 밖에 없다.As shown in Equation 1, the smaller the capacitance is for the same amount of charge change, the larger the width of the voltage change. When the CMOS image sensor is miniaturized and the size of the photodiode is reduced, the amount of photocharge generated in the photodiode is inevitably reduced.
하지만, 수학식 1과 같이 플로팅확산영역의 캐패시턴스를 감소시킨다면, 동적 작동범위의 감소없이 감소된 광전하를 이용하여 이미지 재현을 할 수 있게 된다.However, if the capacitance of the floating diffusion region is reduced as in Equation 1, the image can be reproduced using the reduced photocharge without reducing the dynamic operating range.
플로팅확산영역의 캐패시턴스에 영향을 미치는 요소로는 먼저, 플로팅확산영역의 면적이 있다. 면적이 감소하면 플로팅확산영역의 캐패시턴스를 감소시킬 수 있게 된다. The factor influencing the capacitance of the floating diffusion region is first the area of the floating diffusion region. If the area is reduced, the capacitance of the floating diffusion area can be reduced.
또는, 플로팅확산영역에 존재하는 오버랩(overlap) 캐패시턴스을 감소시키거나 트랜스퍼 트랜지스터의 유효산화막 두께(Tox)를 감소시키는 방법이 있을 수 있는데 이러한 방법을 통해 플로팅확산영역의 캐패시턴스를 감소하고자 한다면 복잡한 공정상의 제어가 필요하게 된다.Alternatively, there may be a method of reducing the overlap capacitance in the floating diffusion region or reducing the effective oxide thickness (Tox) of the transfer transistor. If this method is used to reduce the capacitance of the floating diffusion region, complex process control may be required. Will be needed.
따라서, 본 발명의 일실시예에서는 기존의 공정을 그대로 이용하여 플로팅확산영역에 외부 캐패시터를 직렬로 연결함으로써 플로팅확산영역의 캐패시턴스를 감소시킨다.도2는 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소의 모습을 도시한 개념도이다.도 2를 참조하면, 플로팅확산영역(FD)에 외부 캐패시터(CEXT)가 직렬로 연결되어 있는 모습을 보이고 있다. 도2에서 CFD는 플로팅확산영역의 캐패시턴스를 의미하고 CPD는 포토다이오드의 캐패시턴스를 의미한다.Accordingly, in one embodiment of the present invention, the capacitance of the floating diffusion region is reduced by connecting an external capacitor to the floating diffusion region in series by using an existing process. FIG. 2 is a CMOS image sensor according to an embodiment of the present invention. 2 is a conceptual diagram illustrating a unit pixel of FIG. 2, in which an external capacitor C EXT is connected in series to the floating diffusion region FD. In FIG. 2, C FD denotes a capacitance of a floating diffusion region, and C PD denotes a capacitance of a photodiode.
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본 발명은 캐패시터가 직렬로 연결되면 총 캐패시턴스는 각각의 캐패시턴스 보다 감소하는 원리를 이용한 것으로, 플로팅확산영역과 직렬로 연결되는 외부 캐패시터를 형성하여 플로팅확산영역의 캐패시턴스를 감소시켰다.According to the present invention, when the capacitors are connected in series, the total capacitance is reduced than the respective capacitances, and an external capacitor connected in series with the floating diffusion region is formed to reduce the capacitance of the floating diffusion region.
또한, 본 발명의 일실시예에서는 제1 금속배선과 제2 금속배선 및 리셋 트랜지스터의 게이트 폴리실리콘을 이용하여 캐패시터를 형성함으로써, 추가적인 공정없이 간단하게 캐패시터를 구현하였다.In addition, in one embodiment of the present invention, the capacitor is formed by using the gate polysilicon of the first metal wiring, the second metal wiring, and the reset transistor, thereby simply implementing the capacitor without an additional process.
도3a 내지 도3f는 본 발명의 일실시예에 따른 단위화소의 제조공정을 도시한 공정단면도로서 이를 참조하여 본 발명의 일실시예를 설명한다.도3a에 도시된 바와 같이, 소정 공정이 완료된 기판(10) 상에 필드산화막(11)을 형성하고 게이트 폴리실리콘(12)을 형성한다. 다음으로 포토다이오드를 구성하는 깊은 N형(Deep n-) 불순물영역(13)을 게이트 폴리실리콘의 일측에 얼라인되도록 기판(10)에 형성한다.3A to 3F are cross-sectional views illustrating a manufacturing process of a unit pixel according to an exemplary embodiment of the present invention, with reference to this example. As illustrated in FIG. 3A, a predetermined process is completed. The field oxide film 11 is formed on the substrate 10 and the gate polysilicon 12 is formed. Next, a deep n-type impurity region 13 constituting the photodiode is formed on the substrate 10 to be aligned on one side of the gate polysilicon.
도3b에 도시된 바와 같이, 트랜스퍼 트랜지스터의 게이트(14a), 리셋 트랜지스터의 게이트(14b) 등, 트랜지스터의 게이트 측면에 스페이서를 형성하고 마스크공정을 이용하여 소오스/드레인 영역(15)과 p0 불순물 영역(16)을 형성하여 포토다이오드와 트랜지스터를 완성한다. 도3b에 도시된 소오스/드레인영역(15)은 트랜스퍼 트랜지스터(14a)와 리셋 트랜지스터(14b) 사이에 형성된 이온주입 영역으로 플로팅확산영역(FD)에 해당한다.As shown in Fig. 3B, a spacer is formed on the gate side of the transistor, such as the gate 14a of the transfer transistor, the gate 14b of the reset transistor, and the source / drain region 15 and the p0 impurity region are formed using a mask process. (16) is formed to complete the photodiode and the transistor. The source / drain region 15 shown in FIG. 3B is an ion implantation region formed between the transfer transistor 14a and the reset transistor 14b and corresponds to the floating diffusion region FD.
도3c에 도시된 바와 같이, 플로팅확산영역과 외부 캐패시터를 직렬연결하기 위한 콘택 형성 공정을 진행한다. 즉, 트랜지스터를 포함한 기판 상에 TEOS(Tetra Ethyl Ortho Silicate)막과 BPSG(Boron Phospho Silicate Glass)막 등이 적층된 층간절연막(17)을 형성한 후, 포토레지스트(18)를 이용한 마스크 공정과 식각공정을 진행하여 층간절연막(17)의 소정부분을 식각하여 플로팅확산영역(15)의 표면을 노출시키는 콘택홀을 형성한다. 후속 공정을 통해 마스크 공정에 사용된 포토레지스트는 제거된다.도3d에 도시된 바와 같이, 플로팅확산영역(15)과 제1 금속배선(20)간의 전기적인 연결을 위한 콘택 플러그(19)를 형성하는데, 텅스텐을 이용하여 상기 콘택홀을 매립한다. 텅스텐 플러그(19)를 형성하는데 적용되는 에치백 공정이나 화학기계적연마는 통상적인 공정이므로 이에 대해 상술하지는 않는다.As shown in FIG. 3C, a contact forming process for serially connecting the floating diffusion region and the external capacitor is performed. That is, after forming an interlayer insulating film 17 in which a TEOS (Tetra Ethyl Ortho Silicate) film and a BPSG (Boron Phospho Silicate Glass) film are stacked on a substrate including a transistor, a mask process and etching using the photoresist 18 are performed. A process is performed to etch a predetermined portion of the interlayer insulating film 17 to form a contact hole exposing the surface of the floating diffusion region 15. Subsequently, the photoresist used in the mask process is removed. As shown in FIG. 3D, a contact plug 19 for forming an electrical connection between the floating diffusion region 15 and the first metal wiring 20 is formed. The contact hole is filled with tungsten. The etch back process or chemical mechanical polishing applied to form the tungsten plug 19 is a conventional process and will not be described in detail.
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다음으로 텅스텐 플러그(19)를 포함하는 층간절연막(17) 상에 제1 금속배선(20)을 형성한다. 제1 금속배선 하부에는 통상적으로 접착층이 적용될 수도 있다.Next, the first metal wiring 20 is formed on the interlayer insulating film 17 including the tungsten plug 19. An adhesive layer may be generally applied to the lower portion of the first metal wire.
도3d에 도시된 리셋 트랜지스터의 게이트 폴리실리콘(14b)과 층간절연막(17) 및 제1 금속배선(20)은 하나의 캐패시터를 형성하고 있다. 즉, 리셋 트랜지스터의 게이트 폴리실리콘(14b)과 제1 금속배선(20)은 캐패시터의 전극으로서 기능하며, 층간절연막(17)은 유전체의 역할을 하는 것이다.The gate polysilicon 14b, the interlayer insulating film 17, and the first metal wiring 20 of the reset transistor shown in Fig. 3D form one capacitor. In other words, the gate polysilicon 14b and the first metal wiring 20 of the reset transistor function as electrodes of the capacitor, and the interlayer insulating film 17 serves as a dielectric.
종래의 단위화소 제조공정에서도, 리셋 트랜지스터의 게이트 폴리실리콘 (14a)과 제1 금속배선(20)이 사용되었지만, 이는 전기적인 배선의 역할만을 하기 위함이였지 캐패시터로서의 기능도 담당하기 위한 것이 아니었다.In the conventional unit pixel fabrication process, the gate polysilicon 14a and the first metal wiring 20 of the reset transistor were used, but this was only to serve as an electrical wiring, but not to serve as a capacitor.
본 발명의 일실시예에서는 캐패시터의 기능도 담당하기 위하여 제1 금속배선의 레이아웃에 변화를 주었다. 즉, 제1 금속배선(20)이 리셋 트랜지스터의 게이트 폴리실리콘(14a)을 덮도록 제1 금속배선의 레이아웃을 변경하였다.In an embodiment of the present invention, the layout of the first metal wiring is changed to also serve as a capacitor. That is, the layout of the first metal wiring 20 is changed so that the first metal wiring 20 covers the gate polysilicon 14a of the reset transistor.
제1 금속배선(20)의 레이아웃을 이와 같이 변경함으로써 리셋 트랜지스터의 게이트 폴리실리콘(14b)과 제1 금속배선(20)이 중첩되는 부분에 캐패시터가 형성되는 것이다.By changing the layout of the first metal wiring 20 in this manner, a capacitor is formed at a portion where the gate polysilicon 14b and the first metal wiring 20 of the reset transistor overlap.
제1 금속배선(20)을 형성한 이후에 도3e에 도시된 바와 같이, 제1 금속배선 상에 금속배선간 절연막(21)을 형성하는데, 금속배선간 절연막으로는 SOG(Spin On Glass) 산화막 등이 이용될 수 있다.도3f에서 도시된 바와 같이, 금속배선간 절연막(21) 상에 제2 금속배선(21)을 형성하여 또 하나의 캐패시터를 제조한다.After the first metal wiring 20 is formed, as shown in FIG. 3E, an intermetallic insulating film 21 is formed on the first metal wiring, and an SOG (Spin On Glass) oxide film is used as the intermetallic insulating film. Etc. may be used. As shown in FIG. 3F, a second metal wiring 21 is formed on the intermetallic insulating film 21 to manufacture another capacitor.
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제1 금속배선(20)과 금속배선간 절연막(21), 제2 금속배선(22) 역시 캐패시터의 역할도 하게 되는데, 제2 금속배선과 제1 금속배선은 캐패시터의 전극 역할을 하고 금속배선간 절연막(21)이 유전체의 역할을 하게 되어, 제2 금속배선과 제1 금속배선이 중첩되는 부분에 캐패시터가 형성되는 것이다.The first metal wire 20, the insulating film 21 between the metal wires 21, and the second metal wire 22 also serve as capacitors. The second metal wires and the first metal wires serve as electrodes of the capacitors, and between the metal wires. The insulating film 21 serves as a dielectric, so that a capacitor is formed at a portion where the second metal wiring and the first metal wiring overlap.
도4는 이와같이 제2 금속배선까지 형성된 공정상의 모습을 입체적으로 도시한 도면으로, 플로팅확산영역의 캐패시턴스를 나타내는 CFD와 CFD 와 직렬로 연결되는 캐패시터를 형성하는 폴리실리콘(14b), 층간절연막(17), 제1 금속배선(20), 금속배선간 절연막(21), 제2 금속배선(22)이 도시되어 있다.Figure 4 is in this way first a diagram showing a state in the process in three dimensions are formed from the metal wiring, polysilicon (14b) for forming a capacitor which is connected to C FD and C FD and a series representing the capacitance of floating diffusion region, the interlayer insulating film 17, the first metal wiring 20, the insulating film 21 between the metal wirings, and the second metal wiring 22 are shown.
도4에는 도시되어 있지 않지만, 리셋 트랜지스터의 게이트 폴리실리콘과 제2 금속배선은 전기적으로 서로 연결되어 있으며, 도4에 도시된 입체적인 형상을 바탕으로 이를 회로적으로 도시한 도면이 도5이다.Although not shown in FIG. 4, the gate polysilicon and the second metal wiring of the reset transistor are electrically connected to each other, and a circuit diagram of the gate polysilicon and the second metal wiring is shown on the basis of the three-dimensional shape shown in FIG. 4.
도5를 참조하면 두개의 캐패시터(C1, C2)가 도시되어 있는데 이는 각각 폴리실리콘(14b), 층간절연막(17), 제1 금속배선(20)으로 이루어진 캐패시터(C1)와 제1 금속배선(20), 금속배선간 절연막(21), 제2 금속배선(22)으로 이루어진 캐패시터(C2)를 나타내고 있다.With reference to Figure 5 when the two capacitors (C 1, C 2) are shown there that each polysilicon (14b), the interlayer insulating film 17, the first metal wiring 20 as consisting of a capacitor (C 1) and the first The capacitor C 2 which consists of the metal wiring 20, the intermetallic insulation film 21, and the 2nd metal wiring 22 is shown.
도5에 도시된 캐패시터 C1 에서는 전술한 바와 같이 제1 금속배선(20)과 폴리실리콘(14b)이 전극역할을 하게 되며, 캐패시터 C2 에서는 전술한 바와 같이 제1 금속배선(20)과 제2 금속배선(22)이 전극역할을 하고 있다. 또한, 리셋 트랜지스터의 게이트 폴리실리콘(14b)과 제2 금속배선(22)은 전기적으로 서로 연결되어 있으므로, 도4에 도시된 입체적인 형상에 대한 전기적인 회로도는 도5에 도시된 바와 일치하고 있음을 알수 있다.In the capacitor C 1 shown in FIG. 5, the first metal wire 20 and the polysilicon 14b serve as electrodes as described above, and in the capacitor C 2 , the first metal wire 20 and the first metal wire 20 are formed as described above. The two metal wires 22 serve as electrodes. In addition, since the gate polysilicon 14b and the second metal wiring 22 of the reset transistor are electrically connected to each other, the electrical circuit diagram of the three-dimensional shape shown in FIG. 4 coincides with that shown in FIG. Able to know.
병렬로 연결된 C1 과 C2 를 하나의 캐패시터로 본다면, 그 하나의 캐패시터가 플로팅확산영역과 직렬로 연결되어 있으므로, 결과적으로 플로팅확산영역의 캐패시턴스를 감소시키고 있음을 알 수 있다.When C 1 and C 2 connected in parallel are viewed as one capacitor, one capacitor is connected in series with the floating diffusion region, and as a result, the capacitance of the floating diffusion region is reduced.
플로팅확산영역의 캐패시턴스가 감소하면, 포토다이오드의 사이즈가 감소하여 플로팅확산영역으로 전달되는 전하량이 감소하더라도, 동적 작동범위의 감소없이 동일한 성능을 갖는 이미지센서를 제작할 수 있게 된다.When the capacitance of the floating diffusion region is reduced, even if the size of the photodiode decreases and the amount of charge transferred to the floating diffusion region is reduced, it is possible to manufacture an image sensor having the same performance without reducing the dynamic operating range.
또한, 본 발명의 일실시예에서는 제1 금속배선과 제2 금속배선 및 리셋 트랜지스터의 게이트 폴리실리콘을 이용하여 캐패시터를 형성함으로써, 기존의 공정을 그대로 이용하여 추가 공정비용에 대한 부담없이 이미지센서의 동적 작동범위를 증가시켰다.In addition, in one embodiment of the present invention by forming a capacitor using the gate polysilicon of the first metal wiring, the second metal wiring and the reset transistor, by using the existing process as it is without the burden of additional process cost of the image sensor Increased dynamic range
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
시모스 이미지센서의 칩사이즈는 시장성에 있어서 가장 중요한 요소중의 하나이다. 본 발명은 시모스 이미지센서의 칩사이즈를 감소시키더라도 동적 작동범위를 확보할 수 있는 것으로, 시모스 이미지센서의 소형화를 위해 포토다이오드의 면적을 감소시켜도 동일한 성능을 보장할 수 있어 제품의 경쟁력을 확보할 수 있는 효과가 있다.Chip size of CMOS image sensor is one of the most important factors in marketability. The present invention can secure a dynamic operating range even if the chip size of the CMOS image sensor is reduced, and the same performance can be ensured even if the area of the photodiode is reduced for the miniaturization of the CMOS image sensor, thereby securing product competitiveness. It can be effective.
도1은 종래의 시모스 이미지센서의 단위화소 회로도,1 is a unit pixel circuit diagram of a conventional CMOS image sensor;
도2는 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소를 도시한 개념도,2 is a conceptual diagram illustrating a unit pixel of a CMOS image sensor according to an embodiment of the present invention;
도3a 내지 도3f는 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소의 공정단면도3A to 3F are cross-sectional views of a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention.
도4는 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소에서 캐패시터가 연결된 플로팅확산영역을 입체적으로 도시한 도면.4 is a three-dimensional view of a floating diffusion region in which capacitors are connected in a unit pixel of a CMOS image sensor according to an embodiment of the present invention;
도5는 본 발명의 일실시예에 따른 시모스 이미지센서의 단위화소를 도시한 회로도.5 is a circuit diagram illustrating a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 기판10: substrate
11 : 필드산화막11: field oxide film
12 : 게이트 폴리실리콘12: gate polysilicon
13 : n- 불순물영역13: n- impurity region
14a : 트랜스퍼 트랜지스터의 게이트 폴리실리콘14a: gate polysilicon of transfer transistor
14b : 리셋 트랜지스터의 게이트 폴리실리콘14b: Gate Polysilicon of Reset Transistor
15 : 소오스/드레인 영역15 source / drain area
16 : p0 불순물영역16: p0 impurity region
17 : 층간절연막17: interlayer insulating film
18 : 포토레지스트18: photoresist
19 : 텅스텐 플러그19: Tungsten Plug
20 : 제1 금속배선20: first metal wiring
21 : 금속배선간 절연막21: insulating film between metal wiring
22 : 제2 금속배선22: second metal wiring
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