JP2012147169A - Solid state image pickup device - Google Patents
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Abstract
Description
本発明は、固体撮像装置に関するものである。 The present invention relates to a solid-state imaging device.
デジタルカメラは撮影状況に応じてＩＳＯ（International Organization for Standardization）感度を変えて使用するのが一般的であり、設定可能なＩＳＯ範囲をできるだけ広げたいという要望がある。また入射光強度に対するダイナミックレンジの不足がしばしば指摘される。これらの改善策の一つとして、イメージセンサからの出力のダイナミックレンジを広げることが挙げられる。これに関しては、たとえば以下の文献がある。 Digital cameras are generally used with different ISO (International Organization for Standardization) sensitivity depending on the shooting situation, and there is a demand to expand the settable ISO range as much as possible. Also, it is often pointed out that the dynamic range is insufficient with respect to the incident light intensity. One of these improvement measures is to widen the dynamic range of the output from the image sensor. In this regard, for example, there are the following documents.
特開２０００−１６５７５５号公報（特許文献１）には、フローティングディフュージョン（Floating Diffusion）に異なる電圧依存性を持つ複数の容量を接続することが記載されている。実施例としては、複数のＭＯＳ（Metal Oxide Semiconductor）キャパシタを接続する技術が記載されている。 Japanese Patent Application Laid-Open No. 2000-165755 (Patent Document 1) describes that a plurality of capacitors having different voltage dependencies are connected to a floating diffusion. As an embodiment, a technique of connecting a plurality of MOS (Metal Oxide Semiconductor) capacitors is described.
特開２００３−５７１１３号公報（特許文献２）には、フォトダイオードにダミー容量と転送制御用トランジスタとを接続し、高輝度時にあふれた電子を転送制御用トランジスタを通してダミー容量に捨てる技術が記載されている。 Japanese Patent Laying-Open No. 2003-57113 (Patent Document 2) describes a technique in which a dummy capacitor and a transfer control transistor are connected to a photodiode, and electrons overflowing at high luminance are thrown into the dummy capacitor through the transfer control transistor. ing.
特開２００６−２１７４１０号公報（特許文献３）には、追加の容量と転送制御用トランジスタとを接続し、高輝度時にはこの転送制御用トランジスタをオンにして、フローティングディフュージョンと追加容量とを並列接続する技術が記載されている。 In Japanese Patent Laid-Open No. 2006-217410 (Patent Document 3), an additional capacitor and a transfer control transistor are connected. When the luminance is high, the transfer control transistor is turned on, and the floating diffusion and the additional capacitor are connected in parallel. The technology to do is described.
特開２００６−２４５５２２号公報（特許文献４）には、特開２００６−２１７４１０号公報における追加容量と転送制御用トランジスタとを多段接続する技術が記載されている。 Japanese Patent Laid-Open No. 2006-245522 (Patent Document 4) describes a technique of connecting the additional capacitor and the transfer control transistor in Japanese Patent Laid-Open No. 2006-217410 in multiple stages.
特開２００７−１２４２１７号公報（特許文献５）には、低感度に設定したときは画素を間引き、不使用画素の転送トランジスタをオンにすることにより、フォトダイオードのｐｎ接合容量をフローティングディフュージョンに並列な容量として使用する技術が記載されている。 In Japanese Patent Application Laid-Open No. 2007-124217 (Patent Document 5), when low sensitivity is set, pixels are thinned out, and a transfer transistor of an unused pixel is turned on, so that the pn junction capacitance of the photodiode is parallel to the floating diffusion. The technology to be used as a large capacity is described.
特開２００７−２０１８６３号公報（特許文献６）には、転送トランジスタのゲート下の領域と、転送トランジスタのソース・ドレイン領域と、フローティングディフュージョンとのそれぞれのドーピング濃度を調整することにより特開２００７−１２４２１７号公報における機能を実現する技術が記載されている。 Japanese Patent Laid-Open No. 2007-201863 (Patent Document 6) discloses a method of adjusting the doping concentration of the region under the gate of the transfer transistor, the source / drain region of the transfer transistor, and the floating diffusion. A technique for realizing the function in Japanese Patent No. 124217 is described.
特開２００７−３２４９８４号公報（特許文献７）には、読み出しトランジスタに接続された信号線と選択トランジスタに接続された信号線とを設置し、読み出しトランジスタに接続された信号線とフローティングディフュージョンとの間に容量を接続するとともに、上記２つの信号線を駆動電位供給線と出力線とに切り替え可能にすることが記載されている。これにより、次のような動作が可能となり、変換ゲインを変えることができる。 In JP 2007-324984 A (Patent Document 7), a signal line connected to a read transistor and a signal line connected to a selection transistor are provided, and a signal line connected to the read transistor and a floating diffusion are provided. It describes that a capacitor is connected between the two signal lines and the two signal lines can be switched between a drive potential supply line and an output line. As a result, the following operation becomes possible and the conversion gain can be changed.
選択トランジスタに接続された信号線を出力線として使用する場合、読み出しトランジスタに接続された信号線は駆動電位に固定される。したがって上記容量はフローティングディフュージョンの容量に対する並列容量として動作するため、上記容量がない場合に比べて変換ゲインが下がる。 When the signal line connected to the selection transistor is used as an output line, the signal line connected to the reading transistor is fixed to the driving potential. Therefore, since the capacitor operates as a parallel capacitor with respect to the floating diffusion capacitor, the conversion gain is reduced as compared with the case without the capacitor.
また読み出しトランジスタに接続された信号線を出力線として使用する場合、その出力線はソースフォロワアンプ（読み出しトランジスタ）の出力線になるため、上記容量の両端の電位はほとんど変化しない。したがってフローティングディフュージョンの電位がどのような値になってもフローティングディフュージョンの容量への上記容量の寄与がほとんどない。このため上記容量がない場合とほぼ同じ変換ゲインが得られる。 When a signal line connected to the read transistor is used as an output line, the output line becomes an output line of a source follower amplifier (read transistor), so that the potential at both ends of the capacitor hardly changes. Therefore, any value of the potential of the floating diffusion hardly contributes to the capacity of the floating diffusion. For this reason, almost the same conversion gain as in the case without the capacitance can be obtained.
上記の各特許文献では、いずれも画素内に容量を追加したり、受光に使えるフォトダイオードの数を減らしたりするなどの方法が採られている。これらの技術は変換ゲインの制御には有効であるが、以下のようなデメリットを有する。 In each of the above patent documents, a method of adding a capacitor in a pixel or reducing the number of photodiodes that can be used for light reception is adopted. These techniques are effective for controlling the conversion gain, but have the following disadvantages.
上記特許文献の技術では基本的に変換ゲインはいくつかの値の中から選択されるため、変更の自由度が低いという問題がある。 In the technique of the above-mentioned patent document, since the conversion gain is basically selected from several values, there is a problem that the degree of freedom of change is low.
また実効容量の追加で対応するため、変換ゲインを下げることはできるが、上げることはできないという問題がある。すなわち、ダイナミックレンジを上げて感度を下げることはできるが、ダイナミックレンジを下げて感度を上げることはできない。 In addition, since the conversion gain can be lowered because the effective capacity is added, there is a problem that it cannot be raised. That is, the sensitivity can be lowered by increasing the dynamic range, but the sensitivity cannot be increased by lowering the dynamic range.
標準的な構成の単位セルに比べて面積が大きくなる。一般にイメージセンサではチップサイズが光学系の制約で決まっているため、結果として画素数が少なくなるという問題がある。 The area is larger than that of a unit cell having a standard configuration. In general, an image sensor has a problem that the chip size is reduced because the chip size is determined by the restrictions of the optical system.
逆にデザインルールを変えずに画素数を保持しようとすると、最も大きな面積を占めるフォトダイオードの受光部分の面積が縮小されることになる。しかし受光部分の面積の縮小は、蓄積できる実電子数を減らすことになるため、ノイズが増して、画質が悪化するという問題がある。 Conversely, if the number of pixels is maintained without changing the design rule, the area of the light receiving portion of the photodiode that occupies the largest area is reduced. However, the reduction of the area of the light receiving portion reduces the number of real electrons that can be accumulated, which increases noise and deteriorates the image quality.
本発明は、上記の課題を鑑みてなされたものであり、その目的は、ダイナミックレンジの変更の自由度が高く、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制できる固体撮像装置を提供することである。 The present invention has been made in view of the above problems, and its purpose is to have a high degree of freedom in changing the dynamic range, to increase sensitivity, to easily improve the number of pixels, and to reduce image quality. It is to provide a solid-state imaging device that can be suppressed.
本発明の一実施例における固体撮像装置は、光電変換部と、転送トランジスタと、増幅トランジスタと、リセットトランジスタと、導電性要素と、容量配線とを備えている。転送トランジスタは、ソースおよびドレインとなる１対の第１領域を有し、その１対の第１領域の一方において光電変換部に電気的に接続されている。増幅トランジスタは第１のゲートを有している。リセットトランジスタは、ソースおよびドレインとなる１対の第２領域を有し、その１対の第２領域の一方において転送トランジスタの１対の第１領域の他方と電気的に接続されている。導電性要素は、１対の第１領域の他方と増幅トランジスタの第１のゲートとを電気的に接続している。容量配線は、１対の第１領域の他方、１対の第２領域の一方、増幅トランジスタの第１のゲート、および導電性要素のうち少なくとも１つと容量を構成するように配置されている。容量配線は、リセットトランジスタがオフ状態のときに、少なくとも２つの電位を選択的に印加されるよう構成されている。 A solid-state imaging device according to an embodiment of the present invention includes a photoelectric conversion unit, a transfer transistor, an amplification transistor, a reset transistor, a conductive element, and a capacitor wiring. The transfer transistor has a pair of first regions serving as a source and a drain, and is electrically connected to the photoelectric conversion unit in one of the pair of first regions. The amplification transistor has a first gate. The reset transistor has a pair of second regions serving as a source and a drain, and is electrically connected to the other of the pair of first regions of the transfer transistor in one of the pair of second regions. The conductive element electrically connects the other of the pair of first regions and the first gate of the amplification transistor. The capacitor wiring is arranged to form a capacitor with at least one of the other of the pair of first regions, one of the pair of second regions, the first gate of the amplification transistor, and the conductive element. The capacitor wiring is configured to selectively apply at least two potentials when the reset transistor is in an off state.
本発明の一実施例における固体撮像装置によれば、１対の第１領域の他方、１対の第２領域の一方、増幅トランジスタの第１のゲート、および導電性要素のうち少なくとも１つと容量を構成するように配置された容量配線が、リセットトランジスタがオフ状態のときに、少なくとも２つの電位を選択的に印加されるよう構成されている。これによりダイナミックレンジの変更の自由度を高くすることができ、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制することができる。 According to the solid-state imaging device of an embodiment of the present invention, at least one of the pair of first regions, the other of the pair of second regions, the first gate of the amplification transistor, and the conductive element and the capacitor Are arranged so that at least two potentials are selectively applied when the reset transistor is in an OFF state. As a result, the degree of freedom in changing the dynamic range can be increased, the sensitivity can be increased, the number of pixels can be easily improved, and deterioration in image quality can be suppressed.
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本発明の実施の形態１における固体撮像装置の構成について説明する。本実施の形態の固体撮像装置は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに適用され得る。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
First, the configuration of the solid-state imaging device according to
図１を参照して、固体撮像装置は、画素アレイ領域（イメージ領域）ＩＡと、パッド配置領域ＰＡと、シフトレジスタＳＲと、ノイズ低減読み出し回路ＮＣと、アナログ回路ＡＣとを主に有している。画素アレイ領域ＩＡの周辺にパッド配置領域ＰＡと、シフトレジスタＳＲと、ノイズ低減読み出し回路ＮＣと、アナログ回路ＡＣとが配置されている。 Referring to FIG. 1, the solid-state imaging device mainly includes a pixel array area (image area) IA, a pad arrangement area PA, a shift register SR, a noise reduction readout circuit NC, and an analog circuit AC. Yes. A pad arrangement area PA, a shift register SR, a noise reduction readout circuit NC, and an analog circuit AC are arranged around the pixel array area IA.
画素アレイ領域ＩＡでは複数の画素ＰＤＡが行列状に２次元的に配置されている。パッド配置領域ＰＡでは複数のパッド電極ＰＡＤが配置されている。パッド電極ＰＡＤは外部機器と電気的に接続するためのものである。シフトレジスタＳＲはデータを転送するためのものである。ノイズ低減読み出し回路ＮＣはノイズをキャンセルしながら出力を読み出すためのものである。アナログ回路ＡＣは所望の信号処理を行うためのものである。 In the pixel array area IA, a plurality of pixels PDA are two-dimensionally arranged in a matrix. In the pad arrangement area PA, a plurality of pad electrodes PAD are arranged. The pad electrode PAD is for electrical connection with an external device. The shift register SR is for transferring data. The noise reduction read circuit NC is for reading the output while canceling the noise. The analog circuit AC is for performing desired signal processing.
続いて、固体撮像装置の複数の画素ＰＤＡの各々の回路構成について説明する。
図２を参照して、固体撮像装置の複数の画素ＰＤＡの各々は、フォトダイオードＰＤと、転送トランジスタＴｘと、フローティングディフュージョン部ＦＤと、リセットトランジスタＲｅｓと、増幅トランジスタＡｍｉと、選択トランジスタＳｅｌと、容量配線ＭＭ（Ｃｓ）とを有している。
Next, the circuit configuration of each of the plurality of pixels PDA of the solid-state imaging device will be described.
Referring to FIG. 2, each of the plurality of pixels PDA of the solid-state imaging device includes a photodiode PD, a transfer transistor Tx, a floating diffusion portion FD, a reset transistor Res, an amplification transistor Ami, a selection transistor Sel, And a capacitor wiring MM (Cs).
フォトダイオードＰＤは光信号を電気信号に変換する光電変換部として構成されている。転送トランジスタＴｘはフォトダイオードＰＤに蓄積された信号電荷を保持し電圧に変換して出力するように構成されている。フローティングディフュージョン部ＦＤは転送された電荷を保持し電圧に変換して出力するように構成されている。リセットトランジスタＲｅｓはフローティングディフュージョン部ＦＤの電圧をリセットするように構成されている。増幅トランジスタＡｍｉはフローティングディフュージョン部ＦＤの信号電位を増幅して外部に読み出すように構成されている。選択トランジスタＳｅｌは信号電位を外部に読み出す画素ＰＤＡを選択するように構成されている。 The photodiode PD is configured as a photoelectric conversion unit that converts an optical signal into an electric signal. The transfer transistor Tx is configured to hold the signal charge accumulated in the photodiode PD, convert it into a voltage, and output it. The floating diffusion portion FD is configured to hold the transferred charge, convert it into a voltage, and output it. The reset transistor Res is configured to reset the voltage of the floating diffusion portion FD. The amplification transistor Ami is configured to amplify the signal potential of the floating diffusion portion FD and read it out. The selection transistor Sel is configured to select the pixel PDA from which the signal potential is read out.
フォトダイオードＰＤは、互いにｐｎ接合を構成するｐ型領域とｎ型領域とを有している。転送トランジスタＴｘ、リセットトランジスタＲｅｓ、増幅トランジスタＡｍｉおよび選択トランジスタＳｅｌの各々は絶縁ゲート型電界効果トランジスタであり、たとえばｎチャネルＭＯＳトランジスタよりなっている。これらの各トランジスタは、半導体基板の表面に形成された１対のｎ型ソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる半導体基板の領域上にゲート絶縁膜（ゲート酸化膜）を介在して形成されたゲート電極層とを有している。 The photodiode PD has a p-type region and an n-type region that form a pn junction with each other. Each of the transfer transistor Tx, the reset transistor Res, the amplification transistor Ami, and the selection transistor Sel is an insulated gate field effect transistor, and is formed of, for example, an n-channel MOS transistor. Each of these transistors has a pair of n-type source / drain regions formed on the surface of the semiconductor substrate and a gate insulating film (gate oxide film) on the region of the semiconductor substrate sandwiched between the pair of source / drain regions. And a gate electrode layer formed with a gap therebetween.
フォトダイオードＰＤのｐ型領域は、たとえば接地電位に接続されている。フォトダイオードＰＤのｎ型領域と転送トランジスタＴｘの１対のソース／ドレインの一方（ソース領域）とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。転送トランジスタＴｘのゲート電極層は転送信号線に電気的に接続されている。転送トランジスタＴｘの１対のソース／ドレインの他方（ドレイン領域）とフローティングディフュージョン部ＦＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。 The p-type region of the photodiode PD is connected to, for example, a ground potential. The n-type region of the photodiode PD and one of the pair of source / drain (source region) of the transfer transistor Tx are electrically connected, and are formed by, for example, a common n-type region. The gate electrode layer of the transfer transistor Tx is electrically connected to the transfer signal line. The other of the pair of source / drain (drain region) of the transfer transistor Tx is electrically connected to the floating diffusion portion FD, and is formed by, for example, a common n-type region.
転送トランジスタＴｘの１対のソース／ドレインの他方（ドレイン領域）とリセットトランジスタＲｅｓの１対のソース／ドレインの一方（ソース領域）とは電気的に接続されている。リセットトランジスタＲｅｓのゲート電極層はリセット信号線に電気的に接続されている。リセットトランジスタＲｅｓの１対のソース／ドレインの他方（ドレイン領域）は電源線に電気的に接続されている。 The other of the pair of source / drain (drain region) of the transfer transistor Tx is electrically connected to one of the pair of source / drain (source region) of the reset transistor Res. The gate electrode layer of the reset transistor Res is electrically connected to the reset signal line. The other (drain region) of the pair of source / drain of the reset transistor Res is electrically connected to the power supply line.
増幅トランジスタＡｍｉのゲート電極層はフローティングディフュージョン部ＦＤ（転送トランジスタＴｘのドレイン領域およびリセットトランジスタＲｅｓのソース領域）に導電性要素（配線など）を介在して電気的に接続されている。増幅トランジスタＡｍｉの１対のソース／ドレインの一方（ソース領域）と選択トランジスタＳｅｌの１対のソース／ドレインの一方（ドレイン領域）とは電気的に接続されており、たとえば共通のｎ型領域により形成されている。増幅トランジスタＡｍｉの１対のソース／ドレインの他方（ドレイン領域）は画素駆動電位となる電源電位を印加される信号線Ｖｄｄ（ＤＶ）に電気的に接続されている。選択トランジスタＳｅｌのゲート電極層は選択信号線に電気的に接続されている。 The gate electrode layer of the amplification transistor Ami is electrically connected to the floating diffusion portion FD (the drain region of the transfer transistor Tx and the source region of the reset transistor Res) with a conductive element (wiring or the like) interposed therebetween. One of the pair of source / drain (source region) of the amplification transistor Ami and one of the pair of source / drain (drain region) of the selection transistor Sel are electrically connected. For example, the common n-type region Is formed. The other (drain region) of the pair of source / drain of the amplification transistor Ami is electrically connected to a signal line Vdd (DV) to which a power supply potential as a pixel driving potential is applied. The gate electrode layer of the selection transistor Sel is electrically connected to the selection signal line.
ｎ型のフローティングディフュージョン部ＦＤはｐ型ウエル領域との間のｐｎ接合部にて容量ＣJを構成している。そしてｎ型のフローティングディフュージョン部ＦＤと容量Ｃｓを構成するように容量配線ＭＭ（Ｃｓ）が配置されている。この容量配線ＭＭ（Ｃｓ）には、リセットトランジスタＲｅｓがオフ状態のときに少なくとも２つの電位Ｖ１、Ｖ２が選択的に印加可能である。具体的には、容量配線ＭＭ（Ｃｓ）はスイッチＳＷＩを介在して電位Ｖ１、Ｖ２のいずれかと電気的に接続可能である。 The n-type floating diffusion portion FD forms a capacitor C J at the pn junction between the n-type floating diffusion portion FD and the p-type well region. Capacitor wiring MM (Cs) is arranged so as to constitute n-type floating diffusion portion FD and capacitor Cs. At least two potentials V1 and V2 can be selectively applied to the capacitor wiring MM (Cs) when the reset transistor Res is in an off state. Specifically, the capacitor wiring MM (Cs) can be electrically connected to either the potential V1 or V2 through the switch SWI.
なお容量配線ＭＭ（Ｃｓ）は、フローティングディフュージョン部ＦＤ、転送トランジスタＴｘのドレイン領域、増幅トランジスタＡｍｉのゲート電極層およびリセットトランジスタＲｅｓのソース領域の少なくとも１つと容量を構成していればよい。また容量配線ＭＭ（Ｃｓ）には、リセットトランジスタＲｅｓがオフ状態のときに少なくとも２つの電位Ｖ１、Ｖ２が選択的に印加可能であれば、任意の電位を与えられるように構成されていてもよい。また画素部分以外には、演算を行う周辺回路が形成されており、これらの周辺回路もトランジスタを含んでおり、これらのトランジスタも絶縁ゲート型電界効果トランジスタよりなっている。 The capacitance wiring MM (Cs) only needs to form a capacitance with at least one of the floating diffusion portion FD, the drain region of the transfer transistor Tx, the gate electrode layer of the amplification transistor Ami, and the source region of the reset transistor Res. Further, the capacitor wiring MM (Cs) may be configured to be provided with any potential as long as at least two potentials V1 and V2 can be selectively applied when the reset transistor Res is in an off state. . In addition to the pixel portion, peripheral circuits for performing operations are formed. These peripheral circuits also include transistors, and these transistors are also formed of insulated gate field effect transistors.
次に、本実施の形態の固体撮像装置のレイアウト構造について図３および図４を用いて説明する。 Next, the layout structure of the solid-state imaging device according to the present embodiment will be described with reference to FIGS.
図３および図４を参照して、フォトダイオードＰＤは、互いにｐｎ接合を構成するｐ型領域ＰＷＬとｎ型領域ＮＲとを有している。ｐ型領域ＰＷＬは半導体基板（図示せず）内に形成されたウエル領域である。ｎ型領域ＮＲはこのｐ型領域ＰＷＬ上に形成されている。フォトダイオードＰＤのｎ型領域ＮＲと転送トランジスタＴｘのｎ型ソース領域ＳＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。転送トランジスタＴｘのゲート電極層ＧＥは、コンタクトホール（図示せず）内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｔｘ）と、第１のビアホール（図示せず）内を埋め込む導電層ＢＣ２とを介在して、２層目の金属層よりなる転送信号線Ｍ２（Ｔｘ）に電気的に接続されている。転送トランジスタＴｘのｎ型ドレイン領域ＳＤとフローティングディフュージョン部ＦＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。 Referring to FIGS. 3 and 4, the photodiode PD has a p-type region PWL and an n-type region NR that form a pn junction with each other. The p-type region PWL is a well region formed in a semiconductor substrate (not shown). The n-type region NR is formed on the p-type region PWL. The n-type region NR of the photodiode PD and the n-type source region SD of the transfer transistor Tx are electrically connected, and are formed by, for example, a common n-type region. The gate electrode layer GE of the transfer transistor Tx includes a conductive layer BC1 filling a contact hole (not shown), a pad layer M1 (Tx) made of a first metal layer, and a first via hole (not shown). It is electrically connected to a transfer signal line M2 (Tx) made of a second metal layer with a conductive layer BC2 embedded therein. The n-type drain region SD of the transfer transistor Tx and the floating diffusion portion FD are electrically connected, and are formed by, for example, a common n-type region.
フローティングディフュージョン部ＦＤとリセットトランジスタＲｅｓのｎ型ソース領域ＳＤとは、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなる配線層Ｍ１（ＦＤ）とを介在して電気的に接続されている。リセットトランジスタＲｅｓのゲート電極層ＧＥは、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｒｅｓ）と、第１のビアホール内を埋め込む導電層ＢＣ２とを介在して、２層目の金属層よりなるリセット信号線Ｍ２（Ｒｅｓ）に電気的に接続されている。 The floating diffusion portion FD and the n-type source region SD of the reset transistor Res are electrically connected via a conductive layer BC1 filling the contact hole and a wiring layer M1 (FD) made of the first metal layer. Has been. The gate electrode layer GE of the reset transistor Res includes a conductive layer BC1 filling the contact hole, a pad layer M1 (Res) made of the first metal layer, and a conductive layer BC2 filling the first via hole. And electrically connected to a reset signal line M2 (Res) made of the second metal layer.
増幅トランジスタＡｍｉのｎ型ソース領域ＳＤとリセットトランジスタＲｅｓのｎ型ドレイン領域ＳＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。増幅トランジスタＡｍｉのｎ型ソース領域ＳＤとリセットトランジスタＲｅｓのｎ型ドレイン領域ＳＤとの各々は、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｖｄｄ）と、第１のビアホール内を埋め込む導電層ＢＣ２と、２層目の金属層よりなるパッド層Ｍ２（Ｖｄｄ）と、第２のビアホール内を埋め込む導電層ＢＣ３とを介在して、３層目の金属層よりなる電源線Ｍ３（Ｖｄｄ）に電気的に接続されている。 The n-type source region SD of the amplification transistor Ami and the n-type drain region SD of the reset transistor Res are electrically connected, and are formed by, for example, a common n-type region. Each of the n-type source region SD of the amplification transistor Ami and the n-type drain region SD of the reset transistor Res includes a conductive layer BC1 filling the contact hole, a pad layer M1 (Vdd) made of a first metal layer, A third metal layer is interposed via a conductive layer BC2 filling the first via hole, a pad layer M2 (Vdd) made of the second metal layer, and a conductive layer BC3 filling the second via hole. It is electrically connected to the power line M3 (Vdd).
増幅トランジスタＡｍｉのゲート電極層ＧＥは、導電性要素（コンタクトホール内を埋め込む導電層ＢＣ１および１層目の金属層よりなる配線層Ｍ１（ＦＤ））を介在してフローティングディフュージョン部ＦＤに電気的に接続されている。増幅トランジスタＡｍｉのｎ型ソース領域ＳＤと選択トランジスタＳｅｌのｎ型ドレイン領域ＳＤとは電気的に接続されており、たとえば共通のｎ型領域により形成されている。 The gate electrode layer GE of the amplification transistor Ami is electrically connected to the floating diffusion portion FD via a conductive element (a conductive layer BC1 filling the contact hole and a wiring layer M1 (FD) made of the first metal layer). It is connected. The n-type source region SD of the amplification transistor Ami and the n-type drain region SD of the selection transistor Sel are electrically connected, and are formed by, for example, a common n-type region.
選択トランジスタＳｅｌのｎ型ソース領域ＳＤは、コンタクトホールを埋め込む導電層ＢＣ１を介在して、１層目の金属層よりなる電源線Ｍ１（Ｏｕｔ）に電気的に接続されている。選択トランジスタＳｅｌのゲート電極層ＧＥは、コンタクトホール内を埋め込む導電層ＢＣ１と、１層目の金属層よりなるパッド層Ｍ１（Ｓｅｌ）と、第１のビアホール内を埋め込む導電層ＢＣ２とを介在して、２層目の金属層よりなる選択信号線Ｍ２（Ｓｅｌ）に電気的に接続されている。またｐ型ウエルＰＷＬは、コンタクトホール内を埋め込む導電層ＢＣ１を介在して、１層目の金属層よりなる接地線Ｍ１（ＧＮＤ）に電気的に接続されている。 The n-type source region SD of the selection transistor Sel is electrically connected to the power supply line M1 (Out) made of the first metal layer with the conductive layer BC1 embedded in the contact hole interposed therebetween. The gate electrode layer GE of the selection transistor Sel includes a conductive layer BC1 filling the contact hole, a pad layer M1 (Sel) made of the first metal layer, and a conductive layer BC2 filling the first via hole. And electrically connected to a selection signal line M2 (Sel) made of the second metal layer. The p-type well PWL is electrically connected to a ground line M1 (GND) made of the first metal layer with a conductive layer BC1 embedded in the contact hole.
ｎ型のフローティングディフュージョン部ＦＤと容量Ｃｓを構成するように容量配線ＭＭ（Ｃｓ）が配置されている。本実施の形態では、容量配線ＭＭ（Ｃｓ）は、フローティングディフュージョン部ＦＤに電気的に接続された１層目の金属層よりなる配線層Ｍ１（ＦＤ）と容量Ｃｓを構成している。この容量配線ＭＭ（Ｃｓ）には、上述したように、リセットトランジスタＲｅｓがオフ状態のときに、スイッチＳＷＩを介在して少なくとも２つの電位Ｖ１、Ｖ２が選択的に印加可能である。 Capacitor wiring MM (Cs) is arranged so as to constitute n-type floating diffusion portion FD and capacitor Cs. In the present embodiment, the capacitor wiring MM (Cs) forms a capacitor Cs with the wiring layer M1 (FD) made of the first metal layer electrically connected to the floating diffusion portion FD. As described above, at least two potentials V1 and V2 can be selectively applied to the capacitor wiring MM (Cs) via the switch SWI when the reset transistor Res is in an off state.
次に、本実施の形態の固体撮像装置において、ダイナミックレンジを変更できることを比較例（図５、図６）と対比して図７および図８を用いて説明する。 Next, the fact that the dynamic range can be changed in the solid-state imaging device of the present embodiment will be described with reference to FIGS. 7 and 8 in comparison with the comparative example (FIGS. 5 and 6).
まず容量配線に印加される電位Ｖｓが固定されており変化しない比較例の場合について図５および図６を用いて説明する。図５を参照して、まず事前に転送トランジスタＴｘがオフされ、リセットトランジスタＲｅｓがオンされて、フローティングディフュージョン部ＦＤの電位が電源電位Ｖｄｄとされる。実際にはリセットトランジスタＲｅｓのソースおよびドレイン間の電圧降下のため、フローティングディフュージョン部ＦＤの電位はＶｄｄからおよそリセットトランジスタＲｅｓのしきい値電圧Ｖｔｈ分だけ低くなる。 First, the case of a comparative example in which the potential Vs applied to the capacitor wiring is fixed and does not change will be described with reference to FIGS. Referring to FIG. 5, first, transfer transistor Tx is turned off in advance, reset transistor Res is turned on, and the potential of floating diffusion portion FD is set to power supply potential Vdd. Actually, due to the voltage drop between the source and drain of the reset transistor Res, the potential of the floating diffusion portion FD is lowered from Vdd by the threshold voltage Vth of the reset transistor Res.
転送トランジスタＴｘがオフされ、リセットトランジスタＲｅｓがオフされて、フォトダイオードＰＤに光が照射される。その結果、フォトダイオードＰＤに電子が蓄積される。 The transfer transistor Tx is turned off, the reset transistor Res is turned off, and the photodiode PD is irradiated with light. As a result, electrons are accumulated in the photodiode PD.
図６を参照して、次に転送トランジスタＴｘがオンされる。転送トランジスタＴｘがオンする前に、フローティングディフュージョン部ＦＤが電源電位となっているので、フォトダイオードＰＤに蓄積された電子はフローティングディフュージョン部ＦＤに流入する。その結果、フローティングディフュージョン部ＦＤの電位が下がる。 Referring to FIG. 6, next, transfer transistor Tx is turned on. Since the floating diffusion portion FD is at the power supply potential before the transfer transistor Tx is turned on, the electrons accumulated in the photodiode PD flow into the floating diffusion portion FD. As a result, the potential of the floating diffusion portion FD decreases.
選択トランジスタＳｅｌがオンされ、フローティングディフュージョン部ＦＤの電圧が増幅トランジスタＡｍｉを用いて電流増幅(ソースフォロワ)された後、フローティングディフュージョン部ＦＤの電位が読み出される。 After the selection transistor Sel is turned on and the voltage of the floating diffusion portion FD is subjected to current amplification (source follower) using the amplification transistor Ami, the potential of the floating diffusion portion FD is read out.
この読み出しのステップでは、フローティングディフュージョン部ＦＤに接続された容量（通常、大半はフローティングディフュージョン部ＦＤの空乏層容量)によって、蓄積された電子がフローティングディフュージョン部ＦＤに流入したときのフローティングディフュージョン部ＦＤの電位の変化量が大きな影響を受ける。このことを次に示す。 In this reading step, the accumulated electrons flow into the floating diffusion portion FD by the capacitance connected to the floating diffusion portion FD (usually, mostly the depletion layer capacitance of the floating diffusion portion FD). The amount of potential change is greatly affected. This is shown below.
図５を参照して、リセットトランジスタＲｅｓがオンされ、フローティングディフュージョン部ＦＤの電位がＶＲｅｓになったとする。このとき、次の関係が成り立つ。 Referring to FIG. 5, it is assumed that reset transistor Res is turned on and the potential of floating diffusion portion FD becomes VRes. At this time, the following relationship holds.
図６を参照して、次にリセットトランジスタＲｅｓがオフされ、フォトダイオードＰＤに光が照射された後に転送トランジスタＴｘがオンされて、フォトダイオードＰＤから電荷ＱＰＤがフローティングディフュージョン部ＦＤに流入し、電位がＶＦＤに変化したとすると、次の関係が成り立つ。なお、流入する電荷は一般に電子であるので、ＱＰＤ＜０である。 Referring to FIG. 6, the reset transistor Res is then turned off, the light is applied to the photodiode PD, and then the transfer transistor Tx is turned on. The charge QPD flows from the photodiode PD into the floating diffusion portion FD, and the potential Is changed to VFD, the following relationship is established. Since inflowing charges are generally electrons, QPD <0.
また、フローティングディフュージョン部ＦＤの電荷について次の関係式が成り立つ。 Further, the following relational expression is established for the charge of the floating diffusion portion FD.
これらの式から、電圧の変化ｄＶについて次の等式が得られる。 From these equations, the following equation is obtained for the voltage change dV:
したがって、単位電荷あたりの電位変化量である変換ゲインＧは次のように与えられる。 Therefore, the conversion gain G, which is the potential change amount per unit charge, is given as follows.
上記（６）式から、変換ゲインＧ、すなわちフローティングディフュージョン部ＦＤに接続された容量ＣJ＋Ｃｓを可変にできると、イメージセンサのダイナミックレンジを広げる際に非常に有利となる。しかし（６）式は同時に、変換ゲインは物理的な構造だけで決まり、対向電極に相当する部分の電位Ｖｓの影響は受けないことも示している。 From the above equation (6), if the conversion gain G, that is, the capacitance C J + Cs connected to the floating diffusion portion FD can be made variable, it is very advantageous in expanding the dynamic range of the image sensor. However, equation (6) also indicates that the conversion gain is determined only by the physical structure and is not affected by the potential Vs of the portion corresponding to the counter electrode.
上述の特許文献に記載された技術では、変換ゲインを可変とするために容量素子が追加されたり、隣接画素のフォトダイオードの空乏層容量が追加容量として使用されるなどしていた。これらの方法は物理的な構造を作りこむもので、画素数・フォトダイオードの開口率などにも大きなデメリットがあった。そこで、素子を追加したり、隣接素子を犠牲にしたりすることなく変換ゲインまたはダイナミックレンジを可変とする方法が求められていた。 In the technique described in the above-mentioned patent document, a capacitor element is added to make the conversion gain variable, or a depletion layer capacitor of a photodiode of an adjacent pixel is used as an additional capacitor. These methods create a physical structure, and have great demerits in the number of pixels and the aperture ratio of the photodiode. Therefore, a method for changing the conversion gain or the dynamic range without adding an element or sacrificing an adjacent element has been demanded.
本実施の形態では、上記比較例とは異なり、リセットトランジスタＲｅｓのオフ時に、容量配線が少なくとも２つの電位を選択的に印加されるように構成されている。これにより、配線の追加のみで変換ゲインまたはダイナミックレンジを可変とすることができる。以下、そのことを図７および図８を用いて説明する。 In the present embodiment, unlike the comparative example, the capacitor wiring is configured to selectively apply at least two potentials when the reset transistor Res is turned off. Thereby, the conversion gain or the dynamic range can be made variable only by adding a wiring. Hereinafter, this will be described with reference to FIGS.
上記（６）式は変換ゲインが物理的構造だけで決まることを示しているが、それにはＶｓが一定値であるという前提とがある。もしＶｓが任意のタイミングで任意の値に設定できる場合には、次のように結果が変わってくる。 The above equation (6) shows that the conversion gain is determined only by the physical structure, but this has the premise that Vs is a constant value. If Vs can be set to an arbitrary value at an arbitrary timing, the result changes as follows.
図７を参照して、リセットトランジスタＲｅｓがオンされ、フローティングディフュージョン部ＦＤの電位がＶＲｅｓになったとする。またフローティングディフュージョン部ＦＤに対向する容量配線ＭＭ（Ｃｓ）に電位ＶSRが与えられたとする。このとき、次の関係が成り立つ。 Referring to FIG. 7, it is assumed that reset transistor Res is turned on and the potential of floating diffusion portion FD becomes VRes. Further, it is assumed that the potential V SR is applied to the capacitor wiring MM (Cs) facing the floating diffusion portion FD. At this time, the following relationship holds.
次にリセットトランジスタＲｅｓがオフされ、容量配線ＭＭ（Ｃｓ）の電位がＶSRからＶｓ（≠ＶSR）に変化される。この後、フォトダイオードＰＤに光が照射され、転送トランジスタＴｘがオンされ、フォトダイオードＰＤから電荷ＱPDがフローティングディフュージョン部ＦＤに流入し、電位がＶFDに変化したとすると、次の関係が成り立つ。 Next, the reset transistor Res is turned off, and the potential of the capacitor wiring MM (Cs) is changed from V SR to Vs (≠ V SR ). Thereafter, light is irradiated to the photodiode PD, the transfer transistor Tx is turned on, charge Q PD from the photodiode PD to flow into the floating diffusion portion FD, when the potential is changed to V FD, holds the following relationship .
また、フローティングディフュージョン部ＦＤの電荷について次の関係式が成り立つ。 Further, the following relational expression is established for the charge of the floating diffusion portion FD.
これらの式から、電圧の変化ｄＶは次のようになる。 From these equations, the voltage change dV is as follows.
この（１３）式を（６）式と比較すると、変換ゲインに相当する電荷ＱPDの係数は同じであるが、電位ＶFDに対するオフセットをＶｓおよびＶSRによって任意の値に設定できることがわかる。したがって、Ｖｓを変化させることにより、画素構造に一切手を加えることなく、ダイナミックレンジを可変にすることができる。 Comparing this equation (13) and (6), although the coefficient of charge Q PD corresponding to the conversion gain is the same, it can be seen that set to any value offset with respect to the potential V FD by Vs and V SR. Therefore, by changing Vs, the dynamic range can be made variable without any modification to the pixel structure.
またこの方法によるダイナミックレンジの制御は、（１３）式から明らかなように、容量Ｃｓが大きいほうが有利であるため、容量Ｃｓが大きくなるような構成にすることが望ましい。 In addition, as is apparent from the equation (13), the control of the dynamic range by this method is advantageous when the capacity Cs is large. Therefore, it is desirable that the capacity Cs be large.
以上より本実施の形態によれば、リセットトランジスタＲｅｓのオフ時に、容量配線が少なくとも２つの電位Ｖｓ、ＶSRを選択的に印加されるように構成されているため、変換ゲインまたはダイナミックレンジを可変とすることができる。 According to the present embodiment above, the variable when off the reset transistor Res, since the capacitor wiring is arranged to be selectively applied to at least two potential Vs, V SR, the conversion gain or dynamic range It can be.
また、追加しているのは容量配線ＭＭ（Ｃｓ）のみであり、上記特許文献に記載のような独立した容量素子の追加を行っていない。また容量配線ＭＭ（Ｃｓ）の電位切り替えは複数画素に対してまとめて行うことができる。したがって、上記特許文献で問題となった画素数減少や画質劣化の問題を軽減することができる。 Further, only the capacitance wiring MM (Cs) is added, and an independent capacitance element as described in the above patent document is not added. In addition, the potential of the capacitor wiring MM (Cs) can be switched collectively for a plurality of pixels. Therefore, it is possible to alleviate the problem of the reduction in the number of pixels and the deterioration in image quality, which are problems in the above-mentioned patent document.
また上記特許文献は基本的に追加の容量素子を並列接続する構成であったため、変換ゲインを階段状に下げる（ダイナミックレンジを上げて感度を下げる）ことしかできなかった。しかし本実施の形態の構成では、容量配線ＭＭ（Ｃｓ）の電位Ｖｓの制御のみでダイナミックレンジを任意の値に変えることができる。特に、Ｖｓ＜ＶSRとすることにより、ダイナミックレンジを下げて感度を上げることもできる。 In addition, since the above-mentioned patent document basically has a configuration in which additional capacitive elements are connected in parallel, the conversion gain can only be lowered stepwise (the dynamic range is increased and the sensitivity is lowered). However, in the configuration of the present embodiment, the dynamic range can be changed to an arbitrary value only by controlling the potential Vs of the capacitor wiring MM (Cs). In particular, by setting Vs <V SR , the dynamic range can be lowered to increase the sensitivity.
また特開２００７−３２４９８４号公報との比較においては、本実施の形態では増幅トランジスタＡｍｉのドレインは常に電源電位である。つまり、増幅トランジスタＡｍｉは、電気的接続において選択トランジスタＳｅｌよりも画素駆動電位となる電源電位の側に常に位置している。また増幅トランジスタのＡｍｉのソース／ドレイン領域は容量配線ＭＭ（Ｃｓ）とは電気的に独立している（つまり電気的に絶縁されている）。このため高感度に設定したい場合でも、見かけの電源電圧低下による感度減少は起きない。また本実施の形態では容量配線ＭＭ（Ｃｓ）は信号線から独立しているので、浮遊容量による動作速度低下も起きない。 In comparison with Japanese Unexamined Patent Application Publication No. 2007-324984, in this embodiment, the drain of the amplification transistor Ami is always at the power supply potential. That is, the amplification transistor Ami is always located on the power supply potential side, which is the pixel drive potential, with respect to the selection transistor Sel in electrical connection. The source / drain region of Ami of the amplification transistor is electrically independent from the capacitor wiring MM (Cs) (that is, electrically insulated). For this reason, even if it is desired to set a high sensitivity, the sensitivity does not decrease due to an apparent power supply voltage drop. In this embodiment, since the capacitor wiring MM (Cs) is independent from the signal line, the operation speed is not reduced by the stray capacitance.
（実施の形態２）
本実施の形態の構成は、上述した実施の形態１の構成と比較して、容量配線ＭＭ（Ｃｓ）の構成を具体的に特定した点において異なっている。図９および図１０を参照して、本実施の形態においては、容量配線ＭＭ（Ｃｓ）は、フローティングディフュージョン部ＦＤに電気的に接続された１層目の金属層よりなる配線層Ｍ１（ＦＤ）の上に絶縁層（図示せず）を介在して形成されている。１層目の金属層よりなる配線層Ｍ１（ＦＤ）は、増幅トランジスタＡｍｉなどのゲート電極層よりも上層に延在する配線層である。容量配線ＭＭ（Ｃｓ）は、その配線層Ｍ１（ＦＤ）との間で容量Ｃｓを構成している。容量配線ＭＭ（Ｃｓ）は、ビアホール内を埋め込む導電層ＢＣ２を介在して、２層目の金属層よりなる信号線Ｍ２（ＣＳ）に電気的に接続されている。
(Embodiment 2)
The configuration of the present embodiment is different from the configuration of the first embodiment described above in that the configuration of the capacitor wiring MM (Cs) is specifically specified. Referring to FIGS. 9 and 10, in the present embodiment, capacitor wiring MM (Cs) is wiring layer M1 (FD) made of the first metal layer electrically connected to floating diffusion portion FD. Is formed with an insulating layer (not shown) interposed therebetween. The wiring layer M1 (FD) made of the first metal layer is a wiring layer extending above the gate electrode layer such as the amplification transistor Ami. The capacitor wiring MM (Cs) forms a capacitor Cs with the wiring layer M1 (FD). The capacitor wiring MM (Cs) is electrically connected to the signal line M2 (CS) made of the second metal layer with the conductive layer BC2 embedded in the via hole.
容量配線ＭＭ（Ｃｓ）は、平面視において（つまり容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との積層方向から見て）配線層Ｍ１（ＦＤ）の全体と重複するように形成されていてもよく、また配線層Ｍ１（ＦＤ）の一部と重複するように形成されていてもよい。 The capacitor wiring MM (Cs) is formed so as to overlap the entire wiring layer M1 (FD) in plan view (that is, viewed from the stacking direction of the capacitor wiring MM (Cs) and the wiring layer M1 (FD)). Alternatively, it may be formed so as to overlap with a part of the wiring layer M1 (FD).
なお、これ以外の本実施の形態の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
In addition, since the structure of this Embodiment other than this is as substantially the same as the structure of
次に、本実施の形態の固体撮像装置の断面構成について図１１を用いて説明する。
図１１を参照して、画素領域においては、たとえばシリコンよりなるｎ型半導体基板ＳＵＢに、フォトダイオードＰＤ、転送トランジスタＴｘ、リセットトランジスタＲｅｓ、増幅トランジスタＡｍｉ、選択トランジスタＳｅｌなどが形成されている。フォトダイオードＰＤは、ｐ型ウエル領域ＰＷＬと、ｎ型領域ＮＲとを主に有している。ｐ型ウエル領域ＰＷＬは半導体基板ＳＵＢ内に形成されており、ｎ型領域ＮＲはｐ型ウエル領域ＰＷＬとｐｎ接合を構成するようにｐ型ウエル領域ＰＷＬの上に形成されている。なお、ｎ型領域ＮＲ上の半導体基板ＳＵＢの表面には、表面付近でのキャリアの再結合を防ぐためにｐ型領域ＰＲが形成されている。
Next, a cross-sectional configuration of the solid-state imaging device of the present embodiment will be described with reference to FIG.
Referring to FIG. 11, in the pixel region, a photodiode PD, a transfer transistor Tx, a reset transistor Res, an amplification transistor Ami, a selection transistor Sel, and the like are formed on an n-type semiconductor substrate SUB made of, for example, silicon. The photodiode PD mainly has a p-type well region PWL and an n-type region NR. The p-type well region PWL is formed in the semiconductor substrate SUB, and the n-type region NR is formed on the p-type well region PWL so as to form a pn junction with the p-type well region PWL. A p-type region PR is formed on the surface of the semiconductor substrate SUB on the n-type region NR in order to prevent carrier recombination near the surface.
転送トランジスタＴｘ、リセットトランジスタＲｅｓ、増幅トランジスタＡｍｉおよび選択トランジスタＳｅｌの各々は、ＭＩＳ（Metal Insulator Semiconductor）トランジスタよりなっている。また周辺領域には、演算を行う周辺回路が形成されており、これらの周辺回路もＭＩＳトランジスタＴＲＡを含んでいる。 Each of the transfer transistor Tx, the reset transistor Res, the amplification transistor Ami, and the selection transistor Sel is composed of a MIS (Metal Insulator Semiconductor) transistor. In the peripheral region, peripheral circuits for performing operations are formed, and these peripheral circuits also include a MIS transistor TRA.
これらのＭＩＳトランジスタの各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁層ＧＩと、ゲート電極層ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、互いに距離を開けて対向するように半導体基板ＳＵＢの表面に形成されている。１対のソース／ドレイン領域ＳＤの各々は、ＬＤＤ（Lightly Doped Drain）となる比較的低濃度のｎ-領域ＬＤと、比較的高濃度のｎ+領域ＨＤとを有している。ゲート電極層ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの領域上にゲート絶縁層ＧＩを介在して形成されている。 Each of these MIS transistors has a pair of source / drain regions SD, a gate insulating layer GI, and a gate electrode layer GE. The pair of source / drain regions SD are formed on the surface of the semiconductor substrate SUB so as to face each other with a distance therebetween. Each of the pair of source / drain regions SD has a relatively low concentration n − region LD that becomes an LDD (Lightly Doped Drain) and a relatively high concentration n + region HD. The gate electrode layer GE is formed on the region of the semiconductor substrate SUB sandwiched between the pair of source / drain regions SD with the gate insulating layer GI interposed therebetween.
このゲート電極層ＧＥの側壁を覆うように側壁絶縁層ＳＷが形成されている。ゲート電極層ＧＥはたとえば不純物がドープされた多結晶シリコンよりなっており、ゲート絶縁層ＧＩおよび側壁絶縁層ＳＷの各々はたとえばシリコン酸化膜よりなっている。 Sidewall insulating layer SW is formed so as to cover the side wall of gate electrode layer GE. Gate electrode layer GE is made of, for example, polycrystalline silicon doped with impurities, and each of gate insulating layer GI and sidewall insulating layer SW is made of, for example, a silicon oxide film.
特に転送トランジスタＴｘのドレイン領域はフォトダイオードＰＤのｎ型領域ＮＲと共有されている。また転送トランジスタＴｘのゲート電極層ＧＥの側壁には側壁絶縁層ＳＷが形成されている。また、反射防止膜ＡＲが、半導体基板ＳＵＢの表面上においてフォトダイオードＰＤ上を覆うように形成されている。反射防止膜ＡＲは、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとの積層構造よりなっている。このシリコン酸化膜ＯＦはゲート絶縁層ＧＩと同一の層から構成されていてもよい。また、反射防止膜ＡＲが側壁絶縁層ＳＷを兼ねていてもよい。 In particular, the drain region of the transfer transistor Tx is shared with the n-type region NR of the photodiode PD. A sidewall insulating layer SW is formed on the sidewall of the gate electrode layer GE of the transfer transistor Tx. An antireflection film AR is formed on the surface of the semiconductor substrate SUB so as to cover the photodiode PD. The antireflection film AR has, for example, a laminated structure of a silicon oxide film OF and a silicon nitride film NF. This silicon oxide film OF may be composed of the same layer as the gate insulating layer GI. The antireflection film AR may also serve as the sidewall insulating layer SW.
なお半導体基板ＳＵＢの表面には、素子分離構造が適宜形成されており、これにより各トランジスタやフォトダイオードの不純物領域が適切に電気的に分離されている。この素子分離構造は、たとえばＳＴＩ（Shallow Trench Isolation）構造である。ＳＴＩ構造は、半導体基板ＳＵＢの表面に形成された溝ＴＲと、その溝ＴＲ内を埋め込む絶縁層（たとえばシリコン酸化膜）ＢＩとを主に有している。また素子分離構造は、ＳＴＩ構造に代えてＬＯＣＯＳ（Local Oxidation of Silicon）であってもよい。 Note that an element isolation structure is appropriately formed on the surface of the semiconductor substrate SUB, whereby the impurity regions of the transistors and the photodiodes are appropriately electrically isolated. This element isolation structure is, for example, an STI (Shallow Trench Isolation) structure. The STI structure mainly includes a trench TR formed on the surface of the semiconductor substrate SUB and an insulating layer (for example, a silicon oxide film) BI filling the trench TR. The element isolation structure may be a LOCOS (Local Oxidation of Silicon) instead of the STI structure.
上記の各ＭＩＳトランジスタ、フォトダイオードＰＤ、反射防止膜ＡＲなどを覆うように半導体基板ＳＵＢの表面上に層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１には、ＭＩＳトランジスタのソース／ドレイン領域ＳＤ、ゲート電極層ＧＥなどに達するコンタクトホールＣＨが複数個形成されている。これらのコンタクトホールＣＨの各々の内部を埋め込むように埋め込み導電層ＢＣ１が形成されている。 An interlayer insulating layer II1 is formed on the surface of the semiconductor substrate SUB so as to cover each MIS transistor, photodiode PD, antireflection film AR, and the like. In the interlayer insulating layer II1, a plurality of contact holes CH reaching the source / drain regions SD of the MIS transistor, the gate electrode layer GE, and the like are formed. A buried conductive layer BC1 is formed so as to fill the inside of each contact hole CH.
この層間絶縁層ＩＩ１の表面上には、１層目の金属層Ｍ１よりなる導電層Ｍ１（ＦＤ）、配線層Ｍ１（Ｏｕｔ）、Ｍ１（ＧＮＤ）、パッド層Ｍ１（Ｔｘ）、Ｍ１（ＣＳ）、Ｍ１（Ｖｄｄ）、Ｍ１（Ｓｅｌ）、Ｍ１（Ｒｅｓ）などが形成されている。これらの金属層Ｍ１の各々の下には下地導電層ＵＣ１が形成されている。 On the surface of the interlayer insulating layer II1, a conductive layer M1 (FD) made of the first metal layer M1, a wiring layer M1 (Out), M1 (GND), a pad layer M1 (Tx), M1 (CS) , M1 (Vdd), M1 (Sel), M1 (Res), and the like are formed. Under each of these metal layers M1, a base conductive layer UC1 is formed.
１層目の金属層Ｍ１よりなる導電層Ｍ１（ＦＤ）の上に、絶縁層（キャパシタ誘電体層）ＣＤを介在して容量配線ＭＭ（Ｃｓ）が形成されている。なお容量配線ＭＭ（Ｃｓ）と絶縁層ＣＤとの間には、下地導電層ＵＣ１ａが形成されている。 On the conductive layer M1 (FD) made of the first metal layer M1, a capacitor wiring MM (Cs) is formed with an insulating layer (capacitor dielectric layer) CD interposed therebetween. A base conductive layer UC1a is formed between the capacitor wiring MM (Cs) and the insulating layer CD.
１層目の金属層Ｍ１および容量配線ＭＭ（Ｃｓ）を覆うように層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成されている。この層間絶縁層ＩＩ２には、１層目の金属層Ｍ１、容量配線ＭＭ（Ｃｓ）などに達するビアホールＴＨ１が複数個形成されている。これらのビアホールＴＨ１の各々の内部を埋め込むように埋め込み導電層ＢＣ２が形成されている。 An interlayer insulating layer II2 is formed on the interlayer insulating layer II1 so as to cover the first metal layer M1 and the capacitor wiring MM (Cs). In the interlayer insulating layer II2, a plurality of via holes TH1 reaching the first metal layer M1, the capacitor wiring MM (Cs), and the like are formed. A buried conductive layer BC2 is formed so as to fill the inside of each of these via holes TH1.
この層間絶縁層ＩＩ２の表面上には、２層目の金属層Ｍ２よりなる配線層Ｍ２（Ｔｘ）、Ｍ２（ＣＳ）、Ｍ２（Ｒｅｓ）、Ｍ２（Ｓｅｌ）、パッド層Ｍ２（Ｖｄｄ）などが形成されている。これらの金属層Ｍ２の各々の下には下地導電層ＵＣ２が形成されている。 On the surface of the interlayer insulating layer II2, there are a wiring layer M2 (Tx), M2 (CS), M2 (Res), M2 (Sel), a pad layer M2 (Vdd), and the like made of the second metal layer M2. Is formed. Under each of these metal layers M2, a base conductive layer UC2 is formed.
２層目の金属層Ｍ２を覆うように層間絶縁層ＩＩ２上に層間絶縁層ＩＩ３が形成されている。この層間絶縁層ＩＩ３には、２層目の金属層Ｍ２などに達するビアホールＴＨ２が複数個形成されている。これらのビアホールＴＨ２の各々の内部を埋め込むように埋め込み導電層ＢＣ３が形成されている。 An interlayer insulating layer II3 is formed on the interlayer insulating layer II2 so as to cover the second metal layer M2. In the interlayer insulating layer II3, a plurality of via holes TH2 reaching the second metal layer M2 and the like are formed. A buried conductive layer BC3 is formed so as to fill the inside of each of these via holes TH2.
この層間絶縁層ＩＩ３の表面上には、３層目の金属層Ｍ３よりなる配線層Ｍ３（Ｖｄｄ）などが形成されている。これらの金属層Ｍ３の各々の下には下地導電層ＵＣ３が形成されている。 On the surface of the interlayer insulating layer II3, a wiring layer M3 (Vdd) made of the third metal layer M3 is formed. Under each of these metal layers M3, a base conductive layer UC3 is formed.
３層目の金属層Ｍ３を覆うように層間絶縁層ＩＩ３上に層間絶縁層ＩＩ４が形成されている。この層間絶縁層ＩＩ４の表面上には、フォトダイオードＰＤの真上領域には、たとえばシリコン窒化膜よりなるインナーレンズＬＥＮＳが形成されている。このインナーレンズＬＥＮＳを覆うように層間絶縁層ＩＩ４上にパッシベーション膜ＰＶが形成されている。このパッシベーション膜ＰＶと層間絶縁層ＩＩ４とには、３層目の金属層Ｍ３に達する開口ＯＰが形成されており、これによりパッド電極ＰＡＤが構成されている。 An interlayer insulating layer II4 is formed on the interlayer insulating layer II3 so as to cover the third metal layer M3. On the surface of the interlayer insulating layer II4, an inner lens LENS made of, for example, a silicon nitride film is formed immediately above the photodiode PD. A passivation film PV is formed on the interlayer insulating layer II4 so as to cover the inner lens LENS. An opening OP reaching the third metal layer M3 is formed in the passivation film PV and the interlayer insulating layer II4, thereby forming a pad electrode PAD.
なお層間絶縁層ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４の各々はたとえばシリコン酸化膜よりなっており、１層目、２層目および３層目の金属層Ｍ１、Ｍ２、Ｍ３の各々はたとえばアルミニウムまたはアルミニウム合金よりなっている。またインナーレンズＬＥＮＳはたとえばシリコン窒化膜よりなっている。 Each of interlayer insulating layers II1, II2, II3, and II4 is made of, for example, a silicon oxide film, and each of first, second, and third metal layers M1, M2, and M3 is made of, for example, aluminum or an aluminum alloy It has become more. The inner lens LENS is made of, for example, a silicon nitride film.
次に、本実施の形態の固体撮像装置の製造方法について図１１〜図２５を用いて説明する。 Next, a method for manufacturing the solid-state imaging device according to the present embodiment will be described with reference to FIGS.
図１２を参照して、たとえばｎ型シリコンよりなる半導体基板ＳＵＢの表面に選択的に素子分離構造が形成される。その素子分離構造としてＳＴＩ分離を用いる場合は、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ１が形成され、そのパターンＰＲ１をマスクとして半導体基板ＳＵＢの表面にエッチングが施されて溝ＴＲが形成される。この後、パターンＰＲ１はたとえばアッシングなどにより除去される。 Referring to FIG. 12, an element isolation structure is selectively formed on the surface of a semiconductor substrate SUB made of, for example, n-type silicon. When STI isolation is used as the element isolation structure, a photoresist pattern PR1 is formed on the surface of the semiconductor substrate SUB, and the surface of the semiconductor substrate SUB is etched using the pattern PR1 as a mask to form a trench TR. . Thereafter, pattern PR1 is removed by, for example, ashing.
またＬＯＣＯＳ分離を用いる場合は、半導体基板ＳＵＢの表面上にシリコン窒化膜が形成された後、素子分離構造を形成したい部分のシリコン窒化膜が選択的にエッチング除去される。なお図１２はＳＴＩ分離を形成する場合の例を示している。 When LOCOS isolation is used, after a silicon nitride film is formed on the surface of the semiconductor substrate SUB, a portion of the silicon nitride film where the element isolation structure is to be formed is selectively etched away. FIG. 12 shows an example in which STI isolation is formed.
図１３を参照して、素子分離構造が形成される。素子分離構造としてＳＴＩ分離を用いる場合は、溝ＴＲ内にたとえばシリコン酸化膜よりなる絶縁層ＢＩが埋め込まれる。また半導体基板ＳＵＢの表面にはシリコン酸化膜ＯＦが形成される。このシリコン酸化膜ＯＦはフォトダイオード上では反射防止膜の一部となり、ゲート電極層の下においてはゲート絶縁層ＧＩとなる。 Referring to FIG. 13, an element isolation structure is formed. When STI isolation is used as the element isolation structure, an insulating layer BI made of, for example, a silicon oxide film is embedded in the trench TR. A silicon oxide film OF is formed on the surface of the semiconductor substrate SUB. This silicon oxide film OF becomes a part of the antireflection film on the photodiode, and becomes the gate insulating layer GI under the gate electrode layer.
また素子分離構造としてＬＯＣＯＳ分離を用いる場合は、上記においてパターニングされたシリコン窒化膜をマスクとして半導体基板ＳＵＢの表面が酸化されて、素子分離構造となるシリコン酸化膜が半導体基板ＳＵＢの表面に形成される。この後、パターニングされたシリコン窒化膜はたとえばエッチングなどにより除去される。なお図１３はＳＴＩ分離を形成する場合の例を示している。 When LOCOS isolation is used as the element isolation structure, the surface of the semiconductor substrate SUB is oxidized using the patterned silicon nitride film as a mask, and a silicon oxide film serving as an element isolation structure is formed on the surface of the semiconductor substrate SUB. The Thereafter, the patterned silicon nitride film is removed by, for example, etching. FIG. 13 shows an example of forming STI isolation.
図１４を参照して、半導体基板ＳＵＢの内部にｐ型ウエル領域ＰＷＬが形成される。ＣＩＳ（CMOS Image Sensor）では通例ｎＭＯＳトランジスタを用いるため、ｐ型不純物（たとえばボロン）が注入される。なお必要ならばここでチャネルドープも行われる。 Referring to FIG. 14, p-type well region PWL is formed inside semiconductor substrate SUB. Since CIS (CMOS Image Sensor) typically uses nMOS transistors, p-type impurities (for example, boron) are implanted. If necessary, channel doping is also performed here.
図１５を参照して、半導体基板ＳＵＢの表面上に、たとえば多結晶シリコン膜が形成された後、通常のフォトリソグラフィー技術およびエッチング技術により多結晶シリコン膜がパターニングされる。これにより不純物が導入された多結晶シリコンよりなるゲート電極層ＧＥが形成される。 Referring to FIG. 15, after a polycrystalline silicon film, for example, is formed on the surface of semiconductor substrate SUB, the polycrystalline silicon film is patterned by a normal photolithography technique and etching technique. As a result, a gate electrode layer GE made of polycrystalline silicon doped with impurities is formed.
図１６を参照して、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ２が形成される。この後、そのパターンＰＲ２をマスクとして半導体基板ＳＵＢにｎ型不純物（たとえばリン、ヒ素など）が斜め回転イオン注入される。これによりＬＤＤとなるｎ-領域ＬＤが半導体基板ＳＵＢの表面に形成される。ＣＩＳでは通例ｎＭＯＳトランジスタが用いられるため、ｎ型不純物が注入される。この後、パターンＰＲ２は、たとえばアッシングなどにより除去される。 Referring to FIG. 16, a photoresist pattern PR2 is formed on the surface of semiconductor substrate SUB. Thereafter, n-type impurities (for example, phosphorus, arsenic, etc.) are obliquely rotated and implanted into the semiconductor substrate SUB using the pattern PR2 as a mask. As a result, an n − region LD serving as an LDD is formed on the surface of the semiconductor substrate SUB. In CIS, since an nMOS transistor is usually used, an n-type impurity is implanted. Thereafter, pattern PR2 is removed by, for example, ashing.
図１７を参照して、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ３が形成される。この後、そのパターンＰＲ３をマスクとしてフォトダイオードの形成領域となる半導体基板ＳＵＢの領域内にｎ型不純物（たとえばリン、ヒ素など）がイオン注入される。これにより通例深くｎ型不純物が注入されて、ｐ型ウエル領域ＰＷＬとの間にｐｎ接合を構成するｎ型領域ＮＲが形成される。このｎ型領域ＮＲとｐ型ウエル領域ＰＷＬとによりフォトダイオードＰＤが形成される。 Referring to FIG. 17, a photoresist pattern PR3 is formed on the surface of semiconductor substrate SUB. Thereafter, n-type impurities (for example, phosphorus, arsenic, etc.) are ion-implanted into the region of the semiconductor substrate SUB, which is a photodiode formation region, using the pattern PR3 as a mask. As a result, an n-type impurity is typically implanted deeply to form an n-type region NR that forms a pn junction with the p-type well region PWL. The n-type region NR and the p-type well region PWL form a photodiode PD.
この後、パターンＰＲ３をマスクとしたままで半導体基板ＳＵＢの表面にｐ型不純物（たとえばボロン）がイオン注入される。これにより半導体基板ＳＵＢの表面にｐ型領域ＰＲが形成され、半導体基板ＳＵＢの表面付近でのキャリアの再結合が防止される。この後、パターンＰＲ３は、たとえばアッシングなどにより除去される。 Thereafter, a p-type impurity (for example, boron) is ion-implanted into the surface of the semiconductor substrate SUB with the pattern PR3 as a mask. As a result, the p-type region PR is formed on the surface of the semiconductor substrate SUB, and recombination of carriers near the surface of the semiconductor substrate SUB is prevented. Thereafter, pattern PR3 is removed by, for example, ashing.
図１８を参照して、ゲート電極層ＧＥの側壁に側壁絶縁層ＳＷが形成される。またフォトダイオードＰＤ上にはシリコン窒化膜ＮＦが形成される。このフォトダイオードＰＤ上にて積層されたシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとにより反射防止膜ＡＲが形成される。 Referring to FIG. 18, sidewall insulating layer SW is formed on the sidewall of gate electrode layer GE. A silicon nitride film NF is formed on the photodiode PD. An antireflection film AR is formed by the silicon oxide film OF and the silicon nitride film NF laminated on the photodiode PD.
この後、半導体基板ＳＵＢの表面上にフォトレジストパターンＰＲ４が形成される。このパターンＰＲ４をマスクとして半導体基板ＳＵＢの表面にｎ型不純物（たとえばリン、ヒ素など）がイオン注入される。これによりソース／ドレインを構成する比較的高濃度のｎ+領域ＨＤが形成される。このｎ+領域ＨＤとｎ-領域ＬＤとによりソース／ドレイン領域ＳＤが形成される。 Thereafter, a photoresist pattern PR4 is formed on the surface of the semiconductor substrate SUB. Using this pattern PR4 as a mask, n-type impurities (for example, phosphorus, arsenic, etc.) are ion-implanted into the surface of the semiconductor substrate SUB. Thereby, a relatively high concentration n + region HD constituting the source / drain is formed. Source / drain region SD is formed by n + region HD and n − region LD.
このようにして形成された１対のソース／ドレイン領域ＳＤと、ゲート絶縁層（たとえばゲート酸化膜）ＧＩと、ゲート電極層ＧＥとによりＭＯＳトランジスタが形成される。この後、パターンＰＲ４は、たとえばアッシングなどにより除去される。 A MOS transistor is formed by the pair of source / drain regions SD, gate insulating layer (for example, gate oxide film) GI, and gate electrode layer GE thus formed. Thereafter, pattern PR4 is removed by, for example, ashing.
図１９を参照して、半導体基板ＳＵＢ上に層間絶縁層ＩＩ１が形成される。なお必要な場合は、層間絶縁層ＩＩ１の形成前にゲート電極層ＧＥの上面およびソース／ドレイン領域ＳＤの上面にサリサイドが形成される。この後、層間絶縁層ＩＩ１に、通常のフォトリソグラフィー技術およびエッチング技術により複数のコンタクトホールＣＨが形成される。複数のコンタクトホールＣＨの各々の内部を埋め込むように導電層ＢＣ１が形成される。 Referring to FIG. 19, interlayer insulating layer II1 is formed on semiconductor substrate SUB. If necessary, salicide is formed on the upper surface of the gate electrode layer GE and the upper surface of the source / drain region SD before the formation of the interlayer insulating layer II1. Thereafter, a plurality of contact holes CH are formed in the interlayer insulating layer II1 by a normal photolithography technique and etching technique. Conductive layer BC1 is formed so as to fill each of the plurality of contact holes CH.
図２０を参照して、層間絶縁層ＩＩ１の上面上に、下地導電層ＵＣ１および１層目の金属層となる導電層Ｍ１が形成される。 Referring to FIG. 20, base conductive layer UC1 and conductive layer M1 serving as the first metal layer are formed on the upper surface of interlayer insulating layer II1.
図２１を参照して、導電層Ｍ１上に、キャパシタ誘電体層となる絶縁層ＣＤが形成される。この絶縁層ＣＤ上に、下地導電層ＵＣ１ａおよび容量配線となる導電層ＭＭが形成される。導電層Ｍ１および導電層ＭＭは、たとえばアルミニウム、アルミニウム合金などにより形成される。また絶縁層ＣＤは、たとえば２０ｎｍ〜４０ｎｍの厚みで形成される。 Referring to FIG. 21, an insulating layer CD serving as a capacitor dielectric layer is formed on conductive layer M1. On this insulating layer CD, a base conductive layer UC1a and a conductive layer MM to be a capacitor wiring are formed. Conductive layer M1 and conductive layer MM are formed of, for example, aluminum or an aluminum alloy. The insulating layer CD is formed with a thickness of 20 nm to 40 nm, for example.
図２２を参照して、導電層ＭＭ上に、フォトレジストパターンＰＲ５が形成される。このパターンＰＲ５をマスクとして、導電層ＭＭ、下地導電層ＵＣ１ａおよび絶縁層ＣＤが順にエッチング除去されてパターニングされる。なお絶縁層ＣＤは、場合によってはパターニングされずに残されてもよい。この後、パターンＰＲ５は、たとえばアッシングなどにより除去される。 Referring to FIG. 22, a photoresist pattern PR5 is formed on conductive layer MM. Using the pattern PR5 as a mask, the conductive layer MM, the underlying conductive layer UC1a, and the insulating layer CD are sequentially etched and patterned. The insulating layer CD may be left without being patterned in some cases. Thereafter, pattern PR5 is removed by, for example, ashing.
図２３を参照して、導電層ＭＭ上に、フォトレジストパターンＰＲ６が形成される。このパターンＰＲ６をマスクとして、導電層Ｍ１および下地導電層ＵＣ１が順にエッチング除去されてパターニングされる。これにより、導電層Ｍ１から、導電層Ｍ１（ＦＤ）、配線層Ｍ１（Ｏｕｔ）、Ｍ１（ＧＮＤ）、パッド層Ｍ１（Ｔｘ）、Ｍ１（ＣＳ）、Ｍ１（Ｖｄｄ）、Ｍ１（Ｓｅｌ）、Ｍ１（Ｒｅｓ）などが形成される。この後、パターンＰＲ６は、たとえばアッシングなどにより除去される。 Referring to FIG. 23, a photoresist pattern PR6 is formed on conductive layer MM. Using this pattern PR6 as a mask, conductive layer M1 and underlying conductive layer UC1 are sequentially etched away and patterned. Thereby, from the conductive layer M1, the conductive layer M1 (FD), the wiring layer M1 (Out), M1 (GND), the pad layer M1 (Tx), M1 (CS), M1 (Vdd), M1 (Sel), M1 (Res) and the like are formed. Thereafter, pattern PR6 is removed by, for example, ashing.
図２４を参照して、層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成される。この後、上記と同様に、ビアホールＴＨ１と、ビアホールＴＨ１を埋め込む導電層ＢＣ２と、下地導電層ＵＣ２と、２層目の金属層となる導電層Ｍ２と、層間絶縁層ＩＩ３と、ビアホールＴＨ２と、ビアホールＴＨ２を埋め込む導電層ＢＣ３と、下地導電層ＵＣ３と、３層目の金属層となる導電層Ｍ３とが順に形成される。 Referring to FIG. 24, interlayer insulating layer II2 is formed on interlayer insulating layer II1. Thereafter, in the same manner as described above, the via hole TH1, the conductive layer BC2 filling the via hole TH1, the base conductive layer UC2, the conductive layer M2 serving as the second metal layer, the interlayer insulating layer II3, the via hole TH2, A conductive layer BC3 that fills the via hole TH2, a base conductive layer UC3, and a conductive layer M3 serving as a third metal layer are sequentially formed.
図２５を参照して、層間絶縁層ＩＩ３上に層間絶縁層ＩＩ４が形成される。この層間絶縁層ＩＩ４上に、シリコン窒化膜の堆積とエッチバックとを繰り返すことによって、シリコン窒化膜よりなるインナーレンズＬＥＮＳが形成される。 Referring to FIG. 25, interlayer insulating layer II4 is formed on interlayer insulating layer II3. An inner lens LENS made of a silicon nitride film is formed on the interlayer insulating layer II4 by repeating the deposition and etch back of the silicon nitride film.
図１１を参照して、インナーレンズＬＥＮＳを覆うように層間絶縁層ＩＩ４上にパッシベーション膜ＰＶが形成される。この後、通常のフォトリソグラフィー技術およびエッチング技術により、パッシベーション膜ＰＶと層間絶縁層ＩＩ４とに開口ＯＰが形成される。この開口ＯＰから露出した導電層Ｍ３はパッド電極ＰＡＤとなる。これにより本実施の形態の固体撮像装置が製造される。 Referring to FIG. 11, passivation film PV is formed on interlayer insulating layer II4 so as to cover inner lens LENS. Thereafter, an opening OP is formed in the passivation film PV and the interlayer insulating layer II4 by a normal photolithography technique and etching technique. The conductive layer M3 exposed from the opening OP becomes a pad electrode PAD. Thereby, the solid-state imaging device of the present embodiment is manufactured.
本実施の形態の固体撮像装置の作用効果は、上述した実施の形態１の作用効果とほぼ同じである。また本実施の形態では、容量配線ＭＭ（Ｃｓ）は配線層Ｍ１（ＦＤ）の上に絶縁層ＣＤを介在して形成されている。このため、容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との間の距離を最小にすることができ、容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との間の容量Ｃｓを最も大きくすることができる。以下に具体的な数値を用いて説明する。 The operational effects of the solid-state imaging device of the present embodiment are almost the same as the operational effects of the first embodiment described above. In the present embodiment, the capacitor wiring MM (Cs) is formed on the wiring layer M1 (FD) with the insulating layer CD interposed. For this reason, the distance between the capacitive wiring MM (Cs) and the wiring layer M1 (FD) can be minimized, and the capacitance Cs between the capacitive wiring MM (Cs) and the wiring layer M1 (FD) is the largest. Can be bigger. This will be described below using specific numerical values.
３μｍ程度の画素を想定し、容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との対向面積が１．０μｍ2（対向長さが２μｍ、幅が０．５μｍ）で、絶縁層ＣＤの材質がＳｉＯ2で、相互の距離(絶縁層ＣＤの厚み)が３０ｎｍである並行平板キャパシタを想定すると、その容量は以下のようになる。 Assuming a pixel of about 3 μm, the facing area between the capacitor wiring MM (Cs) and the wiring layer M1 (FD) is 1.0 μm 2 (opposing length is 2 μm, width is 0.5 μm), and the material of the insulating layer CD Assuming a parallel plate capacitor in which is a SiO 2 and the mutual distance (thickness of the insulating layer CD) is 30 nm, the capacitance is as follows.
このサイズの画素ではフローティングディフュージョン部ＦＤの容量は数ｆＦである。このため、仮にその容量が３ｆＦであり、ｄＶ＝０．３Ｖ〜−２．０Ｖまで正常な読み出しが行えるように回路が設計されたとすると、ｄＶ＝−２Ｖとなるときの電子の個数は上記（１３）式より以下のようになる。 In a pixel of this size, the capacity of the floating diffusion portion FD is several fF. For this reason, if the circuit is designed so that the capacitance is 3 fF and normal reading can be performed from dV = 0.3 V to −2.0 V, the number of electrons when dV = −2 V is From equation (13), the following is obtained.
（ａ）容量配線ＭＭ（Ｃｓ）がないとき
ＱPD＝０電子のとき、ｄＶ＝０Ｖ
ｄＶ＝−２Ｖとなるのは３７５００電子のとき
（ｂ）容量配線ＭＭ（Ｃｓ）が追加され、Ｖｓ＝４Ｖ、ＶSR＝３Ｖで駆動されたとき
ＱPD＝０電子のとき、ｄＶ＝０．２７Ｖ
ｄＶ＝−２Ｖとなるのは５８１２５電子のとき
（ｃ）容量配線ＭＭ（Ｃｓ）が追加され、Ｖｓ＝０Ｖ、ＶSR＝３Ｖで駆動されたとき
ＱPD＝０電子のとき、ｄＶ＝−０．８０Ｖ
ｄＶ＝−２Ｖとなるのは３０６２５電子のとき
上記より、ｄＶ＝−２Ｖとなるときの電子数を大幅に変えることができる。特にＶｓ＞ＶSRとしたときは、容量配線ＭＭ（Ｃｓ）がないときに比べてダイナミックレンジを大きく拡大することができる。またＶｓ＜ＶSRとしたときは、逆にダイナミックレンジを下げて感度を上げることができる。
(A) When there is no capacitive wiring MM (Cs) When Q PD = 0, dV = 0V
dV = -2V when 37500 electrons (b) When capacitance wiring MM (Cs) is added and driven with Vs = 4V, V SR = 3V When Q PD = 0 electrons, dV = 0. 27V
dV = −2V when 58125 electrons (c) When capacitance wiring MM (Cs) is added and driven with Vs = 0V and V SR = 3V, when Q PD = 0 electrons, dV = −0 .80V
When dV = −2V is 30625 electrons From the above, the number of electrons when dV = −2V can be changed greatly. In particular, when Vs> VSR , the dynamic range can be greatly expanded as compared with the case where there is no capacitor wiring MM (Cs). Also when the Vs <V SR may increase the sensitivity by lowering the dynamic range reversed.
なおこのとき、容量配線ＭＭ（Ｃｓ）の追加によりフォトダイオードＰＤの面積が減少する可能性がある。この面積の減少は好ましくない。このため、その減少量を比較例との対比において図２６を用いて以下に考察する。 At this time, the area of the photodiode PD may be reduced by the addition of the capacitor wiring MM (Cs). This reduction in area is undesirable. For this reason, the amount of decrease will be discussed below with reference to FIG. 26 in comparison with the comparative example.
最も極端な例として、追加されたキャパシタ部分（容量配線ＭＭ（Ｃｓ））がすべてフォトダイオードＰＤにかかった場合を考える。つまり平面視において（容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）とが積層された方向から見て）容量配線ＭＭ（Ｃｓ）のすべてがフォトダイオードＰＤと重複する場合を考える。 As a most extreme example, consider a case where all of the added capacitor portion (capacitance wiring MM (Cs)) covers the photodiode PD. That is, consider a case where all of the capacitor wiring MM (Cs) overlaps the photodiode PD in a plan view (viewed from the direction in which the capacitor wiring MM (Cs) and the wiring layer M1 (FD) are stacked).
図２６（Ａ）を参照して、３μｍ□ピッチ程度の画素を考え、フォトダイオードＰＤの開口部が２μｍ□、メタルの代表寸法がライン／スペース＝０．２５／０．２５μｍとした場合を考える。 Referring to FIG. 26A, a pixel with a pitch of about 3 μm □ is considered, and the opening of the photodiode PD is 2 μm □, and the metal representative dimension is line / space = 0.25 / 0.25 μm. .
図２６（Ｂ）を参照して、本実施の形態では容量配線ＭＭ（Ｃｓ）を追加したことにより、０．２５μｍのメタルが０．２５μｍ太り０．５μｍになったと考えることができる。このため、フォトダイオードＰＤの面積減少は、２μｍ×０．２５μｍ＝０．５μｍ2であり、フォトダイオードＰＤの４．０μｍ2の開口面積の１２．５％が減少したことになる。このように本実施の形態の構成では、フォトダイオードＰＤの面積減少を比較的小さく抑えることができる。 Referring to FIG. 26B, it can be considered that the metal of 0.25 μm becomes 0.25 μm thick and 0.5 μm by adding the capacitor wiring MM (Cs) in this embodiment. Therefore, the area reduction of the photodiode PD is 2 μm × 0.25 μm = 0.5 μm 2 , and 12.5% of the opening area of 4.0 μm 2 of the photodiode PD is reduced. As described above, in the configuration of the present embodiment, the reduction in the area of the photodiode PD can be suppressed to be relatively small.
図２６（Ｃ）を参照して、一方、たとえば配線層Ｍ１（ＦＤ）と同一のレイヤに容量配線ＭＭ（Ｃｓ）を追加すると、必ず配線層Ｍ１（ＦＤ）との間にスペースが必要となる。このためフォトダイオードＰＤの面積減少は、単に配線を追加するだけでも２μｍ×（０．２５μｍ＋０．２５μｍ）＝１μｍ2であり、フォトダイオードＰＤの４．０μｍ2の開口面積の２５％が減少したことになる。 Referring to FIG. 26C, on the other hand, for example, when the capacitor wiring MM (Cs) is added to the same layer as the wiring layer M1 (FD), a space is always required between the wiring layer M1 (FD) and the wiring layer M1 (FD). . For this reason, the area reduction of the photodiode PD is 2 μm × (0.25 μm + 0.25 μm) = 1 μm 2 simply by adding a wiring, and 25% of the opening area of 4.0 μm 2 of the photodiode PD is reduced. become.
このように本実施の形態においては、容量配線ＭＭ（Ｃｓ）が配線層Ｍ１（ＦＤ）の上に形成されているため、フォトダイオードＰＤの面積減少を比較的小さく抑えることができる。 Thus, in this embodiment, since the capacitor wiring MM (Cs) is formed on the wiring layer M1 (FD), a reduction in the area of the photodiode PD can be suppressed to a relatively small level.
（実施の形態３）
図２７を参照して、本実施の形態の構成は、図１〜図４に示す実施の形態１の構成と比較して、容量配線ＭＭ（Ｃｓ）に印加される少なくとも２つの電位の一方が接地電位（ＧＮＤ）である点において異なっている。
(Embodiment 3)
Referring to FIG. 27, the configuration of the present embodiment has one of at least two potentials applied to the capacitor wiring MM (Cs) as compared to the configuration of the first embodiment shown in FIGS. It differs in that it is at ground potential (GND).
なお、これ以外の本実施の形態の構成は実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
In addition, since the structure of this Embodiment other than this is as substantially the same as the structure of
本実施の形態においては、オフセットとして利用できる電位が電源電位によって規定されるが、ダイナミックレンジを可変にするという点では上記実施の形態と同等であり、かつそれを素子の追加なく実現することができる。 In this embodiment, the potential that can be used as an offset is defined by the power supply potential. However, this is equivalent to the above embodiment in that the dynamic range can be made variable, and it can be realized without adding an element. it can.
（実施の形態４）
図２８および図２９を参照して、本実施の形態では、図９〜図１１に示す実施の形態２の構成と比較して、容量配線ＭＭ（Ｃｓ）が配線層Ｍ１（ＦＤ）の上ではなく横に配置されている点において異なっている。つまり容量配線ＭＭ（Ｃｓ）は配線層Ｍ１（ＦＤ）と同じ１層目の金属層からパターニングにより分離されて形成された導電層である。
(Embodiment 4)
Referring to FIGS. 28 and 29, in the present embodiment, compared to the configuration of the second embodiment shown in FIGS. 9 to 11, the capacity wiring MM (Cs) is formed on the wiring layer M1 (FD). They are different in that they are arranged side by side. That is, the capacitor wiring MM (Cs) is a conductive layer formed by being separated from the first metal layer, which is the same as the wiring layer M1 (FD), by patterning.
なお、これ以外の本実施の形態の構成は実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。 In addition, since the structure of this Embodiment other than this is as substantially the structure of Embodiment 2, the same code | symbol is attached | subjected about the same element and the description is not repeated.
本実施の形態によれば、一般的には実施の形態２に比べて容量配線ＭＭ（Ｃｓ）と配線層Ｍ１（ＦＤ）との間の距離が長くなり容量Ｃｓの点で不利となるが、金属層の層数を増やす必要がなくプロセス的に有利となる。 According to the present embodiment, the distance between the capacitor wiring MM (Cs) and the wiring layer M1 (FD) is generally longer than that in the second embodiment, which is disadvantageous in terms of the capacitance Cs. There is no need to increase the number of metal layers, which is advantageous in terms of process.
（実施の形態５）
図３０および図３１を参照して、本実施の形態では、図２８および図２９に示す実施の形態４の構成と比較して、フローティングディフュージョン部ＦＤとなる転送トランジスタＴｘのドレイン領域ＳＤを容量配線ＭＭ（Ｃｓ）の真下領域にまで伸ばしている点において異なっている。また容量配線ＭＭ（Ｃｓ）にはスイッチＳＷＩを介在して可変電位ＶＲが電気的に接続されていてもよい。
(Embodiment 5)
Referring to FIGS. 30 and 31, in the present embodiment, the drain region SD of the transfer transistor Tx serving as the floating diffusion portion FD is connected to the capacitor wiring in comparison with the configuration of the fourth embodiment shown in FIGS. The difference is that it extends to the region directly under MM (Cs). Further, the variable potential VR may be electrically connected to the capacitor wiring MM (Cs) via the switch SWI.
なお、これ以外の本実施の形態の構成は実施の形態４の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
In addition, since the structure of this Embodiment other than this is substantially the same as the structure of
本実施の形態によれば、フローティングディフュージョン部ＦＤとなる転送トランジスタＴｘのドレイン領域ＳＤを容量配線ＭＭ（Ｃｓ）の真下領域にまで伸ばしているため、転送トランジスタＴｘのドレイン領域ＳＤと容量配線ＭＭ（Ｃｓ）との間の浮遊容量も使用することができる。 According to the present embodiment, since the drain region SD of the transfer transistor Tx serving as the floating diffusion portion FD extends to a region directly below the capacitor wiring MM (Cs), the drain region SD of the transfer transistor Tx and the capacitor wiring MM ( A stray capacitance between Cs) can also be used.
（実施の形態６）
上述した実施の形態１〜５の構成において、スイッチＳＷＩは、図３２に示されるように、複数のＭＩＳトランジスタＴＲから構成されていてもよい。この構成により、電気的な信号でスイッチを制御することができる。
(Embodiment 6)
In the configurations of the first to fifth embodiments described above, the switch SWI may be composed of a plurality of MIS transistors TR as shown in FIG. With this configuration, the switch can be controlled by an electrical signal.
なお図３２の上記以外の構成は、実施の形態１〜５のそれぞれの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。 32 other than those described above are substantially the same as the configurations of the first to fifth embodiments. Therefore, the same elements are denoted by the same reference numerals, and description thereof is not repeated.
（実施の形態７）
上述した実施の形態１〜６のスイッチＳＷＩは、画素領域（画素アレイ領域）の外に配置されてもよい。図３３を参照して、たとえば実施の形態６の複数のＭＩＳトランジスタＴＲよりなるスイッチも画素領域（画素アレイ領域）の外に配置されてもよい。この構成により、画素領域内に素子を追加することなく、すべての画素のダイナミックレンジを変えることができる。
(Embodiment 7)
The switches SWI of the first to sixth embodiments described above may be disposed outside the pixel region (pixel array region). Referring to FIG. 33, for example, a switch composed of a plurality of MIS transistors TR of the sixth embodiment may also be arranged outside the pixel region (pixel array region). With this configuration, the dynamic range of all the pixels can be changed without adding an element in the pixel region.
（実施の形態８）
図３４および図３５を参照して、本実施の形態の構成は、図１０に示す実施の形態２の構成と比較して、容量配線ＭＭ（Ｃｓ）がリセットトランジスタＲｅｓのゲート電極層ＧＥ（Ｒｅｓ信号線）と電気的に接続されている点において異なっている。主に図３５を参照して、容量配線ＭＭ（Ｃｓ）は、導電層ＢＣ２、２層目の金属層よりなる信号線Ｍ２（ＣＳ）、（Ｒｅｓ）、導電層ＢＣ２、１層目の金属層よりなるパッド層Ｍ１（Ｒｅｓ）、および導電層ＢＣ１を介在してリセットトランジスタＲｅｓのゲート電極層ＧＥと電気的に接続されている。
(Embodiment 8)
34 and 35, the configuration of the present embodiment is different from the configuration of the second embodiment shown in FIG. 10 in that the capacitor wiring MM (Cs) has the gate electrode layer GE (Res) of the reset transistor Res. Signal signal) is electrically connected. Referring mainly to FIG. 35, the capacitor wiring MM (Cs) includes the conductive layer BC2, the signal lines M2 (CS) and (Res) made of the second metal layer, the conductive layer BC2, and the first metal layer. The gate electrode layer GE of the reset transistor Res is electrically connected through the pad layer M1 (Res) and the conductive layer BC1.
なお、これ以外の本実施の形態の構成は実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。 In addition, since the structure of this Embodiment other than this is as substantially the structure of Embodiment 2, the same code | symbol is attached | subjected about the same element and the description is not repeated.
図２に示す実施の形態１において、リセット時にはリセットトランジスタＲｅｓは常にオンであり、信号読み出し時にはリセットトランジスタＲｅｓは常にオフである。したがって、容量配線ＭＭ（Ｃｓ）に印加される電位ＶSRがリセットトランジスタＲｅｓのしきい値電圧Ｖｔｈより大きく、電位Ｖｓがそのしきい値電圧Ｖｔｈより小さい範囲内に限定してドライブされる場合には、容量配線ＭＭ（Ｃｓ）としてＲｅｓ信号線を用いることができる。この構成により、ダイナミックレンジを変えられない従来型の画素から、素子・配線等を一切増やすことなく、ダイナミックレンジを可変にすることができる。 In the first embodiment shown in FIG. 2, the reset transistor Res is always on during resetting, and the reset transistor Res is always off during signal readout. Therefore, when the potential V SR applied to the capacitor line MM (Cs) greater than the threshold voltage Vth of the reset transistor Res, potential Vs is driven only within its threshold voltage Vth is smaller than the range Can use a Res signal line as the capacitor wiring MM (Cs). With this configuration, it is possible to make the dynamic range variable without increasing the number of elements, wirings, etc., from conventional pixels that cannot change the dynamic range.
なお本実施の形態の構成を実施の形態２の構成の変形例として説明したが、本実施の形態の容量配線ＭＭ（Ｃｓ）としてＲｅｓ信号線を用いる構成は、実施の形態１、３〜７のいずれに適用されてもよい。 Although the configuration of the present embodiment has been described as a modification of the configuration of the second embodiment, the configuration in which the Res signal line is used as the capacitor wiring MM (Cs) of the present embodiment is the same as in the first and third to seventh embodiments. It may be applied to any of the above.
また容量配線ＭＭ（Ｃｓ）は、図３６に示すように増幅トランジスタＡｍｉのゲート電極層と容量Ｃｓを構成してもよく、図３７に示すようにリセットトランジスタＲｅｓのソース領域と容量Ｃｓを構成していてもよい。容量配線ＭＭ（Ｃｓ）は、導電性要素（コンタクトホール内を埋め込む導電層ＢＣ１、１層目の金属層よりなる配線層Ｍ１（ＦＤ））、転送トランジスタＴｘのドレイン領域、増幅トランジスタＡｍｉのゲート電極層およびリセットトランジスタＲｅｓのソース領域の少なくとも１つと容量を構成していればよい。また容量配線ＭＭ（Ｃｓ）は、１層目の金属層よりなる配線層Ｍ１（ＦＤ）の下側に配置されていてもよい。 The capacitance wiring MM (Cs) may constitute the gate electrode layer of the amplification transistor Ami and the capacitance Cs as shown in FIG. 36, and constitute the source region and the capacitance Cs of the reset transistor Res as shown in FIG. It may be. The capacitor wiring MM (Cs) includes a conductive element (a conductive layer BC1 filling the contact hole, a wiring layer M1 (FD) made of a first metal layer), a drain region of the transfer transistor Tx, and a gate electrode of the amplification transistor Ami. It is only necessary to form a capacitor with at least one of the layer and the source region of the reset transistor Res. Further, the capacitor wiring MM (Cs) may be disposed below the wiring layer M1 (FD) made of the first metal layer.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
本発明は、ＣＭＯＳイメージセンサに特に有利に適用され得る。 The present invention can be applied particularly advantageously to CMOS image sensors.
ＡＣ アナログ回路、Ａｍｉ 増幅トランジスタ、ＡＲ 反射防止膜、ＢＣ１，ＢＣ２，ＢＣ３ 導電層、ＢＩ 絶縁層、ＣＤ 絶縁層（キャパシタ誘電体層）、ＣＨ コンタクトホール、ＦＤ フローティングディフュージョン部、ＧＥ ゲート電極層、ＧＩ ゲート絶縁層、ＨＤ ｎ+領域領域、ＩＡ 画素アレイ領域、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 層間絶縁層、ＬＤ ｎ-領域、ＬＥＮＳ インナーレンズ、Ｍ１ １層目の金属層、Ｍ２ ２層目の金属層、Ｍ３ ３層目の金属層、ＭＭ 容量配線、ＮＣ ノイズ低減読み出し回路、ＮＦ シリコン窒化膜、ＮＲ ｎ型領域、ＯＦ シリコン酸化膜、ＯＰ 開口、ＰＡ パッド配置領域、ＰＡＤ パッド電極、ＰＤ フォトダイオード、ＰＤＡ 画素、ＰＲ ｐ型領域、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ６ フォトレジストパターン、ＰＶ パッシベーション膜、ＰＷＬ ｐ型ウエル領域、Ｒｅｓ リセットトランジスタ、ＳＤ ソース／ドレイン領域、Ｓｅｌ 選択トランジスタ、ＳＲ シフトレジスタ、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁層、ＳＷＩ スイッチ、ＴＨ１，ＴＨ２ ビアホール、ＴＲＡ トランジスタ、ＴＲ 溝、Ｔｘ 転送トランジスタ、ＵＣ１，ＵＣ１ａ，ＵＣ２，ＵＣ３ 下地導電層。 AC analog circuit, Ami amplification transistor, AR antireflection film, BC1, BC2, BC3 conductive layer, BI insulating layer, CD insulating layer (capacitor dielectric layer), CH contact hole, FD floating diffusion part, GE gate electrode layer, GI a gate insulating layer, HD n + region area, IA pixel array region, II1, II2, II3, II4 interlayer insulating layer, LD n - region, lENS inner lens, M1 1-layer metal layers, M2 2-layer metal layer , M3 third metal layer, MM capacitor wiring, NC noise reduction readout circuit, NF silicon nitride film, NR n-type region, OF silicon oxide film, OP opening, PA pad placement region, PAD pad electrode, PD photodiode, PDA pixel, PR p-type region, PR1, PR2, PR3, PR4, PR5, PR6 Photoresist pattern, PV passivation film, PWL p-type well region, Res reset transistor, SD source / drain region, Sel selection transistor, SR shift register, SUB semiconductor substrate, SW sidewall insulating layer, SWI switch, TH1, TH2 via hole, TRA Transistor, TR groove, Tx transfer transistor, UC1, UC1a, UC2, UC3 Base conductive layer.
Claims (11)
ソースおよびドレインとなる１対の第１領域を有し、前記１対の第１領域の一方において前記光電変換部に電気的に接続された転送トランジスタと、
第１のゲートを有する増幅トランジスタと、
ソースおよびドレインとなる１対の第２領域を有し、前記１対の第２領域の一方において前記転送トランジスタの前記１対の第１領域の他方と電気的に接続されたリセットトランジスタと、
前記１対の第１領域の前記他方と前記増幅トランジスタの前記第１のゲートとを電気的に接続する導電性要素と、
前記１対の第１領域の前記他方、前記１対の第２領域の前記一方、前記増幅トランジスタの前記第１のゲート、および前記導電性要素のうち少なくとも１つと容量を構成するように配置された容量配線とを備え、
前記容量配線は、前記リセットトランジスタがオフ状態のときに、少なくとも２つの電位を選択的に印加されるよう構成されている、固体撮像装置。 A photoelectric conversion unit;
A transfer transistor having a pair of first regions serving as a source and a drain and electrically connected to the photoelectric conversion unit in one of the pair of first regions;
An amplification transistor having a first gate;
A reset transistor having a pair of second regions serving as a source and a drain and electrically connected to the other of the pair of first regions of the transfer transistor in one of the pair of second regions;
A conductive element that electrically connects the other of the pair of first regions and the first gate of the amplification transistor;
The other of the pair of first regions, the one of the pair of second regions, the first gate of the amplification transistor, and at least one of the conductive elements are arranged to form a capacitor. With capacitive wiring,
The solid-state imaging device, wherein the capacitor wiring is configured to selectively apply at least two potentials when the reset transistor is in an off state.
前記増幅トランジスタは、電気的接続において前記選択トランジスタよりも画素駆動電位となる電源電位の側に常に位置している、請求項１または２に記載の固体撮像装置。 A selection transistor electrically connected to the amplification transistor;
3. The solid-state imaging device according to claim 1, wherein the amplification transistor is always located closer to a power supply potential that is a pixel driving potential than the selection transistor in electrical connection.
前記容量配線は、前記１対の第３領域と電気的に独立している、請求項１〜３のいずれかに記載の固体撮像装置。 The amplification transistor has a pair of third regions serving as a source and a drain,
The solid-state imaging device according to claim 1, wherein the capacitive wiring is electrically independent of the pair of third regions.
前記容量配線は、前記配線層上に配置された導電層を含む、請求項１〜５のいずれかに記載の固体撮像装置。 The conductive element includes a wiring layer extending above the first gate of the amplification transistor;
The solid-state imaging device according to claim 1, wherein the capacitor wiring includes a conductive layer disposed on the wiring layer.
前記容量配線は、前記配線層と同一の層から分離して形成された導電層を含む、請求項１〜５のいずれかに記載の固体撮像装置。 The conductive element includes a wiring layer extending above the first gate of the amplification transistor;
The solid-state imaging device according to claim 1, wherein the capacitor wiring includes a conductive layer formed separately from the same layer as the wiring layer.
前記スイッチは絶縁ゲート型電界効果トランジスタである、請求項１〜８のいずれかに記載の固体撮像装置。 A switch for switching at least two of the potentials applied to the capacitor wiring;
The solid-state imaging device according to claim 1, wherein the switch is an insulated gate field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011002980A JP2012147169A (en) | 2011-01-11 | 2011-01-11 | Solid state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011002980A JP2012147169A (en) | 2011-01-11 | 2011-01-11 | Solid state image pickup device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012147169A true JP2012147169A (en) | 2012-08-02 |
Family
ID=46790306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011002980A Withdrawn JP2012147169A (en) | 2011-01-11 | 2011-01-11 | Solid state image pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012147169A (en) |
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