KR100532286B1 - Cmos image sensor with new unit pixel - Google Patents
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Abstract
본 발명은 새로운 단위화소를 구비한 시모스 이미지센서에 대한 것으로, 특히 단위화소의 레이아웃을 변경하여 필팩터의 향상 및 리셋효율을 증가시킨 발명이다. 이를 위한 본 발명은, 1개의 포토다이오드와 4개의 트랜지스터로 구성된 단위화소를 구비한 시모스 이미지센서에 있어서, 상기 단위화소는, 정방형의 활성영역; 상기 정방형 활성영역의 각 모서리 부분을 제외한 나머지 영역에 구비된 포토다이오드; 상기 정방형 활성영역의 각 모서리 부분을 격리시키도록 패터닝된 상기 트랜지스터들의 게이트 전극; 및 상기 정방형 활성영역의 각 모서리 부분 및 상기 정방형 활성영역의 제 1 사분면 모서리와 제 2 사분면 모서리 사이에 형성된 소스/드레인 영역을 포함하여 이루어진다.The present invention relates to a CMOS image sensor having a new unit pixel, and is an invention in which the layout of the unit pixel is changed to improve fill factor and increase reset efficiency. To this end, the present invention is a CMOS image sensor having a unit pixel consisting of one photodiode and four transistors, the unit pixel comprises: a square active region; A photodiode provided in the remaining regions except for each corner portion of the square active region; A gate electrode of the transistors patterned to isolate respective corner portions of the square active region; And a source / drain region formed between each corner portion of the square active region and a first quadrant edge and a second quadrant edge of the square active region.
Description
본 발명은 시모스(CMOS) 이미지센서에 관한 것으로, 특히 1개의 포토다이오드와 4개의 트랜지스터로 구성된 단위화소(unit pixel)의 레이아웃을 변경하여, 필 팩터(fill-factor) 및 리셋 효율을 증가시킨 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS image sensor, and in particular, by changing the layout of a unit pixel composed of one photodiode and four transistors, thereby increasing fill factor and reset efficiency. to be.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) includes individual metal-oxide-silicon (MOS) capacitors. A device in which charge carriers are stored and transported in a capacitor while being in close proximity to each other. Complementary MOS image sensors use CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. A device employing a switching scheme that creates MOS transistors as many as pixels and sequentially detects outputs using the MOS transistors.
도1a는 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 모스 트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(100)와, 게이트로 Tx 신호를 인가받아 포토다이오드에 모아진 광전하를 플로팅확산영역(102)으로 운송하기 위한 트랜스퍼 트랜지스터(101)와, 게이트로 Rx 신호를 인가받아 원하는 값으로 플로팅확산영역의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(102)를 리셋시키기 위한 리셋 트랜지스터(103)와, 게이트로 Dx 신호를 인가받아 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(104), 및 게이트로 Sx 신호를 인가받아 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터(106)가 형성되어 있다.FIG. 1A is a circuit diagram showing a unit pixel composed of one photodiode PD and four MOS transistors in a conventional CMOS image sensor, and includes a photodiode 100 for generating photocharges upon receiving light. A transfer transistor 101 for transporting the photocharges collected in the photodiode to the floating diffusion region 102 by receiving a Tx signal through the gate, and setting the potential of the floating diffusion region to a desired value by receiving an Rx signal through the gate. A reset transistor 103 for discharging and resetting the floating diffusion region 102, a drive transistor 104 serving as a source follower buffer amplifier by receiving a Dx signal through a gate, and an Sx through a gate. It is composed of a select transistor (Sx) for receiving a signal to address (Switching) as a switching role. Outside the unit pixel, a load transistor 106 is formed to read an output signal.
도1b는 이러한 회로를 갖는 단위화소의 레이아웃을 도시한 도면으로, 포토다이오드 및 이온주입영역이 형성될 활성영역을 정의하는 소자분리막과 각각의 트랜지스터들의 게이트들이 도시되어 있다.FIG. 1B shows a layout of unit pixels having such a circuit, in which a device isolation film and gates of respective transistors defining an active region in which a photodiode and an ion implantation region are to be formed are shown.
도1b를 참조하면, 포토다이오드(100)는 정방형을 이루고 있으며, 트랜스퍼 트랜지스터의 게이트(101)는 포토다이오드(100)의 일측면에 접하여 구성되어 있다. 또한, 트랜스퍼 트랜지스터의 게이트(101)에는 신호를 인가받기 위하여 콘택(113)이 형성되어 있다.Referring to FIG. 1B, the photodiode 100 has a square shape, and the gate 101 of the transfer transistor is configured to be in contact with one side of the photodiode 100. In addition, a contact 113 is formed in the gate 101 of the transfer transistor to receive a signal.
플로팅확산영역(102)은 트랜스퍼 트랜지스터의 게이트(101)의 타측면에 접하여 Y축 방향에서 X축 방향으로 90°꺽여 레이아웃되며, 리셋 트랜지스터의 게이트(103)의 일측과 접하게 된다.The floating diffusion region 102 is laid out in contact with the other side of the gate 101 of the transfer transistor by being turned 90 ° in the X-axis direction in the Y-axis direction and in contact with one side of the gate 103 of the reset transistor.
리셋 트랜지스터의 게이트(103)의 타측에 형성된 활성영역은, X축 방향으로 뻗어나가다가 중간에서 Y축 방향으로 90°꺽여 형성된 후, 드라이브 트랜지스터의 게이트(104)와 접하게 된다. 그리고, X 축 방향으로 뻗어나간 활성영역에의 종단에는 VDD 콘택(111)이 형성되어 있다.The active region formed on the other side of the gate 103 of the reset transistor extends in the X-axis direction, is formed at an angle of 90 ° in the Y-axis direction, and comes into contact with the gate 104 of the drive transistor. A V DD contact 111 is formed at the end of the active region extending in the X axis direction.
이어, Y 축 방향으로 꺽인 활성영역을 가로지르는 드라이브 트랜지스터의 게이트(104)와 셀렉트 트랜지스터의 게이트(105)가 형성되어 있다. Subsequently, the gate 104 of the drive transistor and the gate 105 of the select transistor are formed across the active region bent in the Y axis direction.
이와 같이 구성된 이미지센서 단위화소의 레이아웃에서, 플로팅확산영역(102)은 트랜스퍼 트랜지스터(101)와 리셋 트랜지스터(103) 사이의 활성영역에 형성되어 있으며, 플로팅확산영역(102)과 드라이브 트랜지스터의 게이트(106)는 콘택(102, 114)을 통하여 전기적으로 연결되어 있다.In the layout of the image sensor unit pixel configured as described above, the floating diffusion region 102 is formed in the active region between the transfer transistor 101 and the reset transistor 103, and the floating diffusion region 102 and the gate of the drive transistor ( 106 is electrically connected through contacts 102 and 114.
종래기술에 따른 단위화소에서는 도1b에 도시된 바와같이, 전체 단위화소 영역중에서 우측 하단부분만이 포토다이오드로 설정되어 있으므로, 필팩터(fill-factor)가 35％ 이상을 넘지 못하였다. 필팩터(fill-factor)란 전체 단위화소 면적 중에서 포토다이오드가 차지하는 면적의 비율을 의미하는데, 필 팩터가 클 수록 받아들일 수 있는 광전하의 양이 많게 되어, 시모스 이미지센서의 다이내믹 특성 및 화질이 향상된다.In the unit pixel according to the related art, as shown in FIG. 1B, only the lower right portion of the entire unit pixel area is set as the photodiode, and thus the fill factor does not exceed 35%. The fill factor is the ratio of the area occupied by the photodiode to the total unit pixel area. The larger the fill factor, the greater the amount of photocharges that can be accepted, thereby improving the dynamic characteristics and image quality of the CMOS image sensor. do.
또한, 종래기술에 따른 단위화소에서는 VDD 콘택(111)이 하나 밖에 없기 때문에, 포토다이오드를 리셋시키는 과정에서 포토다이오드 내의 잔여전자가 모두 제거되지 않는 등, 리셋효율이 만족스럽지 못한 단점이 있었다.In addition, since there is only one V DD contact 111 in the unit pixel according to the related art, the reset efficiency is not satisfactory such that all residual electrons in the photodiode are not removed in the process of resetting the photodiode.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 단위화소의 레이아웃을 전면적으로 변경하여 필팩터의 향상 및 포토다이오드 내의 전자의 제거효율을 높인 시모스 이미지센서를 제공함을 그 목적으로 한다. An object of the present invention is to provide a CMOS image sensor that improves the fill factor and improves the efficiency of removing electrons in a photodiode by completely changing the layout of a unit pixel.
상기한 목적을 달성하기 위한 본 발명은, 1개의 포토다이오드와 4개의 트랜지스터로 구성된 단위화소를 구비한 시모스 이미지센서에 있어서, 상기 단위화소는, 정방형의 활성영역과, 상기 정방형 활성영역의 제 1 사분면 내지 제 4 사분면의 각 모서리 부분을 제외한 나머지 영역에 형성된 포토다이오드와, 상기 정방형 활성영역의 제1 사분면 내지 상기 제 4 사분면의 각 모서리 부분을 격리시키도록 패터닝된 상기 트랜지스터들의 게이트 전극과, 상기 정방형 활성영역의 제 1 사분면 내지 제 4 사분면의 각 모서리 부분과 상기 정방형 활성영역의 제 1 사분면의 모서리와 제 2 사분면의 모서리 사이에 형성된 소스/드레인 영역을 포함하여 이루어지는 시모스 이미지센서를 제공한다. The present invention for achieving the above object is a CMOS image sensor having a unit pixel consisting of one photodiode and four transistors, wherein the unit pixel is a square active region, the first of the square active region A photodiode formed in the remaining regions excluding the corner portions of the quadrants to the fourth quadrant; gate electrodes of the transistors patterned to isolate the corner portions of the first to fourth quadrants of the square active region; Provided is a CMOS image sensor comprising a source / drain region formed between each corner portion of the first to fourth quadrants of the square active region and the corners of the first quadrant and the second quadrant of the square active region.
본 발명은 단위화소의 레이아웃을 전면적으로 변경하여, 정방형을 갖는 활성영역의 중앙부분을 포토다이오드로 활용하고, 정방형 활성영역의 각 모서리 부분에 각각의 트랜지스터들을 배치함으로써 필팩터 및 리셋효율을 증가시킨 발명이다.According to the present invention, the layout of the unit pixel is entirely changed, and the center portion of the square active region is used as a photodiode and the transistors are disposed in each corner portion of the square active region to increase the fill factor and reset efficiency. Invention.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a는 본 발명에 따른 단위화소의 구성을 도시한 회로도로서, 본 발명에서는 리셋 트랜지스터를 포토다이오드와 인접하도록 배치하였다. 또한, 도2a에 도시된 회로도에는 자세히 도시되어 있지 않으나, 본 발명의 일실시예에서는 VDD 콘택을 하나 더 추가하여 총 2개를 형성하였으며, 각각의 트랜지스터들은 정방형의 활성영역의 각 모서리에 배치하고, 정방형 활성영역의 중앙부분을 포토다이오드로 사용함으로써 필팩터를 크게 증가시켰다. 이에 대해서는 레이아웃 도면을 참조하여 해당부분에서 후술한다.Fig. 2A is a circuit diagram showing the configuration of a unit pixel according to the present invention. In the present invention, the reset transistor is disposed adjacent to the photodiode. In addition, although not shown in detail in the circuit diagram shown in FIG. 2A, in an embodiment of the present invention, two additional V DD contacts are formed to form a total of two transistors. In addition, the fill factor was greatly increased by using the center portion of the square active region as a photodiode. This will be described later with reference to the layout drawings.
도2b 내지 도2c는 본 발명에서 적용된 활성영역(21) 및 이온주입영역(23, 24)을 도시한 레이아웃 도면이다. 2B to 2C are layout views showing the active region 21 and the ion implantation regions 23 and 24 applied in the present invention.
먼저, 도2b를 참조하면 활성영역(21)은 정방형을 이루고 있으며, 그 내부에 십자가 형태의 포토다이오드용 이온주입영역(23)이 형성된다. 통상적으로 시모스 이미지센서의 포토다이오드는, 기판 깊숙히 형성된 n형 이온주입영역과 얕게 형성된 p형 이온주입영역을 포함하여 구성되는데, 도2b에 도시된 포토다이오드용 이온주입영역(23)은 바로 기판 깊숙히 형성된 n형 이온주입영역을 일컫는다.First, referring to FIG. 2B, the active region 21 has a square shape, and an ion implantation region 23 for a photodiode having a cross shape is formed therein. Typically, the photodiode of the CMOS image sensor includes an n-type ion implantation region deeply formed in a substrate and a p-type ion implantation region shallowly formed, and the ion implantation region 23 for the photodiode shown in FIG. Refers to the formed n-type ion implantation region.
그리고, n형 이온주입영역(24)은 트랜지스터의 소스/드레인 영역에 해당하며, 이는 정방형 활성영역의 각 모서리부분 및 정방형 활성영역의 위쪽부분을 가로지르며 형성되어 있다.The n-type ion implantation region 24 corresponds to the source / drain region of the transistor, which is formed across each corner portion of the square active region and the upper portion of the square active region.
다음으로 도2c를 참조하면, 도2b에 도시된 레이아웃과 유사하나, 포토다이오드용 이온주입영역(23)은 십자가 형태가 아니라 T 자 형태를 갖는다. 즉, 정방형 활성영역 위쪽에는 포토다이오드용 이온주입영역이 형성되어 있지 않다.Next, referring to FIG. 2C, the layout is similar to that shown in FIG. 2B, but the ion implantation region 23 for the photodiode has a T-shape, not a cross shape. That is, the ion implantation region for photodiode is not formed above the square active region.
본 발명의 각 실시예에서는 도2b에 도시된 레이아웃을 이용하여 단위화소를 구성하였으나, 도2c에 도시된 레이아웃을 이용하여 단위화소를 구성할 수도 있다.In each embodiment of the present invention, the unit pixel is configured using the layout shown in FIG. 2B. However, the unit pixel may be configured using the layout shown in FIG. 2C.
도2b 또는 도2c에 도시된 레이아웃에는 각각의 장단점이 있으며, 이에 대해서는 도4a 내지 도4b를 참조하여 후술한다.Each of the advantages and disadvantages of the layout shown in FIG. 2B or 2C will be described later with reference to FIGS. 4A to 4B.
다음으로, 도은 정방형 활성영역의 각 모서리부분에 배치되는 트랜지스터들의 배치 형태에 대한 도면으로, 본 발명의 각 실시예에 대한 도면이다. 본 발명에서는 이와같이 4가지 경우의 트랜지스터 배치가 가능하며, 각각의 레이아웃 도면은 도4a 내지 도7에 도시하였다.Next, FIG. 10 is a diagram illustrating the arrangement of transistors disposed at each corner of the square active region, and is a diagram of each embodiment of the present invention. In the present invention, four arrangements of transistors are possible, and each layout diagram is shown in FIGS. 4A to 7.
먼저, 도3의 (a)를 예를 들면 1 사분면 모서리에는 드라이브 트랜지스터가 배치되며, 2 사분면 모서리에는 셀렉트 트랜지스터가 배치된다. 또한, 3 사분면 모서리에는 리셋 트랜지스터가 배치되며, 4 사분면 모서리에는 트랜스터 트랜지스터가 배치된다.First, in FIG. 3A, for example, a drive transistor is disposed at a corner of one quadrant and a select transistor is disposed at a corner of two quadrants. In addition, the reset transistor is disposed at the corner of the third quadrant, and the transistor is disposed at the corner of the quadrant four.
여기서 1 사분면 이란, 정방형의 중심을 기준점으로 설정하여 정방형을 4 개의 사분면으로 분할한 경우에, 통상적인 1 사분면 위치에 있는 사분면을 가리킨다. Here, the first quadrant refers to the quadrant at the normal one quadrant position when the square is divided into four quadrants by setting the center of the square as the reference point.
이어서, 도3과 도4a 내지 도7을 참조하여 본 발명의 각 실시예를 살펴본다. 먼저, 도4a와 도5 내지 도7에 도시된 레이아웃 도면은, 도2b에 도시된 레이아웃을 이용하여 단위화소를 구성한 도면이며, 이러한 점을 참조하여 설명한다.Next, each embodiment of the present invention will be described with reference to FIGS. 3 and 4A to 7. First, the layout diagrams shown in Figs. 4A and 5 to 7 are views in which unit pixels are configured using the layout shown in Fig. 2B, which will be described with reference to these points.
우선, 도4a는 본 발명의 제 1 실시예에 따른 단위화소의 레이아웃 도면으로, 도3의 (a)에 도시된 트랜지스터 배치에 대한 레이아웃 도면이다.First, FIG. 4A is a layout diagram of a unit pixel according to the first embodiment of the present invention, which is a layout diagram of the transistor arrangement shown in FIG.
여기서, 활성영역(21)은 정방형의 형태를 갖고 있으며, 포토다이오드용 이온주입영역(23)은 정방형의 각 모서리가 제거된 형태인, 십자가 형태를 갖고 있다.Here, the active region 21 has a square shape, and the ion implantation region 23 for the photodiode has a cross shape in which each corner of the square is removed.
그리고, 트랜지스터의 소스/드레인영역에 해당하는 n형 이온주입영역(24)은 정방형 활성영역의 각 모서리 부분 및 정방형 활성영역 중에서 위쪽부분을 가로지르며 형성되어 있다. The n-type ion implantation region 24 corresponding to the source / drain region of the transistor is formed across the upper portion of each corner portion and the square active region of the square active region.
트랜스퍼 트랜지스터의 게이트(22a)는 정방형 활성영역의 4 사분면 모서리 부분을 격리시키면서 형성되어 있다. 상기 트랜스퍼 트랜지스터의 게이트(22a)에 의해 격리된 모서리 부분은 플로팅확산영역에 해당하며, 상기 플로팅확산영역에는 제 2 콘택(28)이 형성되어 있다. 제 2 콘택은 제 1 금속배선과 연결되어 있다.The gate 22a of the transfer transistor is formed while isolating the four quadrant edges of the square active region. An edge portion isolated by the gate 22a of the transfer transistor corresponds to a floating diffusion region, and a second contact 28 is formed in the floating diffusion region. The second contact is connected to the first metal wire.
리셋 트랜지스터의 게이트(22b)는 정방형 활성영역의 3 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 리셋 트랜지스터의 게이트(22b)에 의해 격리된 활성영역에는 제 2 VDD 콘택(26)이 형성되어 있다.The gate 22b of the reset transistor is formed while isolating the three quadrant edges of the square active region, and the second V DD contact 26 is formed in the active region isolated by the gate 22b of the reset transistor. .
드라이브 트랜지스터의 게이트(22c)는 정방형 활성영역의 1 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 드라이브 트랜지스터의 게이트(22c)에 의해 격리된 활성영역에는 제 1 VDD 콘택(25)이 형성되어 있다.The gate 22c of the drive transistor is formed to isolate the quadrant corner portion of the square active region, and the first V DD contact 25 is formed in the active region isolated by the gate 22c of the drive transistor. .
그리고, 상기 드라이브 트랜지스터의 게이트(22c)에는 제 1 콘택(27)이 형성되어, 드라이브 트랜지스터의 게이트(22c)과 제 1 금속배선(30)을 전기적으로 연결하고 있다.A first contact 27 is formed in the gate 22c of the drive transistor to electrically connect the gate 22c of the drive transistor and the first metal wire 30.
즉, 도4a에 도시된 바와같이 플로팅확산영역과 드라이브 트랜지스터의 게이트(22c)는 제 1 콘택(27), 제 2 콘택(28) 및 제 1 금속배선(30)을 통해 전기적으로 연결되어 있다.That is, as shown in FIG. 4A, the floating diffusion region and the gate 22c of the drive transistor are electrically connected to each other through the first contact 27, the second contact 28, and the first metal wiring 30.
다음으로 셀렉트 트랜지스터의 게이트(22d)는 정방형 활성영역의 2 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 셀렉트 트랜지스터의 게이트(22d)에 의해 격리된 활성영역에는 제 3 콘택(29)이 형성되어 있다. 여기서, 제 3 콘택(29)은 단위화소의 출력이 인출되는 출력단이다.Next, the gate 22d of the select transistor is formed while isolating two quadrant corner portions of the square active region, and the third contact 29 is formed in the active region isolated by the gate 22d of the select transistor. . Here, the third contact 29 is an output terminal from which the output of the unit pixel is drawn out.
이와같이, 본 발명의 제 1 실시예에 따른 단위화소에서는 정방형 활성영역의 중앙부분을 포토다이오드로 활용하고 있으며, 정방형 활성영역의 각 모서리 부분에 각각의 트랜지스터를 배치함으로써 필 팩터를 크게 증가시켰다.As described above, in the unit pixel according to the first exemplary embodiment of the present invention, the center portion of the square active region is used as a photodiode, and the fill factor is greatly increased by disposing each transistor at each corner portion of the square active region.
또한, 본 발명의 제 1 실시예에서는 후술할 제 2 실시예 및 제 3 실시예에 비하여, 제 1 금속배선(30)의 길이가 짧은 장점이 있다. 이에 대해 설명하면 다음과 같다.In addition, the first embodiment of the present invention has the advantage that the length of the first metal wiring 30 is shorter than the second and third embodiments to be described later. This is described below.
시모스 이미지센서에는 포토다이오드에서 생성된 광전하가 플로팅확산영역으로 이송된 후, 다시 드라이브 트랜지스터의 게이트로 인가되는데, 상기 플로팅확산영역과 드라이브 트랜지스터의 게이트는 금속배선을 통하여 연결되어 있다.Photoelectric charges generated by the photodiode are transferred to the floating diffusion region, and then applied to the gate of the drive transistor. The floating diffusion region and the gate of the drive transistor are connected through a metal wiring.
따라서 이러한 금속배선으로 인한 부하를 감안하면, 금속배선의 길이가 짧으면 짧을 수록 많은 양의 광전하가 이미지 재현에 사용될 수 있다.Therefore, in consideration of the load caused by the metal wiring, the shorter the length of the metal wiring, the greater the amount of photocharge can be used for image reproduction.
다음으로, 도4a에 도시된 A-A' 라인에 따른 단면구조를, 도4b를 참조하여 설명한다.Next, the cross-sectional structure along the line A-A 'shown in Fig. 4A will be described with reference to Fig. 4B.
도4b를 참조하면, 반도체 기판(31) 상에 활성영역과 필드영역을 정의하는 소자분리막(32)이 형성되어 있으며, 활성영역 상에는 드라이브 트랜지스터의 게이트(22c)와 셀렉트 트랜지스터의 게이트(22d)가 패터닝되어 있다. 상기 게이트의 양 측벽에는 스페이서가 구비되어 있다.Referring to FIG. 4B, an isolation layer 32 defining an active region and a field region is formed on the semiconductor substrate 31, and the gate 22c of the drive transistor and the gate 22d of the select transistor are formed on the active region. It is patterned. Spacers are provided on both sidewalls of the gate.
드라이브 트랜지스터의 게이트(22c)와 소자분리막(32) 사이에는 소스/드레인용 n형 이온주입영역(24)이 형성되어 있으며, 상기 n형 이온주입영역(24)에는 제 1 VDD 콘택(25)이 형성되어 있다.A source / drain n-type ion implantation region 24 is formed between the gate transistor 22c and the isolation layer 32 of the drive transistor, and the first V DD contact 25 is formed in the n-type ion implantation region 24. Is formed.
셀렉트 트랜지스터의 게이트(22d)와 소자분리막(32) 사이에는 소스/드레인용 n형 이온주입영역(24)이 형성되어 있으며, 상기 n형 이온주입영역(24)에는 제 3 콘택(29)이 형성되어 있다.A source / drain n-type ion implantation region 24 is formed between the gate 22d of the select transistor and the isolation layer 32, and a third contact 29 is formed in the n-type ion implantation region 24. It is.
그리고, 셀렉트 트랜지스터의 게이트(22d)와 드라이브 트랜지스터의 게이트(22c) 사이의 기판 내부에는 소스/드레인용 n형 이온주입영역(24)이 형성되어 있으며, 그 하부에는 포토다이오드용 이온주입영역(23)이 형성되어 있다.A source / drain n-type ion implantation region 24 is formed in the substrate between the gate 22d of the select transistor and the gate 22c of the drive transistor, and an ion implantation region 23 for a photodiode is formed below. ) Is formed.
전술한 바와같이, 본 발명의 각각의 실시예에 따른 단위화소는, 도2b에 도시된 이온주입영역을 이용하여 형성되어 있으므로, A-A' 라인에 따른 단면구조는 도4b에 도시된 바와같다.As described above, since the unit pixel according to each embodiment of the present invention is formed using the ion implantation region shown in Fig. 2B, the cross-sectional structure along the A-A 'line is as shown in Fig. 4B.
즉, 드라이브 트랜지스터의 게이트(22c)와 셀렉트 트랜지스터의 게이트(22d) 사이에는 소스/드레인용 n형 이온주입영역(24)과 포토다이오드용 이온주입영역(23)이 함께 형성되어 있다.In other words, the source / drain n-type ion implantation region 24 and the photodiode ion implantation region 23 are formed between the gate 22c of the drive transistor and the gate 22d of the select transistor.
이와같이, 드라이브 트랜지스터의 게이트(22c)와 셀렐트 트랜지스터의 게이트(22d) 사이에는, 포토다이오드용 이온주입영역(23)도 형성되어 있으므로, 필팩터를 극대화시킬 수 있는 장점이 있으나, 포토다이오드용 이온주입영역(23)의 존재때문에 드라이브 트랜지스터와 셀렉트 트랜지스터 사이의 전류레벨(구동능력)이 낮은 단점이 있다.As described above, since the photodiode ion implantation region 23 is also formed between the gate 22c of the drive transistor and the gate 22d of the Celelt transistor, there is an advantage that the fill factor can be maximized. Due to the presence of the injection region 23, there is a disadvantage that the current level (driving capability) between the drive transistor and the select transistor is low.
만일, 도2c에 도시된 이온주입영역을 이용하여 단위화소를 구성하였다면, 드라이브 트랜지스터의 게이트(22c)와 셀렉트 트랜지스터의 게이트(22d) 사이에는 소스/드레인용 n형 이온주입영역(23)만이 형성되어 있기 때문에 전류레벨을 일정수준이상으로 확보할 수 있는 장점이 있다. 단, 도2c에 도시된 레이아웃에서는 필 팩터가 감소하는 단점이 있다.If the unit pixel is formed using the ion implantation region shown in Fig. 2C, only the source / drain n-type ion implantation region 23 is formed between the gate 22c of the drive transistor and the gate 22d of the select transistor. As a result, the current level can be secured above a certain level. However, in the layout shown in FIG. 2C, the fill factor is reduced.
다음으로 도5를 참조하여 본 발명의 제 2 실시예를 설명한다. 본 발명의 제 2 실시예는, 도3의 (b)에 도시된 트랜지스터 배치에 관한 것으로, 본 발명의 제 1 실시예에서 드라이브 트랜지스터와 셀렉트 트랜지스터의 위치를 서로 바꾼 것이다.Next, a second embodiment of the present invention will be described with reference to FIG. The second embodiment of the present invention relates to the transistor arrangement shown in Fig. 3B, wherein the positions of the drive transistor and the select transistor are interchanged in the first embodiment of the present invention.
제 2 실시예에서 트랜스퍼 트랜지스터(22a) 및 리셋 트랜지스터(22b)의 배치는 본 발명의 제 1 실시예와 동일하므로, 이에 대한 설명은 생략한다.Since the arrangement of the transfer transistor 22a and the reset transistor 22b in the second embodiment is the same as in the first embodiment of the present invention, description thereof will be omitted.
도5에서 드라이브 트랜지스터의 게이트(22c)는 정방형 활성영역의 2 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 드라이브 트랜지스터의 게이트(22c)에 의해 격리된 활성영역에는 제 1 VDD 콘택(25)이 형성되어 있다.In FIG. 5, the gate 22c of the drive transistor is formed while isolating two quadrant corner portions of the square active region, and the first V DD contact 25 is formed in the active region isolated by the gate 22c of the drive transistor. Formed.
그리고, 상기 드라이브 트랜지스터의 게이트(22c)에는 제 1 콘택(25)이 형성되어 있는데, 제 1 콘택(25), 제 1 금속배선(30) 및 제 2 콘택(28)을 통해 상기 드라이브 트랜지스터의 게이트(22c)는 플로팅확산영역과 전기적으로 연결되어 있다.In addition, a first contact 25 is formed in the gate 22c of the drive transistor, and the gate of the drive transistor is formed through the first contact 25, the first metal wire 30, and the second contact 28. 22c is electrically connected to the floating diffusion region.
다음으로 셀렉트 트랜지스터의 게이트(22d)는 정방형 활성영역의 1 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 셀렉트 트랜지스터의 게이트(22d)에 의해 격리된 활성영역에는 제 3 콘택(29)이 형성되어 있다. 여기서, 제 3 콘택(29)은 단위화소의 출력이 인출되는 출력단이다.Next, the gate 22d of the select transistor is formed while isolating a quadrant corner portion of the square active region, and the third contact 29 is formed in the active region isolated by the gate 22d of the select transistor. . Here, the third contact 29 is an output terminal from which the output of the unit pixel is drawn out.
이와같이 구성된 본 발명의 제 2 실시예에서는 제 1 VDD 콘택(25)과 제 2 VDD 콘택(26) 사이의 거리가 본 발명의 제 1 실시예보다 가까움을 알 수 있다.In the second embodiment of the present invention configured as described above, it can be seen that the distance between the first V DD contact 25 and the second V DD contact 26 is closer than that of the first embodiment of the present invention.
즉, 도4a에 도시된 본 발명의 제 1 실시예에서는 2개의 VDD 콘택이 대각선 위치에 형성되어 있는데 비해, 본 발명의 제 2 실시예에서는 2개의 VDD 콘택이 모두 정방형의 왼쪽부분에 형성되어 있으므로, 후속 배선연결(interconnection)시에 유리한 장점이 있다.That is, in the first embodiment of the present invention shown in Fig. 4A, two V DD contacts are formed at a diagonal position, whereas in the second embodiment of the present invention, both V DD contacts are formed at the left side of the square. As a result, there is an advantage in the subsequent interconnection.
다음으로 도6을 참조하여 본 발명의 제 3 실시예를 설명한다. 본 발명의 제 2 실시예는, 도3의 (c)에 도시된 트랜지스터 배치에 관한 것으로, 본 발명의 제 1 실시예에서 트랜스퍼 트랜지스터와 리셋 트랜지스터의 위치를 서로 바꾼 것이다.Next, a third embodiment of the present invention will be described with reference to FIG. The second embodiment of the present invention relates to the transistor arrangement shown in Fig. 3C, in which the positions of the transfer transistor and the reset transistor are interchanged in the first embodiment of the present invention.
제 3 실시예에서, 드라이브 트랜지스터(22c) 및 셀렉트 트랜지스터(22d)의 배치는 본 발명의 제 1 실시예와 동일하므로 이에 대한 설명은 생략한다.In the third embodiment, the arrangement of the drive transistor 22c and the select transistor 22d is the same as that of the first embodiment of the present invention, and thus description thereof is omitted.
도6에서 트랜스퍼 트랜지스터의 게이트(22a)는 정방형 활성영역의 3 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 트랜스퍼 트랜지스터의 게이트(22a)에 의해 격리된 활성영역에는 제 2 콘택(28)이 형성되어 있다.In Fig. 6, the gate 22a of the transfer transistor is formed while isolating the three quadrant edges of the square active region, and the second contact 28 is formed in the active region isolated by the gate 22a of the transfer transistor. have.
상기 제 2 콘택(28)은 제 1 금속배선(30)에 연결되어 플로팅확산영역과 드라이브 트랜지스터의 게이트(22c)를 전기적으로 연결시켜 준다.The second contact 28 is connected to the first metal wiring 30 to electrically connect the floating diffusion region and the gate 22c of the drive transistor.
그리고, 리셋 트랜지스터의 게이트(22b)는 정방형 활성영역의 4 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 리셋 트랜지스터의 게이트(22b)에 의해 격리된 활성영역에는 제 2 VDD 콘택(26)이 형성되어 있다.The gate 22b of the reset transistor is formed to isolate the quadrant corner portions of the square active region, and the second V DD contact 26 is formed in the active region isolated by the gate 22b of the reset transistor. It is.
다음으로 도7을 참조하여 본 발명의 제 4 실시예를 설명한다. 본 발명의 제 4 실시예는, 도3의 (d)에 도시된 트랜지스터 배치에 관한 것으로, 본 발명의 제 1 실시예에서 트랜스퍼 트랜지스터와 리셋 트랜지스터의 위치를 서로 바꾸고 또한, 드라이브 트랜지스터와 셀렉트 트랜지스터의 위치를 서로 바꾼 것이다.Next, a fourth embodiment of the present invention will be described with reference to FIG. The fourth embodiment of the present invention relates to the transistor arrangement shown in Fig. 3 (d). In the first embodiment of the present invention, the positions of the transfer transistor and the reset transistor are interchanged with each other. I swapped positions.
제 4 실시예에서 트랜스퍼 트랜지스터의 게이트(22a)는 정방형 활성영역의 3 사분면 모서리 부분을 격리시키면서 형성되어 있다. 상기 트랜스퍼 트랜지스터의 게이트(22a)에 의해 격리된 모서리 부분은 플로팅확산영역에 해당하며, 상기 플로팅확산영역에는 제 2 콘택(28)이 형성되어 있다. 그리고 제 2 콘택(28)은 제 1 금속배선(30)과 연결되어 있다.In the fourth embodiment, the gate 22a of the transfer transistor is formed while isolating the three quadrant edge portions of the square active region. An edge portion isolated by the gate 22a of the transfer transistor corresponds to a floating diffusion region, and a second contact 28 is formed in the floating diffusion region. The second contact 28 is connected to the first metal wire 30.
리셋 트랜지스터의 게이트(22b)는 정방형 활성영역의 4 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 리셋 트랜지스터의 게이트(22b)에 의해 격리된 활성영역에는 제 2 VDD 콘택(26)이 형성되어 있다.The gate 22b of the reset transistor is formed while isolating the quadrant corner portions of the square active region, and the second V DD contact 26 is formed in the active region isolated by the gate 22b of the reset transistor. .
드라이브 트랜지스터의 게이트(22c)는 정방형 활성영역의 2 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 드라이브 트랜지스터의 게이트(22c)에 의해 격리된 활성영역에는 제 1 VDD 콘택(25)이 형성되어 있다.The gate 22c of the drive transistor is formed while isolating two quadrant corner portions of the square active region, and the first V DD contact 25 is formed in the active region isolated by the gate 22c of the drive transistor. .
그리고, 상기 드라이브 트랜지스터의 게이트(22c)에는 제 1 콘택(27)이 형성되어, 드라이브 트랜지스터의 게이트(22c)과 제 1 금속배선(30)을 전기적으로 연결하고 있다. 따라서, 플로팅확산영역과 드라이브 트랜지스터의 게이트(22c)는 제 1 콘택(27), 제 2 콘택(28) 및 제 1 금속배선(30)을 통해 전기적으로 연결되어 있다.A first contact 27 is formed in the gate 22c of the drive transistor to electrically connect the gate 22c of the drive transistor and the first metal wire 30. Therefore, the floating diffusion region and the gate 22c of the drive transistor are electrically connected to each other through the first contact 27, the second contact 28, and the first metal wiring 30.
다음으로 셀렉트 트랜지스터의 게이트(22d)는 정방형 활성영역의 1 사분면 모서리 부분을 격리시키면서 형성되어 있으며, 상기 셀렉트 트랜지스터의 게이트(22d)에 의해 격리된 활성영역에는 제 3 콘택(29)이 형성되어 있다. 여기서, 제 3 콘택(29)은 단위화소의 출력이 인출되는 출력단이다.Next, the gate 22d of the select transistor is formed while isolating a quadrant corner portion of the square active region, and the third contact 29 is formed in the active region isolated by the gate 22d of the select transistor. . Here, the third contact 29 is an output terminal from which the output of the unit pixel is drawn out.
본 발명의 제 4 실시예에서는 VDD 콘택의 위치가 서로 대각선 방향에 위치한 단점이 있지만, 이에 반해 제 1 금속배선(30)의 길이가 짧은 장점이 있다. 이에 대한 설명은 이미 제 1 실시예에서 설명하였으므로 생략한다.In the fourth embodiment of the present invention, although the V DD contacts are positioned in diagonal directions with each other, the length of the first metal wire 30 is short. The description thereof is already omitted in the first embodiment.
그리고, 단위화소의 면적을 감소시키기 위해 적절한 방법이 있어, 이에 대해 설명하면 다음과 같다. 도4a와 도5 내지 도7에 도시된 도면을 참조하면, 정방형 활성영역의 위쪽/아래쪽으로는 기다란 폴리실리콘 라인(line)이 배치되어 있으며, 상기 폴리실리콘 라인에서 셀렉트 트랜지스터의 게이트 폴리실리콘(22d)과 리셋 트랜지스터의 게이트 폴리실리콘(22b)을 각각 인출하여 사용하고 있는데, 이는 인접한 단위화소에서도 동일한 구조가 적용된다.In addition, there is an appropriate method for reducing the area of the unit pixel, which will be described below. 4A and 5-7, an elongated polysilicon line is disposed above and below the square active region, and the gate polysilicon 22d of the select transistor is disposed on the polysilicon line. ) And the gate polysilicon 22b of the reset transistor are drawn out, and the same structure is applied to adjacent unit pixels.
즉, 인접한 단위화소에 구비된 셀렉트 트랜지스터는 하나의 기다란 폴리실리콘 라인을 통하여 서로 연결되어 있으며, 리셋 트랜지스터도 마찬가지이다. 이와같은 기다란 폴리시리콘 라인을 금속라인으로 대체하여 형성한다면, 단위화소의 크기를 좀더 감소시킬 수 있기 때문에 이미지센서의 고집적화에 유리한 장점이 있다.That is, the select transistors provided in adjacent unit pixels are connected to each other through one long polysilicon line, and the same is true of the reset transistor. If such a long polysilicon line is formed by replacing the metal line, the size of the unit pixel can be further reduced, which is advantageous in terms of high integration of the image sensor.
전술한 바와같은 본 발명에 따른 시모스 이미지센서에서는, 간단한 레이아웃 변경을 통하여 필팩터를 향상시킬 수 있으며, 또한 단위화소 내에 형성되는 전원전압 콘택(VDD 콘택)의 갯수를 2개로 증가시켜, 리셋 동작시에 잔여전자의 제거효율을 증가시킬 수 있는 장점이 있다.In the CMOS image sensor according to the present invention as described above, the fill factor can be improved by a simple layout change, and the reset operation is increased by increasing the number of power supply voltage contacts (V DD contacts) formed in the unit pixel to two. There is an advantage that can increase the removal efficiency of the residual electrons.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 시모스 이미지센서에 적용하면 간단한 레이아웃 변경을 통하여 필팩터를 획기적으로 증가시킬 수 있으며, 또한 리셋 동작시의 효율을 증가시킬 수 있기 때문에, 이미지센서의 출력의 다이내믹 특성 및 감도를 향상시킬 수 있는 효과가 있다.When the present invention is applied to the CMOS image sensor, the fill factor can be dramatically increased through simple layout change, and the efficiency during the reset operation can be increased, thereby improving the dynamic characteristics and sensitivity of the output of the image sensor. It has an effect.
도1a는 종래기술에 따른 단위화소의 구성을 도시한 회로도,1A is a circuit diagram showing the configuration of a unit pixel according to the prior art;
도1b는 종래기술에 따른 단위화소의 레이아웃을 도시한 도면,1B is a view showing the layout of a unit pixel according to the prior art;
도2a는 본 발명에 따른 단위화소의 구성을 도시한 회로도,2A is a circuit diagram showing the configuration of a unit pixel according to the present invention;
도2b 내지 도2c는 본 발명에 따른 단위화소에서 활성영역 및 이온주입영역을 도시한 레이아웃 도면,2b to 2c are layout views showing an active region and an ion implantation region in a unit pixel according to the present invention;
도3은 본 발명의 단위화소에서 트랜지스터들의 평면적 배치형태를 각각 도시한 도면,3 is a view showing a planar arrangement of transistors in the unit pixel of the present invention, respectively;
도4a 내지 도4b는 본 발명의 제 1 실시예에 따른 단위화소의 레이아웃 도면 및 단면도,4A to 4B are a layout view and a sectional view of a unit pixel according to the first embodiment of the present invention;
도5는 본 발명의 제 2 실시예에 따른 단위화소의 레이아웃 도면,5 is a layout diagram of a unit pixel according to a second embodiment of the present invention;
도6는 본 발명의 제 3 실시예에 따른 단위화소의 레이아웃 도면,6 is a layout diagram of unit pixels according to a third embodiment of the present invention;
도7는 본 발명의 제 4 실시예에 따른 단위화소의 레이아웃 도면.7 is a layout diagram of unit pixels according to a fourth embodiment of the present invention;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
21 : 활성영역 22a : 트랜스퍼 트랜지스터21: active region 22a: transfer transistor
22b : 리셋 트랜지스터 22c : 드라이브 트랜지스터22b: reset transistor 22c: drive transistor
22d : 셀렉트 트랜지스터 23 : 포토다이오드용 이온주입영역22d: select transistor 23: ion implantation region for photodiode
24 : n형 이온주입영역 25 : 제 1 VDD 콘택24 n-type ion implantation region 25 first V DD contact
26 : 제 2 VDD 콘택 27 : 제 1 콘택26: 2nd V DD contact 27: 1st contact
28 : 제 2 콘택 29 : 제 3 콘택28: second contact 29: third contact
30 : 제 1 금속배선30: first metal wiring
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111028 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |