JPH11345957A - Solid-state image sensor - Google Patents
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像装置に関
し、特に、ＣＭＯＳ製造プロセスと互換性のあるアクテ
ィブ型ＸＹアドレス方式固体撮像装置に関するものであ
る。[0001] 1. Field of the Invention [0002] The present invention relates to a solid-state imaging device, and more particularly to an active XY address type solid-state imaging device compatible with a CMOS manufacturing process.
【０００２】[0002]
【従来の技術】従来、固体撮像装置は、光電変換された
信号電荷を転送する転送層の方式に応じてＭＯＳ型とＣ
ＣＤ型とに大別されていた。2. Description of the Related Art Conventionally, a solid-state imaging device has a MOS type and a C type according to a method of a transfer layer for transferring photoelectrically converted signal charges.
It was roughly divided into CD type.
【０００３】この固体撮像装置のうち、特にＣＣＤ型の
固体撮像装置は、近年、カメラ一体型ＶＴＲ、ディジタ
ルカメラ、ファクシミリその他の電子機器に使用されて
おり、現在もなお特性向上のための技術開発が図られて
いる。[0003] Of these solid-state imaging devices, CCD type solid-state imaging devices have been used in recent years in camera-integrated VTRs, digital cameras, facsimile machines and other electronic equipment. Is planned.
【０００４】このような固体撮像装置の１つにＣＭＯＳ
製造プロセスと互換性のある固体撮像装置（以後「ＣＭ
ＯＳセンサ」と略す）がある（例えば、「日経マイクロ
デバイス」１９９７年７月号、１２０−１２５頁参
照）。このＣＭＯＳセンサは、５Ｖ又は３．３Ｖの単一
電源で動作可能であり、消費電力が低いこと、一般的な
ＣＭＯＳ製造プロセスで作成できるとともに、信号処理
回路その他の周辺回路も同一チップに搭載でき、ＣＭＯ
Ｓ製造プロセスと互換性があること、などの特徴を有し
ている。One of such solid-state imaging devices is CMOS.
Solid-state imaging device compatible with the manufacturing process (hereinafter referred to as “CM
(Abbreviated as "OS sensor") (see, for example, "Nikkei Microdevice", July 1997, pp. 120-125). This CMOS sensor can operate with a single power supply of 5 V or 3.3 V, has low power consumption, can be manufactured by a general CMOS manufacturing process, and can also have a signal processing circuit and other peripheral circuits mounted on the same chip. , CMO
It is compatible with the S manufacturing process.
【０００５】図１５及び１６にＣＭＯＳセンサの基本セ
ルの断面図を示す。図１５は光電変換部の信号電荷蓄積
中の電荷の状態図を、図１６は光電変換部の信号電荷を
リセットした状態図をそれぞれ含む。FIGS. 15 and 16 show sectional views of a basic cell of a CMOS sensor. FIG. 15 includes a state diagram of charges during accumulation of signal charges in the photoelectric conversion unit, and FIG. 16 includes a state diagram in which signal charges of the photoelectric conversion unit are reset.
【０００６】図１５に示すように、ＣＭＯＳセンサの基
本セルは、Ｐ型半導体基板１０１と、Ｐ型半導体基板１
０１の内部に形成され、一部がＰ型半導体基板１０１の
表面に露出しているＰ型ウエル層１０２と、Ｐ型ウエル
層１０２上に形成され、Ｐ型半導体基板１０１の表面に
露出している素子分離領域となるＰ+型半導体領域１０
３ａ、１０３ｂと、Ｐ型ウエル層１０２とＰ+型半導体
領域１０３ａとに囲まれて形成された光電変換部をなす
Ｎ+型半導体領域１０４と、Ｐ型ウエル層１０２とＰ+型
半導体領域１０３ｂとに囲まれて形成され、制御用ＭＯ
ＳＦＥＴ２０１のドレインとなるＮ+型半導体領域１０
５と、Ｐ型半導体基板１０１の表面に露出しているＰ型
ウエル層１０２の露出表面に対向して位置するゲート電
極を有する制御用ＭＯＳＦＥＴ２０１と、ソースフォロ
ワアンプをなす第１ＭＯＳＦＥＴ２０２と、水平選択ス
イッチをなす第２ＭＯＳＦＥＴ２０３と、を備えてい
る。As shown in FIG. 15, a basic cell of a CMOS sensor includes a P-type semiconductor substrate 101 and a P-type semiconductor substrate 1.
01, a P-type well layer 102 partially exposed on the surface of the P-type semiconductor substrate 101, and a P-type well layer 102 formed on the P-type well layer 102 and exposed on the surface of the P-type semiconductor substrate 101. P + type semiconductor region 10 which becomes an element isolation region
3a and 103b, an N + type semiconductor region 104 forming a photoelectric conversion portion formed by being surrounded by the P type well layer 102 and the P + type semiconductor region 103a, a P type well layer 102 and a P + type semiconductor region 103b. And the control MO
N + type semiconductor region 10 serving as drain of SFET 201
5, a control MOSFET 201 having a gate electrode facing the exposed surface of the P-type well layer 102 exposed on the surface of the P-type semiconductor substrate 101, a first MOSFET 202 forming a source follower amplifier, and a horizontal selection switch. And a second MOSFET 203.
【０００７】ＣＭＯＳセンサの基本セルは第２ＭＯＳＦ
ＥＴ２０３を介して外部回路と接続されている。The basic cell of the CMOS sensor is a second MOSF
It is connected to an external circuit via ET203.
【０００８】外部回路は、ソースフォロワアンプの負荷
をなす第３負荷ＭＯＳＦＥＴ２０４と、暗出力転送ＭＯ
ＳＦＥＴ２０５と、明出力転送ＭＯＳＦＥＴ２０６と、
暗出力転送ＭＯＳＦＥＴ２０５のソース又はドレインに
接続されている暗出力蓄積容量２０７と、明出力転送Ｍ
ＯＳＦＥＴ２０６のソース又はドレインに接続されてい
る明出力蓄積容量２０８と、からなる。The external circuit includes a third load MOSFET 204 serving as a load of a source follower amplifier, and a dark output transfer MO.
SFET 205, bright output transfer MOSFET 206,
A dark output storage capacitor 207 connected to the source or drain of the dark output transfer MOSFET 205;
A bright output storage capacitor 208 connected to the source or drain of the OSFET 206.
【０００９】第２ＭＯＳＦＥＴ２０３は第３負荷ＭＯＳ
ＦＥＴ２０４に接続されている。暗出力転送ＭＯＳＦＥ
Ｔ２０５と明出力転送ＭＯＳＦＥＴ２０６とは、第２Ｍ
ＯＳＦＥＴ２０３と第３負荷ＭＯＳＦＥＴ２０４との間
のノードに接続されている。The second MOSFET 203 is a third load MOS
It is connected to the FET 204. Dark output transfer MOSFE
T205 and the bright output transfer MOSFET 206
It is connected to a node between the OSFET 203 and the third load MOSFET 204.
【００１０】第１ＭＯＳＦＥＴ２０２、第２ＭＯＳＦＥ
Ｔ２０３及び第３負荷ＭＯＳＦＥＴ２０４は電源電圧Ｖ
ＤＤとＶＳＳとの間に直列に接続されており、Ｎ+型半
導体領域１０４は第１ＭＯＳＦＥＴ２０２のゲートに接
続されている。A first MOSFET 202 and a second MOSFET
T203 and the third load MOSFET 204 are connected to the power supply voltage V
The N + type semiconductor region 104 is connected in series between DD and VSS, and is connected to the gate of the first MOSFET 202.
【００１１】また、Ｐ+型半導体領域１０３ａ、１０３
ｂは接地され、Ｎ+型半導体領域１０５は電源電圧ＶＤ
Ｄに接続されている。Further, the P + type semiconductor regions 103a, 103
b is grounded, and the N + type semiconductor region 105 is connected to the power supply voltage VD.
D.
【００１２】図１５及び１６に示したＣＭＯＳセンサの
基本セル５０はマトリクス状に配置され、ＣＭＯＳセル
列が構成される。各基本セル５０は、図１７（ａ）に示
すように、垂直レジスタ５１、水平レジスタ５２、負荷
トランジスタ５４及び出力ライン５３に接続されてい
る。The basic cells 50 of the CMOS sensor shown in FIGS. 15 and 16 are arranged in a matrix to form a CMOS cell column. Each basic cell 50 is connected to a vertical register 51, a horizontal register 52, a load transistor 54, and an output line 53, as shown in FIG.
【００１３】なお、図１７（ａ）に示した負荷トランジ
スタ５４は図１５及び１６に示した負荷ＭＯＳＦＥＴ２
０４に相当する。The load transistor 54 shown in FIG. 17A is the load MOSFET 2 shown in FIGS.
04.
【００１４】出力ライン５３は水平レジスタ５２により
選択される垂直選択スイッチとしてのＭＯＳＦＥＴ５５
を介して各ＭＯＳＦＥＴ２０５、２０６及び各容量２０
７、２０８に接続される。The output line 53 is a MOSFET 55 as a vertical selection switch selected by the horizontal register 52.
Through each MOSFET 205 and 206 and each capacitor 20
7, 208.
【００１５】図１７（ｂ）はその接続を示す図であり、
図１５及び１６に対応する構成要素には同一符号を付し
てある。図１７（ｂ）に示すように、制御用ＭＯＳＦＥ
Ｔ２０１のゲートには制御パルスφＲが入力され、第２
ＭＯＳＦＥＴ２０３のゲートにはアドレス信号Ｘが入力
され、第２ＭＯＳＦＥＴ２０３のソースには負荷トラン
ジスタ５４と出力ライン５３がそれぞれ接続されてい
る。FIG. 17B is a diagram showing the connection.
Components corresponding to FIGS. 15 and 16 are denoted by the same reference numerals. As shown in FIG. 17B, the control MOSFE
The control pulse φR is input to the gate of T201,
The address signal X is input to the gate of the MOSFET 203, and the load transistor 54 and the output line 53 are connected to the source of the second MOSFET 203, respectively.
【００１６】次に、以上のような構成を有するＣＭＯＳ
センサの動作方法を図１５及び１６を用いて説明する。Next, a CMOS having the above configuration will be described.
The operation method of the sensor will be described with reference to FIGS.
【００１７】まず、図１６に示すように、制御用ＭＯＳ
ＦＥＴ２０１の制御パルスΦＲをハイレベルの電圧に設
定し、Ｎ+型半導体領域１０４を電源電圧ＶＤＤにセッ
トする。First, as shown in FIG.
The control pulse ΦR of the FET 201 is set to a high level voltage, and the N + type semiconductor region 104 is set to the power supply voltage VDD.
【００１８】次に、図１５に示すように、ブルーミング
防止のため、制御用ＭＯＳＦＥＴ２０１の制御パルスφ
Ｒをローレベルの電圧に設定する。Next, as shown in FIG. 15, the control pulse φ of the control MOSFET 201 is controlled to prevent blooming.
R is set to a low level voltage.
【００１９】信号電荷の蓄積期間中、光電変換部となる
Ｎ+型半導体領域１０４において、入射した光により電
子・正孔対が発生すると、空乏層中に電子が蓄積されて
いき、正孔はＰ型ウェル層１０２を通して排出される。
ここで、電源電圧ＶＤＤより深い電位の格子状のハッチ
ングは、この領域が空乏化していないことを示してい
る。During the signal charge accumulation period, when an electron-hole pair is generated by the incident light in the N + type semiconductor region 104 serving as a photoelectric conversion portion, electrons are accumulated in the depletion layer, and the holes become It is discharged through the P-type well layer 102.
Here, the grid-like hatching at a potential deeper than the power supply voltage VDD indicates that this region is not depleted.
【００２０】蓄積された電子の数に応じて光電変換部と
なるＮ+型半導体領域１０４の電位が変動する。この電
位変化を、第１ＭＯＳＦＥＴ２０２のソースフォロワ動
作によって、第１ＭＯＳＦＥＴ２０２のソースを介して
第２ＭＯＳＦＥＴ２０３へ出力することにより、線型性
の良い光電変換特性を得ることができる。The potential of the N.sup. + Type semiconductor region 104 serving as a photoelectric conversion portion varies according to the number of stored electrons. By outputting this potential change to the second MOSFET 203 via the source of the first MOSFET 202 by the source follower operation of the first MOSFET 202, a photoelectric conversion characteristic with good linearity can be obtained.
【００２１】ここで、光電変換部となるＮ+型半導体領
域１０４において、リセットによるｋＴＣノイズが発生
するが、これは信号電子転送前の暗時出力をサンプリン
グして蓄積しておき、この暗時出力と明時出力との差を
取ることにより除去することができる。Here, in the N + type semiconductor region 104 serving as a photoelectric conversion unit, kTC noise due to reset is generated. This is because dark output before signal electron transfer is sampled and accumulated, and the dark output is sampled. It can be removed by taking the difference between the output and the light output.
【００２２】[0022]
【発明が解決しようとする課題】上述した、ＣＭＯＳ製
造プロセスと互換性のある固体撮像装置においては、蓄
積された電子の数に応じて光電変換部となるＮ+型半導
体領域１０４の電位が変動し、その電位変化を第１ＭＯ
ＳＦＥＴ２０２のソースフォロワ動作によって、第１Ｍ
ＯＳＦＥＴ２０２のソースを介して第２ＭＯＳＦＥＴ２
０３へ出力する。In the above-described solid-state imaging device compatible with the CMOS manufacturing process, the potential of the N + type semiconductor region 104 serving as a photoelectric conversion unit varies depending on the number of accumulated electrons. And the potential change is expressed by the first MO
The source follower operation of the SFET 202 causes the first M
The second MOSFET 2 via the source of the OSFET 202
03 is output.
【００２３】この場合、信号電荷量をＱ、光電変換部と
なるＮ+型半導体領域１０４の寄生容量をＣ、出力電圧
をＶとすると、Ｖ＝Ｑ／Ｃとなる。入射光量、電位と出
力電圧の関係を図１８に示す。In this case, if the signal charge amount is Q, the parasitic capacitance of the N + type semiconductor region 104 serving as the photoelectric conversion unit is C, and the output voltage is V, V = Q / C. FIG. 18 shows the relationship between the incident light amount, the potential, and the output voltage.
【００２４】しかしながら、図１５に示すように、上述
したようなＣＭＯＳ製造プロセスと互換性のある固体撮
像装置においては、光電変換部がＮ+型半導体領域１０
４から形成されているため、光電変換部の寄生容量Ｃが
大きくなり、信号電荷による電位変動Ｖを大きくするこ
とができないため、出力変換効率が低下してしまうとい
う欠点があった。However, as shown in FIG. 15, in a solid-state imaging device compatible with the above-described CMOS manufacturing process, the photoelectric conversion portion is formed of the N + type semiconductor region 10.
4, the parasitic capacitance C of the photoelectric conversion unit becomes large, and the potential change V due to the signal charge cannot be increased, so that the output conversion efficiency is reduced.
【００２５】本発明は上記のような問題点を解消するた
めになされたものであり、光電変換部の寄生容量Ｃを低
減することにより、出力変換効率を向上させ、感度を向
上させることができる、ＣＭＯＳ製造プロセスと互換性
のある固体撮像装置を提供することを目的とする。The present invention has been made in order to solve the above-described problems. By reducing the parasitic capacitance C of the photoelectric conversion unit, the output conversion efficiency can be improved and the sensitivity can be improved. It is an object of the present invention to provide a solid-state imaging device compatible with a CMOS manufacturing process.
【００２６】[0026]
【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１は、第２導電型の半導体層と、該
半導体層上に形成された光電変換部と、制御用ＭＯＳＦ
ＥＴと、を有し、光電変換部で発生した電荷による電位
変化をソースフォロアアンプを介して出力するＸＹアド
レス型固体撮像装置において、光電変換部は、制御用Ｍ
ＯＳＦＥＴのゲート電極に隣接した第１導電型の第１領
域と、第１領域に隣接する第１導電型の第２領域と、を
有することを特徴とする固体撮像装置を提供する。In order to achieve this object, a first aspect of the present invention is to provide a semiconductor layer of a second conductivity type, a photoelectric conversion unit formed on the semiconductor layer, and a control MOSFET.
And an XY address type solid-state imaging device that outputs a potential change due to electric charge generated in the photoelectric conversion unit via a source follower amplifier.
A solid-state imaging device including a first region of a first conductivity type adjacent to a gate electrode of an OSFET and a second region of a first conductivity type adjacent to the first region.
【００２７】請求項２は、第２導電型の半導体層と、該
半導体層上に形成された光電変換部と、制御用ＭＯＳＦ
ＥＴと、を有し、光電変換部で発生した電荷による電位
変化をソースフォロアアンプを介して出力するＸＹアド
レス型固体撮像装置において、光電変換部は、制御用Ｍ
ＯＳＦＥＴのゲート電極に隣接した第１導電型の第３領
域と、第３領域内に形成された第１導電型の第１領域
と、を有することを特徴とする固体撮像装置を提供す
る。A second aspect is a semiconductor layer of the second conductivity type, a photoelectric conversion portion formed on the semiconductor layer, and a control MOSF.
And an XY address type solid-state imaging device that outputs a potential change due to electric charge generated in the photoelectric conversion unit via a source follower amplifier.
A solid-state imaging device includes: a first region of a first conductivity type adjacent to a gate electrode of an OSFET; and a first region of a first conductivity type formed in the third region.
【００２８】請求項３に記載されているように、光電変
換部は、第１領域又は第３領域に隣接する第１導電型の
第４領域をさらに有することが好ましい。As described in claim 3, the photoelectric conversion section preferably further has a first region or a fourth region of the first conductivity type adjacent to the third region.
【００２９】この場合、請求項４に記載されているよう
に、第４領域は複数の領域から構成することができる。In this case, the fourth region can be composed of a plurality of regions.
【００３０】また、請求項５に記載されているように、
光電変換部は、第１領域又は第３領域に隣接する第１導
電型の第５領域と、第５領域上に形成された第２導電型
の第６領域と、を有するように構成することも可能であ
る。Further, as described in claim 5,
The photoelectric conversion unit is configured to have a fifth region of the first conductivity type adjacent to the first region or the third region, and a sixth region of the second conductivity type formed on the fifth region. Is also possible.
【００３１】この場合、請求項６に記載されているよう
に、第６領域は複数の領域から構成することができる。In this case, the sixth region can be composed of a plurality of regions.
【００３２】また、請求項７に記載されているように、
制御用ＭＯＳＦＥＴの反対側の拡散層が第１領域又は第
３領域からなるものであることが好ましい。Further, as described in claim 7,
It is preferable that the diffusion layer on the opposite side of the control MOSFET is formed of the first region or the third region.
【００３３】請求項８に記載されているように、第１領
域は、例えば、その全周囲を第３領域に囲まれているよ
うに形成することができ、あるいは、請求項９に記載さ
れているように、その周囲の一部を第３領域に囲まれ、
かつ、第３領域に囲まれていない領域において第４領
域、第５領域又は第６領域と接しているように形成する
こともできる。[0033] As described in claim 8, the first region can be formed, for example, so that its entire circumference is surrounded by the third region. Alternatively, the first region can be formed as described in claim 9. As shown in the figure, a part of the surrounding area is surrounded by the third area,
Further, it can be formed so as to be in contact with the fourth region, the fifth region or the sixth region in a region not surrounded by the third region.
【００３４】請求項１０に記載されているように、第２
領域は第１領域よりも不純物濃度を低くすることが好ま
しい。As described in claim 10, the second
It is preferable that the region has a lower impurity concentration than the first region.
【００３５】同様に、請求項１１に記載されているよう
に、第３領域は第１領域よりも不純物濃度を低くするこ
とが好ましい。Similarly, it is preferable that the third region has a lower impurity concentration than the first region.
【００３６】請求項１２に記載されているように、第３
領域及び第４領域は第１領域よりも不純物濃度を低くす
ることが好ましい。As described in claim 12, the third
It is preferable that the region and the fourth region have lower impurity concentrations than the first region.
【００３７】請求項１３に記載されているように、第４
領域は第３領域よりも不純物濃度を低くすることが好ま
しい。According to a thirteenth aspect, the fourth aspect
It is preferable that the region has a lower impurity concentration than the third region.
【００３８】請求項１４に記載されているように、第４
領域を複数の領域から構成する場合、各領域の不純物濃
度は全てほぼ同一であるように構成することができる。According to a fourteenth aspect, the fourth aspect
When the region is composed of a plurality of regions, the regions can be configured so that the impurity concentration in each region is almost the same.
【００３９】あるいは、請求項１５に記載されているよ
うに、複数の領域からなる第４領域の各領域の不純物濃
度は第１領域又は第３領域に近い位置にある領域ほど高
くなるように構成することもできる。Alternatively, the impurity concentration of each of the fourth regions including a plurality of regions may be higher in a region closer to the first region or the third region. You can also.
【００４０】また、請求項１６に記載されているよう
に、第５領域は第３領域よりも不純物濃度を低くするこ
とが好ましい。Further, it is preferable that the fifth region has a lower impurity concentration than the third region.
【００４１】請求項１７に記載されているように、第６
領域を複数の領域から構成する場合、各領域の不純物濃
度は全てほぼ同一であるように構成することができる。According to a seventeenth aspect, the sixth aspect
When the region is composed of a plurality of regions, the regions can be configured so that the impurity concentration in each region is almost the same.
【００４２】あるいは、請求項１８に記載されているよ
うに、複数の領域からなる第６領域の各領域の不純物濃
度は第１領域又は第３領域に近い位置にある領域ほど高
くなるように構成することもできる。Alternatively, as set forth in claim 18, the impurity concentration of each region of the sixth region composed of a plurality of regions becomes higher as the region is closer to the first region or the third region. You can also.
【００４３】請求項１９に記載されているように、第４
領域と第１領域の不純物濃度をほぼ同じにすることもで
きる。As set forth in claim 19, the fourth aspect
The impurity concentration of the region and that of the first region can be substantially the same.
【００４４】請求項２０に記載されているように、第１
領域又は第３領域は制御用ＭＯＳＦＥＴのハイレベルの
電位により空乏化されないようにすることが好ましい。As set forth in claim 20, the first
It is preferable that the region or the third region is not depleted by the high-level potential of the control MOSFET.
【００４５】請求項２１に記載されているように、制御
用ＭＯＳＦＥＴのハイレベルの電位により空乏化されて
いる領域における空乏化電位レベルは第１領域又は第３
領域に向かって順次深くなるように形成することが好ま
しい。As described in claim 21, the depletion potential level in the region depleted by the high-level potential of the control MOSFET is the first region or the third region.
It is preferable to form them so as to gradually become deeper toward the region.
【００４６】また、請求項２２に記載されているよう
に、第１領域はソースフォロア回路の初段ゲート電極に
接続されるように構成することができる。Also, the first region can be configured to be connected to the first-stage gate electrode of the source follower circuit.
【００４７】[0047]
【発明の実施の形態】[第１の実施形態]図１は本発明の
第１の実施形態に係るＣＭＯＳセンサの基本セルの断面
図である。FIG. 1 is a sectional view of a basic cell of a CMOS sensor according to a first embodiment of the present invention.
【００４８】ＣＭＯＳセンサの基本セルは、Ｐ型半導体
基板１０１と、Ｐ型半導体基板１０１の内部に形成さ
れ、一部がＰ型半導体基板１０１の表面に露出している
Ｐ型ウエル層１０２と、Ｐ型ウエル層１０２上に形成さ
れ、Ｐ型半導体基板１０１の表面に露出している素子分
離領域となるＰ+型半導体領域１０３ａ、１０３ｂと、
Ｐ型ウエル層１０２とＰ+型半導体領域１０３ａとに囲
まれて形成された第１導電型の第１領域としてのＮ+型
半導体領域１０６と、第１領域１０６に隣接して形成さ
れた第１導電型の第２領域としてのＮ型半導体領域１１
４と、Ｐ型ウエル層１０２とＰ+型半導体領域１０３ｂ
とに囲まれて形成され、制御用ＭＯＳＦＥＴ２０１のド
レインとなるＮ+型半導体領域１０５と、Ｐ型半導体基
板１０１の表面に露出しているＰ型ウエル層１０２の露
出表面に対向して位置するゲート電極を有する制御用Ｍ
ＯＳＦＥＴ２０１と、ソースフォロワアンプをなす第１
ＭＯＳＦＥＴ２０２と、水平選択スイッチをなす第２Ｍ
ＯＳＦＥＴ２０３と、を備えている。The basic cell of the CMOS sensor includes a P-type semiconductor substrate 101, a P-type well layer 102 formed inside the P-type semiconductor substrate 101 and partially exposed on the surface of the P-type semiconductor substrate 101. P + -type semiconductor regions 103a and 103b formed on the P-type well layer 102 and serving as element isolation regions exposed on the surface of the P-type semiconductor substrate 101;
An N + -type semiconductor region 106 as a first region of the first conductivity type formed by being surrounded by the P-type well layer 102 and the P + -type semiconductor region 103a, and a second region formed adjacent to the first region 106. N-type semiconductor region 11 as second region of one conductivity type
4, the P-type well layer 102 and the P + -type semiconductor region 103b.
And a gate located opposite to the exposed surface of the P-type well layer 102 exposed on the surface of the P-type semiconductor substrate 101 and the N + -type semiconductor region 105 serving as the drain of the control MOSFET 201. Control M with electrode
OSFET 201 and a first source-follower amplifier
MOSFET 202 and a second M which forms a horizontal selection switch
And an OSFET 203.
【００４９】ＣＭＯＳセンサの基本セルは第２ＭＯＳＦ
ＥＴ２０３を介して外部回路と接続されている。The basic cell of the CMOS sensor is the second MOSF
It is connected to an external circuit via ET203.
【００５０】外部回路は、ソースフォロワアンプをなす
第３負荷ＭＯＳＦＥＴ２０４と、と、暗出力転送ＭＯＳ
ＦＥＴ２０５のソース又はドレインに接続されている暗
出力蓄積容量２０７と、明出力転送ＭＯＳＦＥＴ２０６
と、明出力転送ＭＯＳＦＥＴ２０６のソース又はドレイ
ンに接続されている明出力蓄積容量２０８と、からな
る。The external circuit includes a third load MOSFET 204 forming a source follower amplifier, a dark output transfer MOS
A dark output storage capacitor 207 connected to the source or drain of the FET 205;
And a bright output storage capacitor 208 connected to the source or drain of the bright output transfer MOSFET 206.
【００５１】第２ＭＯＳＦＥＴ２０３は第３負荷ＭＯＳ
ＦＥＴ２０４に接続されている。暗出力転送ＭＯＳＦＥ
Ｔ２０５と明出力転送ＭＯＳＦＥＴ２０６とは、第２Ｍ
ＯＳＦＥＴ２０３と第３負荷ＭＯＳＦＥＴ２０４との間
のノードに接続されている。The second MOSFET 203 is a third load MOS
It is connected to the FET 204. Dark output transfer MOSFE
T205 and the bright output transfer MOSFET 206
It is connected to a node between the OSFET 203 and the third load MOSFET 204.
【００５２】第１ＭＯＳＦＥＴ２０２、第２ＭＯＳＦＥ
Ｔ２０３及び第３負荷ＭＯＳＦＥＴ２０４は電源電圧Ｖ
ＤＤとＶＳＳとの間に直列に接続されており、第１領域
（Ｎ +型半導体領域）１０６は第１ＭＯＳＦＥＴ２０２
の初段ゲート電極に接続されている。The first MOSFET 202 and the second MOSFET
T203 and the third load MOSFET 204 are connected to the power supply voltage V
The first region is connected in series between DD and VSS.
(N +Semiconductor region) 106 is the first MOSFET 202
Are connected to the first stage gate electrode.
【００５３】また、Ｐ+型半導体領域１０３ａ、１０３
ｂは接地され、Ｎ+型半導体領域１０５は電源電圧ＶＤ
Ｄに接続されている。The P + type semiconductor regions 103a, 103
b is grounded, and the N + type semiconductor region 105 is connected to the power supply voltage VD.
D.
【００５４】図１５及び１６に示したＣＭＯＳセンサの
基本セルと比較して、本実施形態に係るＣＭＯＳセンサ
の基本セルが相違する点は、図１に示すように、本実施
形態における光電変換部３０１が、第１領域（Ｎ+型半
導体領域）１０６と、第２領域（Ｎ型半導体領域）１１
４とから形成されている点である。The difference between the basic cell of the CMOS sensor according to the present embodiment and the basic cell of the CMOS sensor shown in FIGS. 15 and 16 is that, as shown in FIG. Reference numeral 301 denotes a first region (N + -type semiconductor region) 106 and a second region (N-type semiconductor region) 11
4.
【００５５】このため、Ｐ型ウエル層１０２及び素子分
離領域となるＰ+型半導体領域１０３ａと、第２領域
（Ｎ型半導体領域）１１４との接合部に形成される空乏
層を光電変換部３０１の方向に延ばすことができるた
め、図２に示したように、寄生容量Ｃを低減することが
でき、ひいては、信号電荷による電位変動Ｖを大きくす
ることができ、出力変換効率を向上させることができ
る。For this reason, a depletion layer formed at the junction between the P-type well layer 102 and the P + -type semiconductor region 103 a serving as an element isolation region and the second region (N-type semiconductor region) 114 is converted into a photoelectric conversion portion 301 2, the parasitic capacitance C can be reduced, as shown in FIG. 2, the potential fluctuation V due to the signal charge can be increased, and the output conversion efficiency can be improved. it can.
【００５６】[第２の実施形態]図３は本発明の第２の実
施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Second Embodiment] FIG. 3 is a sectional view of a basic cell of a CMOS sensor according to a second embodiment of the present invention.
【００５７】本実施形態に係るＣＭＯＳセンサは、第１
の実施形態に係るＣＭＯＳセンサと比較して、第２領域
として、Ｎ型半導体領域１１４に代えて、Ｎ-型半導体
領域１０８を有している点が異なっている。これ以外の
構成は第１の実施形態に係るＣＭＯＳセンサと同じであ
る。The CMOS sensor according to the present embodiment has a first
The difference from the CMOS sensor according to the embodiment is that an N − -type semiconductor region 108 is provided instead of the N-type semiconductor region 114 as the second region. Other configurations are the same as those of the CMOS sensor according to the first embodiment.
【００５８】本実施形態における光電変換部３０２は、
第１領域（Ｎ+型半導体領域）１０６と、第２領域（Ｎ-
型半導体領域）１０８とから形成されている。The photoelectric conversion unit 302 in this embodiment is
A first region (N + type semiconductor region) 106 and a second region (N −
(Type semiconductor region) 108.
【００５９】このため、Ｐ型ウエル層１０２及び素子分
離領域となるＰ+型半導体領域１０３ａ、１０３ｂと、
第２領域（Ｎ-型半導体領域）１０８との接合部に形成
される空乏層を光電変換部３０２の方向に延ばすことが
できるため、寄生容量Ｃを低減することができ、ひいて
は、信号電荷による電位変動Ｖを大きくすることがで
き、出力変換効率を向上させることができる。For this reason, the P + well regions 102 and the P + type semiconductor regions 103a and 103b serving as element isolation regions are provided.
Since the depletion layer formed at the junction with the second region (N − type semiconductor region) 108 can be extended in the direction of the photoelectric conversion portion 302, the parasitic capacitance C can be reduced, and the signal charge can be reduced. Potential fluctuation V can be increased, and output conversion efficiency can be improved.
【００６０】ここで、第２領域としてのＮ-型半導体領
域１０８は空乏化されてはいるものの、第１領域（Ｎ+
型半導体領域）１０６と同様に光電変換部３０２として
機能し、光電変換された信号電荷は電位の深い第１領域
（Ｎ+型半導体領域）１０６から第２領域（Ｎ-型半導体
領域）１０８に順次蓄積されていくことになる。Here, although the N − type semiconductor region 108 as the second region is depleted, the first region (N +
In the same manner as the semiconductor region) 106, it functions as the photoelectric conversion unit 302, and the photoelectrically converted signal charge is transferred from the first region (N + type semiconductor region) 106 having a deep potential to the second region (N − type semiconductor region) 108. It will be accumulated sequentially.
【００６１】また、信号電荷が第１領域（Ｎ+型半導体
領域）１０６の下方に蓄積されているときのリセット電
位ＶＤＤから電位ａまでの寄生容量Ｃ１よりも、信号電
荷が第２領域（Ｎ-型半導体領域）１０８の下方にまで
蓄積されているときの電位ａから電位ｃまでの寄生容量
Ｃ２の方が大きくなるため、図４に示したように、入射
光量に対して２段階の入射光量−出力電圧特性を得るこ
とができ、高ダイナミックレンジ化を図ることができ
る。Further, the signal charge is more than the parasitic capacitance C1 from the reset potential VDD to the potential a when the signal charge is accumulated below the first region (N + type semiconductor region) 106. Since the parasitic capacitance C2 from the potential a to the potential c when accumulated below the (-type semiconductor region) 108 becomes larger, as shown in FIG. Light amount-output voltage characteristics can be obtained, and a high dynamic range can be achieved.
【００６２】[第３の実施形態]図５は本発明の第３の実
施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Third Embodiment] FIG. 5 is a sectional view of a basic cell of a CMOS sensor according to a third embodiment of the present invention.
【００６３】本実施形態に係るＣＭＯＳセンサは、図１
に示した第１の実施形態に係るＣＭＯＳセンサと比較し
て、第２領域（Ｎ型半導体領域）１１４に代えて、第３
領域としてのＮ型半導体領域１０７を備えている点が異
なっている。これ以外の構成は第１の実施形態に係るＣ
ＭＯＳセンサと同じである。The CMOS sensor according to this embodiment has the structure shown in FIG.
As compared with the CMOS sensor according to the first embodiment shown in FIG. 1, instead of the second region (N-type semiconductor region) 114, a third
The difference is that an N-type semiconductor region 107 is provided as a region. The other configuration is the same as the C according to the first embodiment.
Same as MOS sensor.
【００６４】図５に示すように、第３領域（Ｎ型半導体
領域）１０７は、制御用ＭＯＳＦＥＴ２０１のゲート電
極の直下の位置に達するように延びており、第１領域
（Ｎ+型半導体領域）１０６は第３領域（Ｎ型半導体領
域）１０７の内部に形成されている。すなわち、第１領
域（Ｎ+型半導体領域）１０６は、一部がＰ型半導体基
板１０１の表面に露出しているが、それ以外の全周囲は
第３領域（Ｎ型半導体領域）１０７に囲まれている。As shown in FIG. 5, the third region (N-type semiconductor region) 107 extends so as to reach a position immediately below the gate electrode of the control MOSFET 201, and the first region (N + -type semiconductor region) 106 is formed inside the third region (N-type semiconductor region) 107. That is, the first region (N + -type semiconductor region) 106 is partially exposed on the surface of the P-type semiconductor substrate 101, but the entire periphery is surrounded by the third region (N-type semiconductor region) 107. Have been.
【００６５】本実施形態における光電変換部３０３は、
第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ
型半導体領域）１０７とから形成されている。In the present embodiment, the photoelectric conversion unit 303
A first region (N + type semiconductor region) 106 and a third region (N +
Semiconductor region) 107.
【００６６】このため、Ｐ型ウエル層１０２及び素子分
離領域となるＰ+型半導体領域１０３ａと、第３領域
（Ｎ型半導体領域）１０７との接合部に形成される空乏
層を光電変換部３０３の方向に延ばすことができるた
め、寄生容量Ｃを低減することができ、ひいては、信号
電荷による電位変動Ｖを大きくすることができ、出力変
換効率を向上させることができる。For this reason, a depletion layer formed at the junction between the P + well layer 102 and the P + -type semiconductor region 103 a serving as an element isolation region and the third region (N-type semiconductor region) 107 is converted into a photoelectric conversion portion 303. , The parasitic capacitance C can be reduced, the potential fluctuation V due to the signal charge can be increased, and the output conversion efficiency can be improved.
【００６７】さらに、本実施形態に係るＣＭＯＳセンサ
は、後述する第５の実施形態に係るＣＭＯＳセンサより
も少ない製造工程数で製造することができる。Further, the CMOS sensor according to the present embodiment can be manufactured in a smaller number of manufacturing steps than the CMOS sensor according to the fifth embodiment described later.
【００６８】[第４の実施形態]図６は本発明の第４の実
施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Fourth Embodiment] FIG. 6 is a sectional view of a basic cell of a CMOS sensor according to a fourth embodiment of the present invention.
【００６９】本実施形態に係るＣＭＯＳセンサは、図５
に示した第３の実施形態に係るＣＭＯＳセンサと比較し
て、制御用ＭＯＳＦＥＴ２０１のドレインとなるＮ+型
半導体領域１０５に代えて、Ｎ型半導体領域１０５ａを
有している点が異なっている。これ以外の構成は第３の
実施形態に係るＣＭＯＳセンサと同じである。The CMOS sensor according to the present embodiment has the structure shown in FIG.
The difference from the CMOS sensor according to the third embodiment shown in FIG. 13 is that an N-type semiconductor region 105a serving as the drain of the control MOSFET 201 is provided instead of the N + -type semiconductor region 105. Other configurations are the same as those of the CMOS sensor according to the third embodiment.
【００７０】本実施形態に係るＣＭＯＳセンサによって
も、第３の実施形態と同様に、寄生容量Ｃを低減するこ
とができ、ひいては、信号電荷による電位変動Ｖを大き
くすることができ、出力変換効率を向上させることがで
きる。According to the CMOS sensor of this embodiment, the parasitic capacitance C can be reduced, and the potential fluctuation V due to the signal charge can be increased, as in the third embodiment. Can be improved.
【００７１】さらに、第３の実施形態と同様に、本実施
形態に係るＣＭＯＳセンサは、後述する第５の実施形態
に係るＣＭＯＳセンサよりも少ない製造工程数で製造す
ることができる。Further, similarly to the third embodiment, the CMOS sensor according to the present embodiment can be manufactured in a smaller number of manufacturing steps than the CMOS sensor according to the fifth embodiment described later.
【００７２】[第５の実施形態]図７は本発明の第５の実
施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Fifth Embodiment] FIG. 7 is a sectional view of a basic cell of a CMOS sensor according to a fifth embodiment of the present invention.
【００７３】本実施形態に係るＣＭＯＳセンサは、図５
に示した第３の実施形態に係るＣＭＯＳセンサと比較し
て、第４領域としてのＮ型半導体領域１１５がさらに形
成されている点が異なっている。これ以外の構成は第３
の実施形態に係るＣＭＯＳセンサと同じである。The CMOS sensor according to this embodiment has the structure shown in FIG.
Compared with the CMOS sensor according to the third embodiment shown in FIG. 1, the difference is that an N-type semiconductor region 115 as a fourth region is further formed. Other configurations are the third
This is the same as the CMOS sensor according to the embodiment.
【００７４】図５に示すように、第４領域（Ｎ型半導体
領域）１１５は、Ｐ型ウエル層１０２上において、Ｐ+
型半導体領域１０３ａと第３領域（Ｎ型半導体領域）１
０７とに囲まれて形成されている。すなわち、本実施形
態においては、図５に示した第３の実施形態に係るＣＭ
ＯＳセンサにおける第３領域（Ｎ型半導体領域）１０７
の長さを第３の実施形態の場合よりも短く形成し、それ
によって空いた領域に第４領域（Ｎ型半導体領域）１１
５が形成されている。As shown in FIG. 5, the fourth region (N-type semiconductor region) 115 is formed on the P-type well layer 102 by P +
Semiconductor region 103a and third region (N-type semiconductor region) 1
07 and is formed. That is, in the present embodiment, the CM according to the third embodiment shown in FIG.
Third region (N-type semiconductor region) 107 in the OS sensor
Is formed to be shorter than that of the third embodiment, and a fourth region (N-type semiconductor region) 11
5 are formed.
【００７５】本実施形態における光電変換部３０５は、
第１領域（Ｎ+型半導体領域）１０６と、第３領域（Ｎ
型半導体領域）１０７と、第４領域（Ｎ型半導体領域）
１１５とから形成されている。The photoelectric conversion unit 305 in this embodiment is
A first region (N + type semiconductor region) 106 and a third region (N +
Semiconductor region) 107 and a fourth region (N-type semiconductor region)
115.
【００７６】このように、本実施形態においては、第１
領域（Ｎ+型半導体領域）１０６と、Ｐ型ウエル層１０
２及びＰ+型半導体領域１０３ａとの間に、第１領域
（Ｎ+型半導体領域）１０６よりも低濃度の第３領域
（Ｎ型半導体領域）１０７が形成されているため、Ｐ型
ウエル層１０２及び素子分離領域となるＰ+型半導体領
域１０３ａ、１０３ｂと、第３領域（Ｎ型半導体領域）
１０７及び第４領域（Ｎ型半導体領域）１１５との接合
部に形成される空乏層を光電変換部３０５の方向に延ば
すことができるため、寄生容量Ｃをさらに低減すること
ができ、ひいては、信号電荷による電位変動Ｖを大きく
することができ、出力変換効率を向上させることができ
る。As described above, in the present embodiment, the first
Region (N + type semiconductor region) 106 and P type well layer 10
Since the third region (N-type semiconductor region) 107 having a lower concentration than the first region (N + -type semiconductor region) 106 is formed between the second region and the P + -type semiconductor region 103a, the P-type well layer is formed. 102 and P + -type semiconductor regions 103a and 103b serving as element isolation regions, and a third region (N-type semiconductor region)
Since the depletion layer formed at the junction with the first region 107 and the fourth region (N-type semiconductor region) 115 can be extended in the direction of the photoelectric conversion unit 305, the parasitic capacitance C can be further reduced, and the signal can be further reduced. Potential fluctuation V due to electric charge can be increased, and output conversion efficiency can be improved.
【００７７】[第６の実施形態]図８は本発明の第６の実
施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Sixth Embodiment] FIG. 8 is a sectional view of a basic cell of a CMOS sensor according to a sixth embodiment of the present invention.
【００７８】本実施形態に係るＣＭＯＳセンサは、図７
に示した第５の実施形態に係るＣＭＯＳセンサと比較し
て、第４領域として、Ｎ型半導体領域１１５に代えて、
Ｎ-型半導体領域１１６が形成されている点が異なって
いる。これ以外の構成は第５の実施形態に係るＣＭＯＳ
センサと同じである。The CMOS sensor according to this embodiment has the structure shown in FIG.
As compared with the CMOS sensor according to the fifth embodiment shown in (5), instead of the N-type semiconductor region 115 as the fourth region,
The difference is that an N − type semiconductor region 116 is formed. The other configuration is the same as the CMOS according to the fifth embodiment.
Same as sensor.
【００７９】すなわち、本実施形態における光電変換部
３０６は、第１領域（Ｎ+型半導体領域）１０６と、第
３領域（Ｎ型半導体領域）１０７と、第４領域（Ｎ-型
半導体領域）１１６と、から形成されている。That is, the photoelectric conversion unit 306 in this embodiment includes a first region (N + type semiconductor region) 106, a third region (N type semiconductor region) 107, and a fourth region (N − type semiconductor region). 116.
【００８０】このように、本実施形態においては、第１
領域（Ｎ+型半導体領域）１０６と、Ｐ型ウエル層１０
２及びＰ+型半導体領域１０３ａとの間に、第１領域
（Ｎ+型半導体領域）１０６よりも低濃度の第３領域
（Ｎ型半導体領域）１０７が形成されているため、Ｐ型
ウエル層１０２及び素子分離領域となるＰ+型半導体領
域１０３ａと、第３領域（Ｎ型半導体領域）１０７及び
第４領域（Ｎ-型半導体領域）１１６との接合部に形成
される空乏層を光電変換部３０６の方向に延ばすことが
できるため、寄生容量Ｃをさらに低減することができ、
ひいては、信号電荷による電位変動Ｖを大きくすること
ができ、出力変換効率を向上させることができる。As described above, in the present embodiment, the first
Region (N + type semiconductor region) 106 and P type well layer 10
Since the third region (N-type semiconductor region) 107 having a lower concentration than the first region (N + -type semiconductor region) 106 is formed between the second region and the P + -type semiconductor region 103a, the P-type well layer is formed. The depletion layer formed at the junction between the P + -type semiconductor region 102a and the P + -type semiconductor region 103a serving as an element isolation region, and the third region (N-type semiconductor region) 107 and the fourth region (N -- type semiconductor region) 116 Since it can be extended in the direction of the part 306, the parasitic capacitance C can be further reduced,
As a result, the potential fluctuation V due to the signal charge can be increased, and the output conversion efficiency can be improved.
【００８１】ここで、第２の実施形態と同様に、第４領
域（Ｎ-型半導体領域）１１６は空乏化されてはいるも
のの、第１領域（Ｎ+型半導体領域）１０６及び第３領
域（Ｎ型半導体領域）１０７と同様に光電変換部３０６
として機能し、光電変換された信号電荷は電位の深い第
１領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型
半導体領域）１０７から順次蓄積されていくことにな
る。Here, as in the second embodiment, the fourth region (N − type semiconductor region) 116 is depleted, but the first region (N + type semiconductor region) 106 and the third region (N-type semiconductor region) 107 as in the case of 107
The photoelectrically converted signal charges are sequentially accumulated from the first region (N + -type semiconductor region) 106 and the third region (N-type semiconductor region) 107 having a deep potential.
【００８２】また、第２の実施形態と同様に、信号電荷
が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積さ
れているときのリセット電位ＶＤＤから電位ａまでの寄
生容量Ｃ１よりも、信号電荷が第４領域（Ｎ-型半導体
領域）１１６の下方にまで蓄積されているときの電位ａ
から電位ｃまでの寄生容量Ｃ２の方が大きくなるため、
図４に示したように、入射光量に対して２段階の入射光
量−出力電圧特性を得ることができ、高ダイナミックレ
ンジ化を図ることができる。Further, similarly to the second embodiment, the signal charge is lower than the parasitic capacitance C1 from the reset potential VDD to the potential a when the signal charge is accumulated below the first region (N + type semiconductor region) 106. , The potential a when the signal charges are accumulated below the fourth region (N − type semiconductor region) 116
Since the parasitic capacitance C2 from to the potential c becomes larger,
As shown in FIG. 4, it is possible to obtain the incident light amount-output voltage characteristics in two stages with respect to the incident light amount, and to achieve a high dynamic range.
【００８３】図７及び図８にそれぞれ示した第５及び第
６の実施形態においては、第１領域（Ｎ+型半導体領
域）１０６は第３領域（Ｎ型半導体領域）１０７に囲ま
れて形成されているが、第１領域（Ｎ+型半導体領域）
１０６は必ずしもそのように形成する必要はない。In the fifth and sixth embodiments shown in FIGS. 7 and 8, respectively, the first region (N + type semiconductor region) 106 is formed by being surrounded by the third region (N type semiconductor region) 107. But the first region (N + type semiconductor region)
106 need not necessarily be so formed.
【００８４】図９に第１領域（Ｎ+型半導体領域）１０
６の変形例を示す。図９に示すように、第１領域（Ｎ+
型半導体領域）１０６は、その周囲の一部が第３領域
（Ｎ型半導体領域）１０７に囲まれ、周囲の他の部分に
おいては第４領域１１５、１１６と接するように構成す
ることも可能である。FIG. 9 shows a first region (N + type semiconductor region) 10.
6 shows a modified example. As shown in FIG. 9, the first region (N +
The type semiconductor region) 106 may be configured so that a part of its periphery is surrounded by a third region (N-type semiconductor region) 107, and the other part of the periphery is in contact with the fourth regions 115 and 116. is there.
【００８５】[第７の実施形態]図１０は本発明の第７の
実施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Seventh Embodiment] FIG. 10 is a sectional view of a basic cell of a CMOS sensor according to a seventh embodiment of the present invention.
【００８６】本実施形態に係るＣＭＯＳセンサは、図８
に示した第６の実施形態に係るＣＭＯＳセンサと比較し
て、単一の第４領域（Ｎ-型半導体領域）１１６に代え
て、複数の第４領域が形成されている点が異なってい
る。これ以外の構成は第６の実施形態に係るＣＭＯＳセ
ンサと同じである。FIG. 8 shows a CMOS sensor according to this embodiment.
In that a plurality of fourth regions are formed instead of the single fourth region (N − type semiconductor region) 116 as compared with the CMOS sensor according to the sixth embodiment shown in FIG. . Other configurations are the same as those of the CMOS sensor according to the sixth embodiment.
【００８７】すなわち、本実施形態における第４領域
は、第１の小領域としてのＮ-型半導体領域１１７と、
第２の小領域としてのＮ-型半導体領域１１８と、から
なっている。第１の小領域（Ｎ-型半導体領域）１１７
が第３領域（Ｎ型半導体領域）１０７に隣接して形成さ
れており、第２の小領域（Ｎ-型半導体領域）１１８は
第１の小領域（Ｎ-型半導体領域）１１７に隣接して形
成されている。That is, the fourth region according to the present embodiment includes an N − type semiconductor region 117 as a first small region,
And an N − -type semiconductor region 118 as a second small region. First small region (N − type semiconductor region) 117
Are formed adjacent to the third region (N-type semiconductor region) 107, and the second small region (N - type semiconductor region) 118 is adjacent to the first small region (N - type semiconductor region) 117. It is formed.
【００８８】第１の小領域（Ｎ-型半導体領域）１１７
は制御用ＭＯＳＦＥＴ２０１のハイレベルの電位により
空乏化される。First small region (N − type semiconductor region) 117
Is depleted by the high-level potential of the control MOSFET 201.
【００８９】第２の小領域（Ｎ-型半導体領域）１１８
の不純物濃度は第１の小領域（Ｎ-型半導体領域）１１
７の不純物濃度よりも低い値に設定されている。Second small region (N − type semiconductor region) 118
Impurity concentration of the first small region (N − type semiconductor region) 11
7 is set to a value lower than the impurity concentration.
【００９０】以上のように、本実施形態における光電変
換部３０７は、第１領域（Ｎ+型半導体領域）１０６
と、第３領域（Ｎ型半導体領域）１０７と、第１の小領
域（Ｎ -型半導体領域）１１７と、第２の小領域（Ｎ-型
半導体領域１１８）と、から形成されている。As described above, the photoelectric conversion in this embodiment is
The replacement unit 307 includes a first area (N+Semiconductor region) 106
, A third region (N-type semiconductor region) 107, and a first subregion
Area (N -Semiconductor region) 117 and a second small region (N-Type
Semiconductor region 118).
【００９１】本実施形態によれば、Ｐ型ウエル層１０２
及びＰ+型半導体領域１０３ａと、第２の小領域（Ｎ-型
半導体領域１１８）との接合部に形成される空乏層を光
電変換部３０７の方向に延ばすことができるため、寄生
容量Ｃを低減することができ、ひいては、信号電荷によ
る電位変動Ｖを大きくすることができ、出力変換効率を
向上させることができる。According to the present embodiment, the P-type well layer 102
Since the depletion layer formed at the junction between the P + type semiconductor region 103a and the second small region (N − type semiconductor region 118) can be extended in the direction of the photoelectric conversion unit 307, the parasitic capacitance C Therefore, the potential fluctuation V due to the signal charge can be increased, and the output conversion efficiency can be improved.
【００９２】ここで、第２及び第６の実施形態の場合と
同様に、第４領域をなす第１の小領域（Ｎ-型半導体領
域）１１７及び第２の小領域（Ｎ-型半導体領域１１
８）は空乏化されてはいるものの、第１領域（Ｎ+型半
導体領域）１０６及び第３領域（Ｎ型半導体領域）１０
７と同様に光電変換部３０７として機能し、光電変換さ
れた信号電荷は電位の深い第１領域（Ｎ+型半導体領
域）１０６及び第３領域（Ｎ型半導体領域）１０７から
順次蓄積されていくことになる。[0092] Here, as in the embodiment of the second and sixth, the first small region forming a fourth region (N - -type semiconductor region) 117 and the second small regions (N - -type semiconductor region 11
Although 8) is depleted, the first region (N + -type semiconductor region) 106 and the third region (N-type semiconductor region) 10
7, functions as a photoelectric conversion unit 307, and the signal charges subjected to photoelectric conversion are sequentially accumulated from the first region (N + -type semiconductor region) 106 and the third region (N-type semiconductor region) 107 having a deep potential. Will be.
【００９３】また、第２の実施例と同様に、信号電荷が
第１領域（Ｎ+型半導体領域）１０６の下方に蓄積され
ているときのリセット電位ＶＤＤから電位ａまでの寄生
容量Ｃ１よりも、信号電荷が第１の小領域（Ｎ-型半導
体領域）１１７の下方にまで蓄積されているときの電位
ａから電位ｂまでの寄生容量Ｃ２の方が大きくなり、さ
らに、信号電荷が第２の小領域（Ｎ-型半導体領域）１
１８の下方にまで蓄積されているときの電位ｂから電位
ｃまでの寄生容量Ｃ３の方が寄生容量Ｃ２よりも大きく
なるため、図１１に示すように、入射光量に対して３段
階の入射光量−出力電圧特性を得ることができ、高ダイ
ナミックレンジ化を図ることができる。Further, similarly to the second embodiment, the signal charge is lower than the parasitic capacitance C1 from the reset potential VDD to the potential a when the signal charge is accumulated below the first region (N + type semiconductor region) 106. When the signal charge is accumulated below the first small region (N − -type semiconductor region) 117, the parasitic capacitance C2 from the potential a to the potential b becomes larger, and further, the signal charge is reduced to the second Small region (N - type semiconductor region) 1
Since the parasitic capacitance C3 from the potential b to the potential c when accumulated below 18 is larger than the parasitic capacitance C2, as shown in FIG. -An output voltage characteristic can be obtained, and a high dynamic range can be achieved.
【００９４】なお、本実施形態においては、第４領域は
２個の小領域から形成されているが、第４領域をなす小
領域の数は２には限定されない。第４領域を３個又は４
個以上の小領域から構成することもできる。この場合、
第３領域（Ｎ型半導体領域）１０７に近い小領域ほど不
純物濃度を高くすることが好ましい。In the present embodiment, the fourth region is formed of two small regions, but the number of small regions forming the fourth region is not limited to two. Four or four regions
It can also be composed of more than two small areas. in this case,
It is preferable that the impurity concentration be higher in a small region closer to the third region (N-type semiconductor region) 107.
【００９５】また、第４領域を複数の小領域から構成す
る場合には、第３領域（Ｎ型半導体領域）１０７に近い
小領域ほど不純物濃度が高くなるようにすることができ
る。In the case where the fourth region is composed of a plurality of small regions, the impurity concentration can be made higher in the small region closer to the third region (N-type semiconductor region) 107.
【００９６】なお、本実施形態における第１の小領域
（Ｎ-型半導体領域）１１７及び第２の小領域（Ｎ-型半
導体領域）１１８は、図１に示した第１の実施形態に係
るＣＭＯＳセンサにおいても、形成することが可能であ
る。この場合には、第１の小領域（Ｎ-型半導体領域）
１１７及び第２の小領域（Ｎ-型半導体領域）１１８
は、Ｐ+型半導体領域１０３ａと第２領域（Ｎ型半導体
領域）１１４との間に形成される。Note that the first small region (N − type semiconductor region) 117 and the second small region (N − type semiconductor region) 118 in this embodiment correspond to the first embodiment shown in FIG. It can be formed also in a CMOS sensor. In this case, the first small region (N − type semiconductor region)
117 and second small region (N − type semiconductor region) 118
Are formed between the P + type semiconductor region 103a and the second region (N type semiconductor region) 114.
【００９７】[第８の実施形態]図１２は本発明の第８の
実施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Eighth Embodiment] FIG. 12 is a sectional view of a basic cell of a CMOS sensor according to an eighth embodiment of the present invention.
【００９８】本実施形態に係るＣＭＯＳセンサは、図７
に示した第５の実施形態に係るＣＭＯＳセンサと比較し
て、第４領域（Ｎ型半導体領域）１１５に代えて、第５
領域としてのＮ型半導体領域１１３と、第５領域（Ｎ型
半導体領域）１１３上に形成された第６領域としてのＰ
+型半導体領域１１１とを備えている点が異なってい
る。これ以外の構成は第５の実施形態に係るＣＭＯＳセ
ンサと同じである。FIG. 7 shows a CMOS sensor according to this embodiment.
As compared with the CMOS sensor according to the fifth embodiment shown in FIG.
N-type semiconductor region 113 as a region and P-type as a sixth region formed on fifth region (N-type semiconductor region) 113
The difference is that the semiconductor device includes a + type semiconductor region 111. Other configurations are the same as those of the CMOS sensor according to the fifth embodiment.
【００９９】第６領域（Ｐ+型半導体領域）１１１には
基準電位（ＧＮＤ）が与えられている。The sixth region (P + type semiconductor region) 111 is supplied with a reference potential (GND).
【０１００】すなわち、本実施形態における光電変換部
３０８は、第１領域（Ｎ+型半導体領域）１０６と、第
３領域（Ｎ型半導体領域）１０７と、第５領域（Ｎ型半
導体領域）１１３と、第６領域（Ｐ+型半導体領域）１
１１と、から形成されている。That is, in the present embodiment, the photoelectric conversion unit 308 includes a first region (N + type semiconductor region) 106, a third region (N type semiconductor region) 107, and a fifth region (N type semiconductor region) 113. And a sixth region (P + type semiconductor region) 1
11 are formed.
【０１０１】このため、本実施形態によれば、Ｐ型ウエ
ル層１０２及びＰ+型半導体領域１０３ａと、第５領域
（Ｎ型半導体領域）１１３及び第６領域（Ｐ+型半導体
領域）１１１との間の接合部に形成される空乏層を光電
変換部３０８の方向に延ばすことができるため、寄生容
量Ｃを低減することができ、ひいては、信号電荷による
電位変動Ｖを大きくすることができ、出力変換効率を向
上させることができる。Therefore, according to the present embodiment, the P-type well layer 102 and the P + -type semiconductor region 103a, the fifth region (N-type semiconductor region) 113 and the sixth region (P + -type semiconductor region) 111 Can be extended in the direction of the photoelectric conversion unit 308, the parasitic capacitance C can be reduced, and the potential fluctuation V due to the signal charge can be increased. Output conversion efficiency can be improved.
【０１０２】なお、本実施形態における第５領域（Ｎ型
半導体領域）１１３及び第６領域（Ｐ+型半導体領域）
１１１は、図１に示した第１の実施形態に係るＣＭＯＳ
センサにおいても、形成することが可能である。この場
合には、第５領域（Ｎ型半導体領域）１１３及び第６領
域（Ｐ+型半導体領域）１１１は、Ｐ+型半導体領域１０
３ａと第２領域（Ｎ型半導体領域）１１４との間に形成
される。The fifth region (N-type semiconductor region) 113 and the sixth region (P + -type semiconductor region) in the present embodiment.
111 denotes a CMOS according to the first embodiment shown in FIG.
A sensor can also be formed. In this case, the fifth region (N-type semiconductor region) 113 and a sixth region (P + type semiconductor region) 111, P + -type semiconductor region 10
It is formed between 3a and the second region (N-type semiconductor region) 114.
【０１０３】[第９の実施形態]図１３は本発明の第９の
実施形態に係るＣＭＯＳセンサの基本セルの断面図であ
る。[Ninth Embodiment] FIG. 13 is a sectional view of a basic cell of a CMOS sensor according to a ninth embodiment of the present invention.
【０１０４】本実施形態に係るＣＭＯＳセンサは、図１
２に示した第８の実施形態に係るＣＭＯＳセンサと比較
して、第５領域として、Ｎ型半導体領域１１３に代え
て、Ｎ -型半導体領域１１０を備えている点が異なって
いる。これ以外の構成は第８の実施形態に係るＣＭＯＳ
センサと同じである。The CMOS sensor according to this embodiment has the structure shown in FIG.
Comparison with the CMOS sensor according to the eighth embodiment shown in FIG.
Then, instead of the N-type semiconductor region 113 as the fifth region,
And N -In that it has a semiconductor region 110
I have. The other configuration is the same as the CMOS according to the eighth embodiment.
Same as sensor.
【０１０５】すなわち、本実施形態における光電変換部
３０９は、第１領域（Ｎ+型半導体領域）１０６と、第
３領域（Ｎ型半導体領域）１０７と、第５領域（Ｎ-型
半導体領域）１１０と、第６領域（Ｐ+型半導体領域）
１１１と、から形成されている。That is, the photoelectric conversion unit 309 of this embodiment includes a first region (N + type semiconductor region) 106, a third region (N type semiconductor region) 107, and a fifth region (N − type semiconductor region). 110 and a sixth region (P + type semiconductor region)
111.
【０１０６】このうち、第５領域（Ｎ-型半導体領域）
１１０は制御用ＭＯＳＦＥＴ２０１のハイレベルの電位
により空乏化される。Among them, the fifth region (N − type semiconductor region)
110 is depleted by the high-level potential of the control MOSFET 201.
【０１０７】このため、本実施形態によれば、Ｐ型ウエ
ル層１０２及びＰ+型半導体領域１０３ａと、第５領域
（Ｎ-型型半導体領域）１１０及び第６領域（Ｐ+型半導
体領域）１１１との間の接合部に形成される空乏層を光
電変換部３０９の方向に延ばすことができるため、寄生
容量Ｃを低減することができ、ひいては、信号電荷によ
る電位変動Ｖを大きくすることができ、出力変換効率を
向上させることができる。For this reason, according to the present embodiment, the P-type well layer 102 and the P + -type semiconductor region 103a, the fifth region (N − -type semiconductor region) 110 and the sixth region (P + -type semiconductor region) Since the depletion layer formed at the junction between the gate electrode 111 and the gate electrode 111 can be extended in the direction of the photoelectric conversion portion 309, the parasitic capacitance C can be reduced, and the potential variation V due to the signal charge can be increased. As a result, the output conversion efficiency can be improved.
【０１０８】ここで、第２、第６及び第７の実施形態と
同様に、第５領域（Ｎ型半導体領域）１１０は空乏化さ
れてはいるものの、第１領域（Ｎ+型半導体領域）１０
６及び第３領域（Ｎ型半導体領域）１０７と同様に光電
変換部３０９として機能し、光電変換された信号電荷は
電位の深い第１領域（Ｎ+型半導体領域）１０６及び第
３領域（Ｎ型半導体領域）１０７から順次蓄積されてい
くことになる。Here, as in the second, sixth and seventh embodiments, the fifth region (N-type semiconductor region) 110 is depleted, but the first region (N + type semiconductor region). 10
6 and the third region (N-type semiconductor region) 107, functioning as the photoelectric conversion unit 309, and the signal charges subjected to the photoelectric conversion are converted into the first region (N + -type semiconductor region) 106 and the third region (N (Type semiconductor region) 107.
【０１０９】また、第６の実施形態と同様に、信号電荷
が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積さ
れているときのリセット電位ＶＤＤから電位ａまでの寄
生容量Ｃ１よりも、信号電荷が第５領域（Ｎ-型半導体
領域）１１０の下方にまで蓄積されているときの電位ａ
から電位ｃまでの寄生容量Ｃ２の方が大きくなるため、
図４に示したように、入射光量に対して２段階の入射光
量−出力電圧特性を得ることができ、高ダイナミックレ
ンジ化を図ることができる。Further, similarly to the sixth embodiment, the signal charge is lower than the parasitic capacitance C1 from the reset potential VDD to the potential a when the signal charge is accumulated below the first region (N + type semiconductor region) 106. , The potential a when the signal charge is accumulated below the fifth region (N − type semiconductor region) 110
Since the parasitic capacitance C2 from to the potential c becomes larger,
As shown in FIG. 4, it is possible to obtain the incident light amount-output voltage characteristics in two stages with respect to the incident light amount, and to achieve a high dynamic range.
【０１１０】さらに、本実施形態においては、空乏化さ
れる第５領域（Ｎ-型半導体領域）１１０上に基準電位
に固定された第６領域（Ｐ+型半導体領域）１１１が配
置されているため、シリコン／酸化膜界面からの発生電
流を再結合により消滅させることが可能である。このた
め、光電変換によらないノイズ成分の低減を行うことが
できる。Further, in the present embodiment, a sixth region (P + -type semiconductor region) 111 fixed at the reference potential is arranged on a fifth region (N − -type semiconductor region) 110 to be depleted. Therefore, the current generated from the silicon / oxide film interface can be eliminated by recombination. For this reason, it is possible to reduce a noise component that is not based on photoelectric conversion.
【０１１１】なお、本実施形態における第５領域（Ｎ-
型半導体領域）１１０及び第６領域（Ｐ+型半導体領
域）１１１は、図１に示した第１の実施形態に係るＣＭ
ＯＳセンサにおいても、形成することが可能である。こ
の場合には、第５領域（Ｎ-型半導体領域）１１０及び
第６領域（Ｐ+型半導体領域）１１１は、Ｐ+型半導体領
域１０３ａと第２領域（Ｎ型半導体領域）１１４との間
に形成される。[0111] Incidentally, the fifth region in the present embodiment (N -
Type semiconductor region) 110 and the sixth region (P + type semiconductor region) 111 are the CMs according to the first embodiment shown in FIG.
An OS sensor can also be formed. In this case, the fifth region (N − type semiconductor region) 110 and the sixth region (P + type semiconductor region) 111 are between the P + type semiconductor region 103a and the second region (N type semiconductor region) 114. Formed.
【０１１２】[第１０の実施形態]図１４は本発明の第１
０の実施形態に係るＣＭＯＳセンサの基本セルの断面図
である。[Tenth Embodiment] FIG. 14 shows a tenth embodiment of the present invention.
It is sectional drawing of the basic cell of the CMOS sensor which concerns on Embodiment 0.
【０１１３】本実施形態に係るＣＭＯＳセンサは、図１
３に示した第９の実施形態に係るＣＭＯＳセンサと比較
して、単一の第６領域（Ｐ+型半導体領域）１１１に代
えて、複数の第６領域が形成されている点が異なってい
る。これ以外の構成は第９の実施形態に係るＣＭＯＳセ
ンサと同じである。The CMOS sensor according to the present embodiment has the structure shown in FIG.
Compared to the CMOS sensor according to the ninth embodiment shown in FIG. 3, a plurality of sixth regions are formed instead of the single sixth region (P + type semiconductor region) 111. I have. Other configurations are the same as those of the CMOS sensor according to the ninth embodiment.
【０１１４】すなわち、本実施形態における第６領域
は、第１の小領域としてのＰ+型半導体領域１１１ａ
と、第２の小領域としてのＰ+型半導体領域１１１ｂ
と、からなっている。第１の小領域（Ｐ+型半導体領
域）１１１ａは第３領域（Ｎ型半導体領域）１０７に隣
接して形成されており、第２の小領域（Ｐ+型半導体領
域）１１１ｂは第１の小領域（Ｐ+型半導体領域）１１
１ａに隣接して形成されている。That is, the sixth region in this embodiment is a P + type semiconductor region 111a as a first small region.
And a P + type semiconductor region 111b as a second small region
And, it consists of. The first small region (P + -type semiconductor region) 111a is formed adjacent to the third region (N-type semiconductor region) 107, and the second small region (P + -type semiconductor region) 111b is formed of the first small region (P + -type semiconductor region) 111b. Small region (P + type semiconductor region) 11
1a.
【０１１５】第１の小領域（Ｐ+型半導体領域）１１１
ａには基準電位（ＧＮＤ）が与えられている。また、第
１の小領域（Ｐ+型半導体領域）１１１ａの不純物濃度
は第２の小領域（Ｐ+型半導体領域）１１１ｂの不純物
濃度よりも高く設定されている。First small region (P + type semiconductor region) 111
The reference potential (GND) is given to a. The impurity concentration of the first small region (P + -type semiconductor regions) 111a is set to be higher than the impurity concentration of the second small region (P + -type semiconductor regions) 111b.
【０１１６】以上のように、本実施形態における光電変
換部３１０は、第１領域（Ｎ+型半導体領域）１０６
と、第３領域（Ｎ型半導体領域）１０７と、第５領域
（Ｎ-型半導体領域）１１０と、第６領域をなす第１の
小領域（Ｐ+型半導体領域）１１１ａ及び第２の小領域
（Ｐ+型半導体領域）１１１ｂと、から形成されてい
る。As described above, the photoelectric conversion section 310 in the present embodiment includes the first region (N + type semiconductor region) 106
A third region (N-type semiconductor region) 107, a fifth region (N − -type semiconductor region) 110, a first small region (P + -type semiconductor region) 111a and a second small region And a region (P + type semiconductor region) 111b.
【０１１７】このうち、第５領域（Ｎ-型半導体領域）
１１０は制御用ＭＯＳＦＥＴ２０１のハイレベルの電位
により空乏化される。Of these, the fifth region (N − type semiconductor region)
110 is depleted by the high-level potential of the control MOSFET 201.
【０１１８】このため、本実施形態によれば、Ｐ型ウエ
ル層１０２及びＰ+型半導体領域１０３ａと、第５領域
（Ｎ型半導体領域）１１０及び第６領域（Ｐ+型半導体
領域）１１１ａ、１１１ｂとの間の接合部に形成される
空乏層を光電変換部３１０の方向に延ばすことができる
ため、寄生容量Ｃを低減することができ、ひいては、信
号電荷による電位変動Ｖを大きくすることができ、出力
変換効率を向上させることができる。For this reason, according to this embodiment, the P-type well layer 102 and the P + -type semiconductor region 103a, the fifth region (N-type semiconductor region) 110 and the sixth region (P + -type semiconductor region) 111a, Since the depletion layer formed at the junction between the first electrode 111b and the second electrode 111b can be extended in the direction of the photoelectric conversion section 310, the parasitic capacitance C can be reduced, and the potential variation V due to the signal charge can be increased. As a result, the output conversion efficiency can be improved.
【０１１９】ここで、第９の実施形態と同様に、第５領
域（Ｎ型半導体領域）１１０は空乏化されてはいるもの
の、第１領域（Ｎ+型半導体領域）１０６及び第３領域
（Ｎ型半導体領域）１０７と同様に光電変換部３１０と
して機能し、光電変換された信号電荷は電位の深い第１
領域（Ｎ+型半導体領域）１０６及び第３領域（Ｎ型半
導体領域）１０７から順次蓄積されていくことになる。Here, as in the ninth embodiment, the fifth region (N-type semiconductor region) 110 is depleted, but the first region (N + -type semiconductor region) 106 and the third region (N-type semiconductor region) Like the N-type semiconductor region) 107, it functions as the photoelectric conversion unit 310, and the photoelectrically converted signal charge is applied to the first potential having the deep potential.
The region (N + type semiconductor region) 106 and the third region (N type semiconductor region) 107 are sequentially accumulated.
【０１２０】また、第７の実施形態と同様に、信号電荷
が第１領域（Ｎ+型半導体領域）１０６の下方に蓄積さ
れているときのリセット電位ＶＤＤから電位ａまでの寄
生容量Ｃ１よりも、信号電荷が第１の小領域（Ｐ+型半
導体領域）１１１ａの下方にまで蓄積されているときの
電位ａから電位ｂまでの寄生容量Ｃ２の方が大きくな
り、さらに、信号電荷が第２の小領域（Ｐ+型半導体領
域）１１１ｂの下方にまで蓄積されているときの電位ｂ
から電位ｃまでの寄生容量Ｃ３の方が寄生容量Ｃ２より
も大きくなるため、図１１に示すように、入射光量に対
して３段階の入射光量−出力電圧特性を得ることがで
き、高ダイナミックレンジ化を図ることができる。Further, similarly to the seventh embodiment, the signal charge is lower than the parasitic capacitance C1 from the reset potential VDD to the potential a when the signal charge is accumulated below the first region (N + type semiconductor region) 106. When the signal charge is accumulated below the first small region (P + type semiconductor region) 111a, the parasitic capacitance C2 from the potential a to the potential b becomes larger, and the signal charge is further reduced to the second. Potential b when accumulated below the small region (P + type semiconductor region) 111b
Is larger than the parasitic capacitance C2 from the point c to the potential c, as shown in FIG. 11, three levels of incident light quantity-output voltage characteristics can be obtained with respect to the incident light quantity, and a high dynamic range can be obtained. Can be achieved.
【０１２１】さらに、本実施形態においては、第９の実
施形態と同様に、空乏化される第５領域（Ｎ-型半導体
領域）１１０上に基準電位に固定された第６領域（Ｐ+
型半導体領域）１１１ａ、１１１ｂが配置されているた
め、シリコン／酸化膜界面からの発生電流を再結合によ
り消滅させることが可能である。このため、光電変換に
よらないノイズ成分の低減を行うことができる。Further, in the present embodiment, similarly to the ninth embodiment, the sixth region (P + ) fixed to the reference potential is placed on the fifth region (N − type semiconductor region) 110 to be depleted.
Since the (type semiconductor regions) 111a and 111b are arranged, the current generated from the silicon / oxide film interface can be eliminated by recombination. For this reason, it is possible to reduce a noise component that is not based on photoelectric conversion.
【０１２２】なお、本実施形態における第５領域（Ｎ-
型半導体領域）１１０並びに第６領域をなす第１の小領
域（Ｐ+型半導体領域）１１１ａ及び第２の小領域（Ｐ+
型半導体領域）１１１ｂは、図１に示した第１の実施形
態に係るＣＭＯＳセンサにおいても、形成することが可
能である。この場合には、第５領域（Ｎ-型半導体領
域）１１０と、第６領域をなす第１の小領域（Ｐ+型半
導体領域）１１１ａ及び第２の小領域（Ｐ+型半導体領
域）１１１ｂとは、Ｐ+型半導体領域１０３ａと第２領
域（Ｎ型半導体領域）１１４との間に形成される。[0122] Incidentally, the fifth region in the present embodiment (N -
Semiconductor region) 110, a first small region (P + -type semiconductor region) 111a and a second small region (P +
The type semiconductor region) 111b can be formed also in the CMOS sensor according to the first embodiment shown in FIG. In this case, the fifth region (N − -type semiconductor region) 110, the first small region (P + -type semiconductor region) 111 a and the second small region (P + -type semiconductor region) 111 b forming the sixth region Is formed between the P + type semiconductor region 103a and the second region (N type semiconductor region) 114.
【０１２３】なお、本実施形態においては、第６領域は
２個の小領域から形成されているが、第６領域をなす小
領域の数は２には限定されない。第６領域を３個又は４
個以上の小領域から構成することもできる。この場合、
第３領域（Ｎ型半導体領域）１０７に近い小領域ほど不
純物濃度を高くすることが好ましい。Although the sixth region is formed of two small regions in the present embodiment, the number of small regions constituting the sixth region is not limited to two. Six or four sixth regions
It can also be composed of more than two small areas. in this case,
It is preferable that the impurity concentration be higher in a small region closer to the third region (N-type semiconductor region) 107.
【０１２４】また、第６領域を複数の小領域から構成す
る場合には、第３領域（Ｎ型半導体領域）１０７に近い
小領域ほど不純物濃度が高くなるようにすることができ
る。When the sixth region is composed of a plurality of small regions, the smaller the region is, the closer to the third region (N-type semiconductor region) 107, the higher the impurity concentration can be.
【０１２５】上述の第１乃至第１０の実施形態は上記の
範囲に限定されるものではなく、以下のように、変更す
ることが可能である。The above-described first to tenth embodiments are not limited to the above ranges, but can be modified as follows.
【０１２６】例えば、各実施形態における半導体領域の
数は各実施形態に示された数に限定されるものではな
い。For example, the number of semiconductor regions in each embodiment is not limited to the number shown in each embodiment.
【０１２７】また、制御用ゲートの役割として、光電変
換部を所望の電位にリセットする動作について記載した
が、この動作に限定されるものではない。Although the operation of resetting the photoelectric conversion unit to a desired potential has been described as the role of the control gate, the operation is not limited to this operation.
【０１２８】また、第１領域（Ｎ+型半導体領域）１０
６とＮ+型半導体領域１０５とは同一の層として形成す
ることも可能である。The first region (N + type semiconductor region) 10
6 and the N + -type semiconductor region 105 can be formed as the same layer.
【０１２９】また、各実施形態において、半導体領域の
極性をＮ型とＰ型との間で入れ替えることも可能であ
る。In each embodiment, the polarity of the semiconductor region can be switched between N-type and P-type.
【０１３０】さらに、各実施形態においては、Ｐ型半導
体基板１０１を用いたが、Ｎ型半導体基板を使用するこ
とも可能である。Further, in each of the embodiments, the P-type semiconductor substrate 101 is used, but an N-type semiconductor substrate may be used.
【０１３１】[0131]
【発明の効果】以上のように、本発明に係る固体撮像装
置においては、光電変換部のソースフォロア回路への接
続領域及びこの領域から制御用ゲートに至る領域以外の
領域が、制御用ＭＯＳＦＥＴのハイレベルの電位により
空乏化されているため、光電変換部の寄生容量Ｃを小さ
くすることができる。このため、本発明によれば、信号
電荷による電位変動Ｖを大きくすることができ、出力変
換効率を向上させることが可能である。As described above, in the solid-state imaging device according to the present invention, the region other than the region where the photoelectric conversion unit is connected to the source follower circuit and the region extending from this region to the control gate are formed by the control MOSFET. Since the depletion is caused by the high-level potential, the parasitic capacitance C of the photoelectric conversion unit can be reduced. Therefore, according to the present invention, the potential fluctuation V due to the signal charge can be increased, and the output conversion efficiency can be improved.
【０１３２】また、本発明に係る固体撮像装置において
は、入射光量に対する信号出力特性を２段階又は３段階
に切り替えることができ、高ダイナミックレンジに対応
することができるという効果がある。Further, in the solid-state imaging device according to the present invention, the signal output characteristic with respect to the amount of incident light can be switched between two or three steps, and there is an effect that a high dynamic range can be accommodated.
【０１３３】さらに、本発明に係る固体撮像装置によれ
ば、空乏化される第１導電型半導体領域上に基準電位に
固定された第２導電型半導体領域を配置することが可能
であるため、シリコン／酸化膜界面からの発生電流を再
結合により消滅させることができ、光電変換によらない
ノイズ成分の低減を行うことができる。Further, according to the solid-state imaging device of the present invention, the second conductivity type semiconductor region fixed at the reference potential can be arranged on the first conductivity type semiconductor region to be depleted. The current generated from the silicon / oxide film interface can be eliminated by recombination, and noise components not due to photoelectric conversion can be reduced.
【図１】本発明の第１の実施形態に係るＣＭＯＳセンサ
の基本セルの断面図である。FIG. 1 is a sectional view of a basic cell of a CMOS sensor according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態に係るＣＭＯＳセンサ
における入射光量、電位と出力電圧との関係を示すグラ
フである。FIG. 2 is a graph showing a relationship between an incident light amount, a potential, and an output voltage in the CMOS sensor according to the first embodiment of the present invention.
【図３】本発明の第２の実施形態に係るＣＭＯＳセンサ
の基本セルの断面図である。FIG. 3 is a sectional view of a basic cell of a CMOS sensor according to a second embodiment of the present invention.
【図４】本発明の第２の実施形態に係るＣＭＯＳセンサ
における入射光量、電位と出力電圧との関係を示すグラ
フである。FIG. 4 is a graph showing a relationship between an incident light amount, a potential, and an output voltage in a CMOS sensor according to a second embodiment of the present invention.
【図５】本発明の第３の実施形態に係るＣＭＯＳセンサ
の基本セルの断面図である。FIG. 5 is a sectional view of a basic cell of a CMOS sensor according to a third embodiment of the present invention.
【図６】本発明の第４の実施形態に係るＣＭＯＳセンサ
の基本セルの断面図である。FIG. 6 is a sectional view of a basic cell of a CMOS sensor according to a fourth embodiment of the present invention.
【図７】本発明の第５の実施形態に係るＣＭＯＳセンサ
の基本セルの断面図である。FIG. 7 is a sectional view of a basic cell of a CMOS sensor according to a fifth embodiment of the present invention.
【図８】本発明の第６の実施形態に係るＣＭＯＳセンサ
の基本セルの断面図である。FIG. 8 is a sectional view of a basic cell of a CMOS sensor according to a sixth embodiment of the present invention.
【図９】本発明の第６の実施形態に係るＣＭＯＳセンサ
の基本セルの変形例の部分的断面図である。FIG. 9 is a partial cross-sectional view of a modification of the basic cell of the CMOS sensor according to the sixth embodiment of the present invention.
【図１０】本発明の第７の実施形態に係るＣＭＯＳセン
サの基本セルの断面図である。FIG. 10 is a sectional view of a basic cell of a CMOS sensor according to a seventh embodiment of the present invention.
【図１１】本発明の第７の実施形態に係るＣＭＯＳセン
サにおける入射光量、電位と出力電圧との関係を示すグ
ラフである。FIG. 11 is a graph showing a relationship between an incident light amount, a potential, and an output voltage in a CMOS sensor according to a seventh embodiment of the present invention.
【図１２】本発明の第８の実施形態に係るＣＭＯＳセン
サの基本セルの断面図である。FIG. 12 is a sectional view of a basic cell of a CMOS sensor according to an eighth embodiment of the present invention.
【図１３】本発明の第９の実施形態に係るＣＭＯＳセン
サの基本セルの断面図である。FIG. 13 is a sectional view of a basic cell of a CMOS sensor according to a ninth embodiment of the present invention.
【図１４】本発明の第１０の実施形態に係るＣＭＯＳセ
ンサの基本セルの断面図である。FIG. 14 is a sectional view of a basic cell of a CMOS sensor according to a tenth embodiment of the present invention.
【図１５】従来のＣＭＯＳセンサの基本セルの断面図及
びこの基本セルにおける光電変換部の信号電荷蓄積中の
電荷の状態図である。FIG. 15 is a sectional view of a basic cell of a conventional CMOS sensor and a state diagram of charges during signal charge accumulation of a photoelectric conversion unit in the basic cell.
【図１６】従来のＣＭＯＳセンサの基本セルの断面図及
びこの基本セルにおける光電変換部の信号電荷をリセッ
トしたときの状態図である。FIG. 16 is a sectional view of a basic cell of a conventional CMOS sensor and a state diagram when signal charges of a photoelectric conversion unit in the basic cell are reset.
【図１７】図１７（ａ）は従来のＣＭＯＳセンサのブロ
ック図であり、図１７（ｂ）は従来のＣＭＯＳセンサの
接続状態を示す回路図である。FIG. 17A is a block diagram of a conventional CMOS sensor, and FIG. 17B is a circuit diagram showing a connection state of the conventional CMOS sensor.
【図１８】従来のＣＭＯＳセンサの入射光量、電位と出
力電圧との関係を示すグラフである。FIG. 18 is a graph showing a relationship between an incident light amount, a potential, and an output voltage of a conventional CMOS sensor.
１０１ Ｐ型半導体基板 １０２ Ｐ型ウエル層 １０３ａ、１０３ｂ 素子分離領域となるＰ+型半導体
領域 １０５ 制御用ＭＯＳＦＥＴのドレインとなるＮ+型半
導体領域 １０６ 第１領域としてのＮ+型半導体領域 １０７ 第３領域としてのＮ型半導体領域 １０８ 第２領域としてのＮ-型半導体領域 １１０ 第５領域としてのＮ-型半導体領域 １１１ 第６領域としてのＰ+型半導体領域 １１３ 第５領域としてのＮ型半導体領域 １１１ａ 第６領域の第１の小領域としてのＰ+型半導
体領域 １１１ｂ 第６領域の第２の小領域としてのＰ+型半導
体領域 １１４ 第２領域としてのＮ型半導体領域 １１６ 第４領域としてのＮ-型半導体領域 １１７ 第４領域の第１の小領域としてのＮ-型半導体
領域 １１８ 第４領域の第２の小領域としてのＮ-型半導体
領域 ２０１ 制御用ＭＯＳＦＥＴ ２０２ 第１ＭＯＳＦＥＴ ２０３ 第２ＭＯＳＦＥＴ ２０４ 第３負荷ＭＯＳＦＥＴ ２０５ 暗出力転送ＭＯＳＦＥＴ ２０６ 明出力転送ＭＯＳＦＥＴ ２０７ 暗出力蓄積容量 ２０８ 明出力蓄積容量 ３０１、３０２、３０３、３０５、３０６、３０７、３
０８、３０９、３１０光電変換部Reference Signs List 101 P-type semiconductor substrate 102 P-type well layer 103a, 103b P + -type semiconductor region 105 serving as an element isolation region 105 N + -type semiconductor region serving as a drain of control MOSFET 106 N + -type semiconductor region 107 serving as first region 107 Third N as N-type semiconductor region 108 and the second region as a region - -type semiconductor region 111 N-type semiconductor region serving as a P + -type semiconductor region 113 fifth region of the sixth region - -type semiconductor region 110 N as a fifth region 111a as N-type semiconductor region 116 fourth region as P + -type semiconductor region 114 and the second region of the second subregion of the P + -type semiconductor regions 111b sixth region of the first subregion of the sixth region N - type semiconductor region 117 N as a first small area of the fourth region - -type semiconductor region 118 N as a second small area of the fourth region - -type semiconductor Band 201 control MOSFET 202 first MOSFET 203 first MOSFET 204 third load MOSFET 205 dark output transfer MOSFET 206 bright output transfer MOSFET 207 dark output storage capacitor 208 bright output accumulation capacitor 301,302,303,305,306,307,3
08, 309, 310 photoelectric conversion unit
Claims (22)
に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を
有し、前記光電変換部で発生した電荷による電位変化を
ソースフォロアアンプを介して出力するＸＹアドレス型
固体撮像装置において、 前記光電変換部は、 前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導
電型の第１領域と、 前記第１領域に隣接する第１導電型の第２領域と、 を有することを特徴とする固体撮像装置。1. A semiconductor device comprising: a semiconductor layer of a second conductivity type; a photoelectric conversion unit formed on the semiconductor layer; and a control MOSFET; and a source follower for detecting a potential change due to charges generated in the photoelectric conversion unit. In the XY address type solid-state imaging device outputting through an amplifier, the photoelectric conversion unit includes: a first conductivity type first region adjacent to a gate electrode of the control MOSFET; and a first conductivity type adjacent to the first region. And a second region of the mold.
に形成された光電変換部と、制御用ＭＯＳＦＥＴと、を
有し、前記光電変換部で発生した電荷による電位変化を
ソースフォロアアンプを介して出力するＸＹアドレス型
固体撮像装置において、 前記光電変換部は、 前記制御用ＭＯＳＦＥＴのゲート電極に隣接した第１導
電型の第３領域と、 前記第３領域内に形成された第１導電型の第１領域と、 を有することを特徴とする固体撮像装置。2. A semiconductor device comprising: a semiconductor layer of a second conductivity type; a photoelectric conversion unit formed on the semiconductor layer; and a control MOSFET; and a source follower for detecting a potential change due to charges generated in the photoelectric conversion unit. In the XY address type solid-state imaging device that outputs the signal via an amplifier, the photoelectric conversion unit includes a first conductivity type third region adjacent to a gate electrode of the control MOSFET, and a third region formed in the third region. And a first region of one conductivity type.
記第３領域に隣接する第１導電型の第４領域を有するこ
とを特徴とする請求項１又は２に記載の固体撮像装置。3. The solid-state imaging device according to claim 1, wherein the photoelectric conversion unit has a first region or a fourth region of a first conductivity type adjacent to the third region.
であることを特徴とする請求項３に記載の固体撮像装
置。4. The solid-state imaging device according to claim 3, wherein the fourth area includes a plurality of areas.
第５領域と、 前記第５領域上に形成された第２導電型の第６領域と、 を有することを特徴とする請求項１又は２に記載の固体
撮像装置。5. The fifth region of the first conductivity type adjacent to the first region or the third region, and the sixth region of the second conductivity type formed on the fifth region. The solid-state imaging device according to claim 1, further comprising:
であることを特徴とする請求項５に記載の固体撮像装
置。6. The solid-state imaging device according to claim 5, wherein the sixth area is composed of a plurality of areas.
層が前記第１領域又は前記第３領域からなるものである
ことを特徴とする請求項１乃至６の何れか一項に記載の
固体撮像装置。7. The solid-state imaging device according to claim 1, wherein the diffusion layer on the opposite side of the control MOSFET is formed of the first region or the third region. apparatus.
域に囲まれていることを特徴とする請求項２乃至７の何
れか一項に記載の固体撮像装置。8. The solid-state imaging device according to claim 2, wherein the first region is entirely surrounded by the third region.
第３領域に囲まれ、かつ、前記第３領域に囲まれていな
い領域において前記第４領域、前記第５領域又は前記第
６領域と接していることを特徴とする請求項２乃至７の
何れか一項に記載の固体撮像装置。9. The fourth region, the fifth region, or the first region in a region where the first region is partially surrounded by the third region and is not surrounded by the third region. The solid-state imaging device according to claim 2, wherein the solid-state imaging device is in contact with six regions.
純物濃度が低いことを特徴とする請求項１及び３乃至７
の何れか一項に記載の固体撮像装置。10. The semiconductor device according to claim 1, wherein the second region has a lower impurity concentration than the first region.
The solid-state imaging device according to claim 1.
純物濃度が低いことを特徴とする請求項２乃至１０の何
れか一項に記載の固体撮像装置。11. The solid-state imaging device according to claim 2, wherein the third region has a lower impurity concentration than the first region.
第１領域よりも不純物濃度が低いことを特徴とする請求
項３、４及び請求項７乃至１１の何れか一項に記載の固
体撮像装置。12. The solid according to claim 3, wherein the third region and the fourth region have an impurity concentration lower than that of the first region. Imaging device.
純物濃度が低いことを特徴とする請求項１２に記載の固
体撮像装置。13. The solid-state imaging device according to claim 12, wherein the fourth region has a lower impurity concentration than the third region.
領域の不純物濃度は全てほぼ同一であることを特徴とす
る請求項４及び請求項７乃至１３の何れか一項に記載の
固体撮像装置。14. The solid-state imaging device according to claim 4, wherein the impurity concentration of each of the plurality of regions in the fourth region is substantially the same. apparatus.
領域の不純物濃度は前記第１領域又は前記第３領域に近
い位置にある領域ほど高いものであることを特徴とする
請求項４及び請求項７乃至１３の何れか一項に記載の固
体撮像装置。15. The semiconductor device according to claim 4, wherein the impurity concentration of each of the plurality of fourth regions is higher in a region closer to the first region or the third region. The solid-state imaging device according to claim 7.
純物濃度が低いことを特徴とする請求項５及び請求項７
乃至１１の何れか一項に記載の固体撮像装置。16. The semiconductor device according to claim 5, wherein the fifth region has a lower impurity concentration than the third region.
12. The solid-state imaging device according to claim 1.
領域の不純物濃度は全てほぼ同一であることを特徴とす
る請求項６及び請求項７乃至１１の何れか一項に記載の
固体撮像装置。17. The solid-state imaging device according to claim 6, wherein the impurity concentration of each of the sixth regions including a plurality of regions is substantially the same. apparatus.
領域の不純物濃度は前記第１領域又は前記第３領域に近
い位置にある領域ほど高いものであることを特徴とする
請求項６及び請求項７乃至１１の何れか一項に記載の固
体撮像装置。18. The semiconductor device according to claim 6, wherein the impurity concentration of each of the sixth regions including a plurality of regions is higher in a region closer to the first region or the third region. The solid-state imaging device according to claim 7.
濃度がほぼ同じであることを特徴とする請求項３、４及
び請求項７乃至１３の何れか一項に記載の固体撮像装
置。19. The solid-state imaging device according to claim 3, wherein the fourth region and the first region have substantially the same impurity concentration.
制御用ＭＯＳＦＥＴのハイレベルの電位により空乏化さ
れていないことを特徴とする請求項２乃至９及び請求項
１１の何れか一項に記載の固体撮像装置。20. The semiconductor device according to claim 2, wherein the first region or the third region is not depleted by a high-level potential of the control MOSFET. The solid-state imaging device according to claim 1.
の電位により空乏化されている領域における空乏化電位
レベルは前記第１領域又は前記第３領域に向かって順次
深くなるように形成されていることを特徴とする請求項
１乃至２０の何れか一項に記載の固体撮像装置。21. A depletion potential level in a region depleted by a high-level potential of the control MOSFET is formed so as to be gradually deeper toward the first region or the third region. The solid-state imaging device according to any one of claims 1 to 20, wherein:
初段ゲート電極に接続されていることを特徴とする請求
項１乃至２１の何れか一項に記載の固体撮像装置。22. The solid-state imaging device according to claim 1, wherein the first region is connected to a first-stage gate electrode of a source follower circuit.
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