KR100477697B1 - 표면에다중리세스가형성된소재가공방법 - Google Patents
표면에다중리세스가형성된소재가공방법 Download PDFInfo
- Publication number
- KR100477697B1 KR100477697B1 KR1019970047492A KR19970047492A KR100477697B1 KR 100477697 B1 KR100477697 B1 KR 100477697B1 KR 1019970047492 A KR1019970047492 A KR 1019970047492A KR 19970047492 A KR19970047492 A KR 19970047492A KR 100477697 B1 KR100477697 B1 KR 100477697B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- exposed surface
- recesses
- deposited
- kpa
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/04—Coating on selected surface areas, e.g. using masks
- C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/58—After-treatment
- C23C14/5806—Thermal treatment
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/58—After-treatment
- C23C14/5886—Mechanical treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Physical Vapour Deposition (AREA)
Abstract
본 발명은 노출된 표면에 다중 리세스가 형성된 소재 가공방법에 관계한다. 본 발명은 질화 티타늄과 같은 재료로된 제 1 장벽층(B), 알루미늄 합금으로된 제 2 층(11) 및 비교적 얇은 질화티타늄층(12)을 침적시키고 이후에 제 2 층이 변형되어서 리세스(10)를 채우도록 샌드위치층이 상승된 열과 압력을 받게하는 단계를 포함한다.
Description
본 발명은 노출된 표면에 다중 리세스가 형성된 소재 가공 방법에 관계하는 것으로 이들 리세스는 높은 가로 세로비를 가지며 고밀도로 존재한다.
마이크로 엔지니어링 및 반도체 장치형성 분야에서 특히 장치의 부품간에 전도성 경로를 형성하기 위해서 높은 가로 세로비를 갖는 리세스를 충진할 필요가 점차 증가되고 있다. 특히, 반도체 장치분야에서 리세스가 매우 인접하여 배열되거나 고밀도로 존재할 때 이러한 리세스를 충진할 필요는 더욱 크다.
본 발명자의 유럽 특허출원 제 0 516 344 호에서 다중 리스세를 가지는 소재의 노출면상에 모든 리세스가 연결될때까지 재료층을 침적시키고 이 층이 용융없이 변형되어 각 리세스를 채우도록 이 층에 상승된 온도 및 압력을 적용하는 단계를 포함하는 리세스 충진 방법이 발표된다. 일반적으로 이 방법은 높은 가로 세로비를 갖는 리세스 문제를 처리하는데는 매우 성공적이지만 고밀도 리세스가 존재하거나 재료가 리세스 안으로 내려갈 때 침적된 층의 그레인(grain)구조가 국부적인 전단을 일으킬 경우에 곤란하다.
본 발명은 노출된 표면에 다중 리세스가 형성된 소재가공 방법으로서, 구멍을 폐쇄하기 위해서 모든 리세스 위로 노출된 표면상에 제 1 재료층을 침적시키고 제 1 층의 상부에 제 2 층을 침적시키고 제 1 층이 리세스안으로 밀려내려가 리세스를 채우도록 층에 열과 압력을 적용하는 단계를 포함한다.
본 발명의 또다른 측면에서 노출된 표면에 다중 리세스가 형성된 소재가공 방법은 제 1 층이 모든 리세스 위로 연장되어서 노출된 표면에 있는 모든 리세스의 위로 연장되어서 노출된 표면에 있는 모든 리세스의 구멍을 완전히 폐쇄할 때까지 노출된 표면상에 제 1 재료층을 침적시키고, 제 1 층 부위가 용융없이 변형되어서 각 리세스를 충진하도록 충분히 상승된 압력 및 상승된 온도를 웨이퍼와 제 1 층에 적용하는 단계를 포함하며, 제 2 재료층은 온도 및 압력의 적용동안 또는 적용에 앞서 제 1 층의 상부에 침적됨을 특징으로 한다.
제 2 층은 반사방지 코팅인 것이 특히 선호되는데, 그 이유는 반사성 금속이 사용될 때 정상적 제조순서의 후속 단계에서 이러한 코팅이 빈번히 요구되기 때문이다. 이러한 층은 스퍼터링(sputtering) 또는 다른 적당한 기술에 의해 침적될 수 있으며 예컨대, 질화티타늄일 수 있다.
제 1 층이 금속인 경우에 제 2 층은 제 1 층의 질화물이나 산화물일 수 있다. 예컨대, "진공 브레이크"를 수단으로 웨이퍼를 대기에 노출시키거나 산소를 도입함으로써 산화물이 형성될 수 있다. 질화물은 고압 적용기간 동안 제 2 층에 질소를 노출함으로써 형성될 수 있다.
제 2 층은 제 1 층에 비해 얇다. 예컨대, 층이 가스에 노출시켜서 형성된 층이거나 산화물이라면 층은 15Å 내지 25Å 범위에 있으며, 반사방지 코팅은 대체로 100Å 내지 500Å 크기이다. 이점은 알루미늄 합금인 경우에 대체로 2500Å 내지 50,000Å인 제 1 층과 비교된다. 보통 제 1 층은 알루미늄 합금, 구리 또는 금과 같은 금속성 전기 전도체이다. 금은 쉽게 산화물 또는 질화물을 형성하지 못하므로 질화티타늄과 같은 코팅을 필요로 한다.
본 발명은 제 1 층의 침적에 앞서 장벽층 또는 윤활층을 형성하기 위해서 얇은 재료층을 침적시키는 것을 포함할 수도 있다. 이층은 질화 티타늄이거나 제 1 층의 재료와 같은 층일 수 있다.
본 발명은 또한 이러한 방법을 사용하여 형성된 장치를 포함한다.
반도체 웨이퍼 등의 상부에 높은 가로 세로비의 리스세 또는 오목부안으로 알루미늄 또는 유사재료층을 밀어넣기 위해 고압 및 고열이 가해질 경우에 층의 상부 표면은 어떠한 조건하에서 거칠어질 수 있으며 그레인 구조가 불규칙적이 될 수 있음이 발견되었다. 이러한 현상은 서로 인접하여 수많은 리세스가 존재하는 경우에 더욱 심각해진다. 도 1 은 이의 실례를 보여준다.
본 발명의 방법에서 이러한 리세스(10)는 처리될 노출면에 있는 모든 구멍을 완전히 폐쇄하기 위해서 제 1 재료층(11)을 침적시키고 제 1 층(11)의 상부에 얇은 제 2 층(12)을 침적시키고 이후에 제 1 층을 용융없이 변형시켜 각 리세스(10)를 채우기에 충분한 상승압력 및 온도에 두 개의 층(11,12)을 노출시킴으로써 충진된다. 도 3 및 도 4 는 침적(deposition) 전후를 보여주며, 결과의 층의 상부 표면에서의 매끄러움의 큰향상의 있음이 도 2에 드러나며 그레인 구조도 더욱 규칙적이다.
반사방지 코팅(즉, 스퍼터링된 질화티타늄)으로서 얇은 제 2 층(12)을 형성하는 것은 특히 편리한데 그 이유는 이러한 코팅이 공정에서 빈번히 요구되기 때문이다. 그러나, 이 층은 제 1 층 재료의 산화물 또는 질화물 일 수도 있다. 산화물은 예컨대 가공시 진공 브레이크를 생성시킴으로써 제 1 층을 산소 또는 대기에 노출함으로써 형성될 수 있다. 질화물층은 층을 질소에 노출함으로써 형성될 수 있는데 이것은 고압 적용동안 편리하게 수행될 수 있다.
대체로 제 1 층은 알루미늄 합금, 구리 또는 금과 같은 금속 전도체이다.
장벽층(13)은 소재의 표면(14)상에 침적되는데 그것이 반도체 웨이퍼인 경우에 부분적으로는 게이트 산화물의 스파이킹(spiking)을 막기 위해서 침적되며 부분적으로는 이러한 장벽층이 제 1 층의 리세스로의 변형을 촉진시키는 역할을 하기 때문이다.
제 2 층의 사용은 EP 0 516 344 의 방법에 관련해서 기술된다. 그러나, 제 2 층은 열 및 압력에 의해 재료층이 리세스로 밀리는 다른 구멍충진 시스템과 함께 사용될 수도 있다.
노출표면에 다중 리세스가 형성된 실리콘 웨이퍼와 같은 소재가 본 발명의 방법에 의해서 가공되어 모든 리세스가 채워져 매끄러운 표면을 가지게 된다.
도 1 은 리세스 충진이 이루어진 이후에 반사방지 코팅이 침적된 유럽 특허출원번호 제 0 516 344 호의 방법에 의해 가공된 웨이퍼의 주사전자 현미경 사진이다.
도 2 는 고압 및 고온이 적용되기 앞서서 반사 방지코팅이 침적된 웨이퍼의 주사 전자 현미경 사진이다.
도 3 은 상승된 압력 및 온도의 적용 이전의 리세스를 보여주는 개략적 단면도이다.
도 4 는 온도 및 압력을 증가시킨후 리세스를 보여준다.
* 부호설명
10 ... 리세스 11, 12, 13 ... 층
14 ... 소재 표면
Claims (13)
- 노출된 표면에 있는 모든 리세스의 구멍을 완전히 폐쇄시키도록 제 1 층이 모든 리세스 위로 연장될 때까지 노출된 표면상에 제 1 재료층을 침적시키고, 제 1 층 부분이 용융 없이 변형하여 각 리세스를 충진 하기에 충분한 상승온도 및 상승압력에 웨이퍼와 제 1 층을 노출시키는 단계를 포함하며, 고온 및 고압 적용동안 또는 적용에 앞서 제 1 층의 상부 상에 제 2 재료층이 침적됨을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항에 있어서, 제 2 층이 반사방지 코팅임을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 제 2 층이 스퍼터링(sputtering)에 의해 침적됨을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 제 2 층이 질화티타늄임을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 제 1 층이 금속이고 제 2 층이 제 1 층의 산화물 또는 질화물임을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 층이 금속 산화물 또는 질화물임을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 5 항에 있어서, 고압 적용단계 동안 제 2 층을 질소에 노출시킴으로써 질화물이 형성됨을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 5 항에 있어서, 제 2 층이 가스에 노출시켜 형성되며 15Å 내지 25Å 의 두께를 가짐을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 제 2 층이 침적되고 100Å 내지 400Å의 두께를 가짐을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 제 1 층이 알루미늄, 알루미늄합금, 구리 또는 금임을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 10 항에 있어서, 제 1 층이 2500Å 내지 50,000Å의 두께를 가짐을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 제 1 항 또는 제 2 항에 있어서, 제 1 층의 침적에 앞선 장벽층 또는 윤활층을 형성하기 위해서 얇은 재료층을 침적시키는 단계를 더욱 포함함을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
- 노출된 표면에 있는 리세스의 구멍을 폐쇄시키도록 모든 리세스 위로 노출된 표면상에 제 1 재료층을 침적시키고, 제 1 층의 상부에 제 2 층을 침적시키고 제 1층이 리세스를 충진 하도록 열과 압력을 적용하는 단계를 포함하는 것을 특징으로 하는, 노출표면에 다중 리세스가 형성된 소재 가공방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9619461.8 | 1996-09-18 | ||
GBGB9619461.8A GB9619461D0 (en) | 1996-09-18 | 1996-09-18 | Method of processing a workpiece |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980024676A KR19980024676A (ko) | 1998-07-06 |
KR100477697B1 true KR100477697B1 (ko) | 2005-06-17 |
Family
ID=66044425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970047492A KR100477697B1 (ko) | 1996-09-18 | 1997-09-18 | 표면에다중리세스가형성된소재가공방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100477697B1 (ko) |
-
1997
- 1997-09-18 KR KR1019970047492A patent/KR100477697B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980024676A (ko) | 1998-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4666737A (en) | Via metallization using metal fillets | |
US5963827A (en) | Method for producing via contacts in a semiconductor device | |
KR920020613A (ko) | 고 종횡비 개구내에서 도전체를 증착하기 위한 방법 | |
EP0310108A2 (en) | Interconnection structure of a semiconductor device and method of manufacturing the same | |
US5780356A (en) | Method for forming metal wire of semiconductor device | |
KR100336554B1 (ko) | 반도체소자의배선층형성방법 | |
KR19990063873A (ko) | 집적 회로용 금속 스택의 티타늄과 알루미늄 합금사이의 개선된 인터페이스 | |
US5412250A (en) | Barrier enhancement at the salicide layer | |
EP0840370B1 (en) | Low temperature aluminum reflow for multilevel metallization | |
US6146993A (en) | Method for forming in-situ implanted semiconductor barrier layers | |
JPH06291084A (ja) | 半導体装置及び半導体装置の中にタングステン接点を製造する方法 | |
EP1162656B1 (en) | Filling holes and the like in substrates | |
US5846877A (en) | Method for fabricating an Al-Ge alloy wiring of semiconductor device | |
KR100477697B1 (ko) | 표면에다중리세스가형성된소재가공방법 | |
US5528081A (en) | High temperature refractory metal contact in silicon integrated circuits | |
US6514389B1 (en) | Method of processing a workpiece | |
US4662989A (en) | High efficiency metal lift-off process | |
KR100213447B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
JP3435061B2 (ja) | 金属配線膜の形成方法 | |
US5350711A (en) | Method of fabricating high temperature refractory metal nitride contact and interconnect structure | |
KR100510465B1 (ko) | 반도체장치의 배리어 금속막 형성방법 | |
CA1282189C (en) | Use of adherent layer for filling contact holes for semiconductor devices | |
KR0156122B1 (ko) | 반도체장치의 제조방법 | |
KR100240025B1 (ko) | 반도체장치의 금속막형성방법 및 그에 따라 금속막이 형성되는 반도체장치 | |
JPH08111455A (ja) | 配線形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110420 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |