KR100476484B1 - 반도체장치형성방법 - Google Patents

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Abstract

두 개의 다른 도전성 물질을 폴리싱하는 방법은 제조의 효율을 위한 동일 폴리싱 장비를 사용할 때, 전도성 물질에 관계없이 각각의 폴리싱을 최적화 하는 반도체 장치 기판 상에 증착된다. 반도체 장치 기판(250)의 텅스텐 층(258) 및 티타늄층(256)은 두개의 다른 슬러리 조성물이나 한개의 폴리셔(10)의 사용으로 폴리싱된다. 두개의 슬러리는 두개의 다른 소스 컨테이너(111 및 112)로부터 동일 폴리싱 플래튼(132) 위로 연속하여 분배될 수 있으며, 상기 제 1 슬러리는 텅스텐이 제거될 때까지 분배된 후 상기 슬러리의 분배는 상기 제 2 슬러리에 대해 티타늄의 제거를 위해 절환된다. 적합한 실시예에서, 제 1 슬러리 조성은 제 2 철 질산염 슬러리인 한편 제 2 슬러리 조성은 옥살릭산 슬러리이다.

Description

반도체 장치 형성 방법
본 발명은 통상적인 폴리싱을 위한 방법에 관한 것으로, 특히 반도체 장치 기판의 폴리싱 방법에 관한 것이다.
화학 기계적 폴리싱(CMP)은 현재 반도체 장치의 기초를 이루는 다양한 물질(material)을 폴리싱하기위해 사용된다. 상기 물질은 텅스텐, 알루미늄, 및 구리와 같은 금속을 포함한다. 물질의 타입에 상관없이 폴리싱되는 유사 기술이 사용된다. 예를 들면, 폴리싱 시스템은 통상 폴리싱 패드가 부착되는 폴리싱 플래튼(polishing platen)을 포함한다. 상기 플래튼이 회전되는 동안 슬러리는 반도체 웨이퍼가 패드에 대해 가압시에 분배된다. 슬러리 및 층 사이의 화학반응 화합물은 폴리싱되며, 상기 슬러리 및 층 내의 연마제들 사이의 기계적 상호작용은 상기 층의 평탄화시키도록 폴리싱된다.
몇가지 예로서, 다른 물질로 이루어진 두개 층은 서로 하나의 반도체 기판 상에 증착되어, 양 물질에 필요한 폴리싱은 사이클시간을 최소화하도록 연속 폴리싱 작업으로 폴리싱되는 것이 바람직하다. 상업적으로 가능한 폴리싱 슬러리는 동일 폴리싱 작업동안 두 개의 다른 물질을 폴리싱하기 위한 이상적인 특성을 제공하지 않는다. 예를 들면, 텅스텐이 폴리싱될 때 티타늄/티타늄 질화층 상에 증착되면, 텅스텐 및 티타늄층의 폴리싱 특성은 크게 다르다. 티타늄은 텅스텐의 폴리싱을 위해 최적화되는 슬러리 화합물을 사용하여 폴리싱하기에는 상대적으로 어려운 물질이다. 통상의 티타늄 폴리싱에 효과적인 슬러리 조성물은 텅스텐 폴리싱에서는 다른 슬러리만큼 빠르지 않다. 모든 경우에서, 한개의 물질을 위한 최적 폴리싱 조건은 예를 들어 텅스텐은 티타늄과 같은 다른 물질의 폴리싱 특성의 저하를 가져온다.
텅스텐과 티타늄의 화합물을 폴리싱하기 위한 하나의 공지된 방법으로는 텅스텐 폴리싱을 위한 조정된 슬러리(즉, 제 2 철 질산염 슬러리)를 갖는 미국 델라웨어주의 로델(주)(Rodel, Inc.)에서 제조된 수바 500(Suba 500)과 같이 상대적으로 경질이거나 또는 연마제 폴리싱 패드를 사용하는 것이 있다. 상기 폴리싱 슬러리는 티타늄과 함께 두드러진 화학적 반응을 하지 않으므로, 보다 경질의 폴리싱 패드의 사용은 기계적으로 티타늄을 제거시키는데 효과적이다. 그러나 상기 방법은 (1)연성의 패드가 사용되면 텅스텐 폴리싱율이 보다 낮아지며, (2)폴리싱하는 동안 산화물 제거 또는 침식이 높아진다는 문제를 포함한다. 산화물 제거 또는 침식이 조밀한 특성 어레이에서는 보다 빠르고 주변 영역에서는 보다 늦어지며 통상적으로 웨이퍼를 가로질러 불균일해 지는 결과가 되어 바람직하지 않다. 또한 미국 델라웨어 윌밍턴의 로델(주)의 폴라이텍스 패드(Politex pad)와 같은 연성 패드의 사용은 산화물의 제거는 줄이지만, 티타늄 제거에는 부적당하다.
텅스텐 및 티타늄 폴리싱의 문제를 극복하기 위한 다른 방법으로는 텅스텐을 폴리싱하여 제거하는 방법이 있으나, 티타늄층이 그 자리에 잔류하게 된다. 알루미늄과 같은 상호 연결 금속층은 잔류 티타늄층 상에 증착된 후, 알루미늄층 및 티타늄층은 동시에 패터닝되거나 에칭된다. 알루미늄과 함께 티타늄층의 에칭에 의해서 티타늄이 제거되는 폴리싱이 필요하다. 그럼에도 불구하고, 티타늄층은 텅스텐의 폴리싱되는 동안 폴리싱 방법으로 노출된다. 따라서, 알루미늄 아래에서 티타늄의 질은 불충분해지고 알루미늄 상호 연결 결과의 신뢰성은 저하된다.
따라서, 산업계에서는 효과적인 비용으로 두개의 다른 도전 물질을 효과적으로 폴리싱할 수 있는 폴리싱 방법을 확립하는 것이 요구되며 이는 제조 환경에 도움을 준다.
일반적으로, 본 발명은 반도체 장치 기판 상에 증착되는 두개의 다른 물질을 폴리싱하는 방법을 제공한다. 폴리싱을 위한 종래기술은 공통의 슬러리 및 폴리싱 매개변수를 사용하여 다른 물질을 연속적으로 증착하며, 본 발명의 제조효율을 위해 동일 폴리싱 설비를 사용할 때, 도전성 물질의 폴리싱을 각각 독립적으로 최적화 한다. 일 실시예에서, 텅스텐층은 티타늄층 상에 증착되며, 두개의 층은 한개의 폴리셔를 사용하여 폴리싱되나, 두개의 다른 슬러리 계통이 사용된다. 제 1 슬러리 화합물은 텅스텐 폴리싱을 위해 최적화 되며, 제 2 슬러리 화합물은 티타늄 폴리싱을 위해 최적화 된다. 두개의 슬러리는 두개의 다른 소스로부터 동일 폴리싱 플래튼 및 패드 위에 순차적으로 분배될 수 있으며, 상기 제 1 슬러리는 텅스텐이 제거될 때까지 분배되고, 다음에 슬러리의 분배는 티타늄의 제거를 위한 제 2 슬러리로 전환된다. 바람직한 실시예에서, 제 2 슬러리 화합물은 옥살릭산을 기초로한 슬러리이고, 제 1 슬러리 화합물은 제 2 철 질산염을 기초로 한 슬러리이다. 상기 실시예에서, 양 슬러리는 동일 pH(제 2 철 질산염 및 옥살릭산은 산성)를 가진다. 옥살릭산(oxalic acid) 슬러리의 사용으로, 제 2 슬러리 화합물은 전통적인 텅스텐 슬러리 조성보다 더욱 효과적으로 티타늄을 폴리싱 할 뿐만 아니라, 반도체 장치 기판의 유전체층 내부로 철의 불필요한 결합을 예방하도록 철의 원자도 고정시킨다. 바람직하게는, 두개의 전도층의 폴리싱은 반도체 기판이 회전 패드와 연속 접촉되는 동안 동일 폴리싱 패드의 사용으로 성취하지만, 두개의 다른 폴리싱 슬러리는 두개의 다른 도전성 물질을 폴리싱 하기 위해 동일 패드 위로 순차적으로 증착된다. 동일 폴리싱 플래튼 및 패드 위로 단지 두개의 다른 슬러리를 분배시킴으로써, 제조 시간은 폴리싱들 사이의 웨이퍼의 유동이 불필요하므로 역효과를 받지 않는다.
상술한 내용의 다른 특징과 이점은 도 1 내지 도 5 에 관련된 상세한 설명으로부터 더욱 명확해질 것이다. 도면에서 축척의 기입은 필요치 않아 나타내지 않으며, 본 발명의 유사한 다른 실시예에 대하여는 명확하게 기재하지 않았다.
도 1은 본 발명의 수행에 사용되는 화학 기계적 폴리셔(10)의 부분 개략도를 포함한다. 기계 화학적 폴리셔(10)는 피드 부분품(11)과 폴리싱 부분품(13)을 포함하는 두개 부분품을 가진다. 피드 부분품의 내부에는 두개 컨테이너(111 및 112)가 위치한다. 두개의 컨테이너(111 및 112)는 본 발명에 따른 반도체 장치 기판의 두개의 도전층을 폴리싱 하기 위한 두개의 다른 폴리싱 용액을 포함한다. 예를 들면, 컨테이너(111)는 제 2 철 질산염과 같은 텅스텐 폴리싱 슬러리를 포함하며, 컨테이너(112)는 옥살릭산 슬러리와 같은 티타늄 폴리싱을 위해 선정된 폴리싱 슬러리를 포함한다. 도 1에 도시된 실시예에서는, 두 개의 다른 폴리싱 슬러리가 예비 혼합되며(즉, 슬러리의 3대 주요 부재인 산화작용제, 연마제 입자, 및 물이 컨테이너 내부에서 함께 혼합됨), 산화 부재 및 폴리싱 슬러리의 회석된 연마 부재가 저장되고 별개로 분출될 수 있으며, 그 다음 폴리싱 패드 위로 분배점 근처에서 혼합된다는 사실은 매우 중요하다.
컨테이너(111 및 112) 내부의 슬러리는 각각 피드라인(113 및 114)을 통해 매니홀드(121)로 흐른다. 펌프(115 및 116)는 각각 피드 라인(113 및 114)을 통한 흐름을 조절한다. 매니홀드(121)는 폴리싱 패드에 대한 슬러리의 흐름을 조절한다. 밸브(도시 안됨)는 폴리싱 패드로 전달되는 두개의 슬러리에 의존하여 폴리셔에 의해 개폐된다.
매니폴드를 통과한 후, 소망된 폴리싱 슬러리는 배관(122)의 일부를 통해 흐르며 폴리싱 부분품(13)으로 인도된다. 폴리싱 부분품(13)은 터브(131,tub), 플래튼(132) 및 폴리싱 패드를 포함한다. 간략화를 위해, 플래튼 및 폴리싱 패드의 조합은 플래튼(132)으로서 나타낸다. 상기 플래튼(132) 위에는 기판 홀더 및 반도체 장치 기판(134)가 위치한다. 폴리싱되는 동안, 폴리싱 슬러리는 배관(122)으로부터 플래튼(132) 위로 분배되며, 과잉 슬러리는 터브(131)에 의해 종국적으로 수용되며, 그 때 폴리싱 슬러리는 재사용되거나 버려진다. 기판(134)은, 슬러리가 분배되고 플래튼이 기판의 노출된 층을 폴리싱하도록 회전하는 동안, 패드에 대해서 유지한다.
도 2 내지 도 5에 도시된 횡단면도는 본 발명에 의해 실행되는 예를 들면 도 1의 폴리셔를 사용하여 어떻게 반도체 장치 기판(250)이 처리되는가를 나타내는 실예를 도시한다. 도 2 의 반도체 장치 기판(250)은 무반사 코팅부(254, Anti-reflective coating, 이하 ARC라함)가 위에 놓여지는 금속 상호 연결체(252)를 포함한다. 금속 내부연결체(252)는 알루미늄, 구리 또는 실리콘과 혼합된 알루미늄, 구리, 구리 합금 등으로 형성될수 있다. ARC(254)는 대표적으로는 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 등과 같은 금속 질화물이다. 중간 레벨 유전체(ILD)층(255)은 금속 상호 연결체(252)의 상부에 노출되는 개구(또한 접촉개구)를 통해 형성되도록 에칭된다. ILD층(255)은 통상 산화물질로 화학적인 습식 증착되며, 도핑 또는 도핑되지 않을 수도 있다. 관통 개구는 종래의 이방성 건식 산화 에칭 기술을 사용하여 에칭한다. 이 후 설명에서는, 반도체 장치 기판(250)이 종래의 반도체 조립 기술을 사용하여 형성될 수 있다.
관통 개구가 형성된 후, 플러그층은 도 2에 도시된 바와 같이 개구 내부를 통하며 ILD층의 상면 상에 티타늄층(256)을 순차적으로 증착함으로써 형성된다. 티타늄층(256)이 증착된 후, 플러그 충진 물질이 증착된다. 한 실시예에 있어서, 상기 물질은 도 2에 도시된 바와 같이 텅스텐 층(258)이다. 티타늄층(256)에 부가하여, 티타늄 질화층(도시되지 않음)이 티타늄층(256)과 텅스텐층(258) 사이에서 사용된다. 티타늄 및/또는 티타늄 질화층은 접착제로서 금속화로 상호 연결되는 베리어층으로서 기능한다. 티타늄층은 통상 플러그 충진 물질보다 얇다. 예를 들면, 티타늄층(256)은 1,000Å 두께 이하인 반면, 텅스텐층은 바이어 개구 폭의 적어도 절반을 가지며, 일반적으로는 2,000 내지 10,000 Å 사이를 갖는다.
텅스텐층(258)및 개구 외측의 티타늄층(256) 모두는 바이어 개구 내부에 플러그를 생성하도록 제거할 필요가 있다. 이는 본 발명에 따른 폴리싱에 의해 성취된다. 상기 텅스텐층은 먼저 상술된 폴리셔(10)를 사용으로 제거된다. 바람직하게도, 사용된 상기 폴리싱 패드는 비교적 연성이나(이전에 언급된 폴리텍스 폴리싱 패드와 같이, 쇼어 D 경도는 45 이하이다), 수바(Suba) 500 패드와 같이, 쇼어 D 45를 초과하는 경도를 갖는) 보다 경성의 패드 물질도 또한 적합하다. 제 1 폴리싱 슬러리는 피드 라인(113), 매니홀드(121)를 통해 컨테이너(111)로부터 펌핑되며, 분배 튜빙(122)을 통해 플래튼(132) 위로 분배된다. 텅스텐층의 폴리싱하는 경우, 바람직한 슬러리는 물과 알루미늄 연마제 입자가 결합된 산성 제 2 철(Fe(NO3)3 화합물이다. 폴리싱은 바이어 개구 내부의 텅스텐 플러그(260)를 생성하도록 도 3에 도시된 바와 같이, 바이어 개구 너머의 어느 곳으로부터도 제거된다. 적절한 폴리싱 또는 폴리싱을 위한 어떠한 형식의 말단(end-point) 검출도 텅스텐이 적절하게 제거될 때를 결정하도록 사용될 수 있다. 텅스텐을 제거하기 위한 분배율, 회전 속도 및 폴리싱 시간과 압력은 종래범위 내에서 최적화 된다. 일예로서, 6,000Å의 텅스텐층은 평방인치당 5 파운드의 압력(5 PSI)과, 30(RPM)의 분당 회전 속도와, 탈이온수에서 6 중량%의 알루니늄 연마제와 1:1 비율을 갖는 10 중량%의 제 2 철 질화용액의 슬러리를 사용하여 약 2분간 폴리싱 된다. 상기 슬러리는 2 이하의 pH를 가지며, 통상 1.2 내지 1.5 범위 이내를 갖는다. 상기와 같은 조건하에서, 텅스텐은 티타늄이 분당 300 내지 400Å의 비율로 폴리싱 되는 동안, 분당 약 6000Å의 비율로 폴리싱 된다.
도 3에 도시된 바와 같이 바이어 개구 너머로부터 텅스텐층(258)을 제거한후, 슬러리 화합물은 티타늄층(256)을 제거하기 위해 컨테이너(112)의 폴리싱 슬러리를 폴리싱 플래튼으로 공급하기 위해 전환된다. 전환되는 슬러리는 제 1 슬러리와 조합되는 매니홀드의 밸브를 폐쇄하고 또한 제 2 슬러리와 조합된 밸브를 개방함으로써 성취된다. 제 2 슬러리는 피드 라인(114)을 통해 컨테이너(112)로부터 공급된 후, 매니홀드(121)는 분배 튜빙(122)을 통해 플래튼(132) 위로 분배된다. 제 1 슬러리로부터 제 2 슬러리로 전환되는 동안, 플래튼은 연속적으로 회전되며, 기판은 폴리싱 패드에 대해서 얼마간 압력을 가지고 연속적으로 지지된다. 슬러리 화합물이 변화함에 따라, 티타늄층은 제 1 폴리싱 슬러리를 갖는 기판의 폴리싱되는 동안 노출되는 어떠한 티타늄보다 빠르게 폴리싱 된다.
티타늄이 폴리싱되는 적합한 실시예로에 있어서, 제 2 폴리싱 슬러리는 물과 알루미나 연마제 입자와 조합되는 옥살릭산 [(HCOOH)2 또는 HO2CCO2H]을 갖는 옥살릭산(oxalic acid) 슬러리이다. 폴리싱은, 도 4에 도시된 바와 같이, 티타늄층(256)이 바이어 개구 너머의 어느 곳으로부터 제거될 때까지 수행된다. 또한, 적절한 폴리싱 또는 폴리싱을 위한 어떠한 형식의 말단 검출도 텅스텐이 적절하게 제거될 때를 결정하도록 사용될 수 있다. 분배 비율, 회전 속도 및 폴리싱 시간과 텅스텐을 제거하기 위한 압력은 종래의 범위 내에서 최적화 된다. 일예로서, 400Å의 티타늄층은 5 PSI 압력, 30RPM 회전 속도, 및 탈이온수에서 6 중량%의 알루니늄 연마제와 1:1 비율을 갖는 0.5 중량%의 수산화 용액의 슬러리를 사용하여 약 30초 동안 폴리싱 된다. 상기 슬러리는 2 이하인 PH를 가지며, 통상 1.2 내지 1.5 범위 이내를 갖는다. 옥살산 슬러리는 거의 ILD 층(255)으로 선정되지 않으므로, 소프트 패드(상기 설명된 바와 같은)는 과도하고 비균일한 산화물 제거를 피하도록 티타늄층(256)의 폴리싱을 위해 사용되는 것이 적합하다. 그와 같은 조건하에서는, 텅스텐은 분당 200Å이하의 비율로 폴리싱되는 반면, 티타늄은 분당 약 1,500Å 비율로 폴리싱된다.
다른 도전층들을 제거한 후, 기판(250)은 기판(250)의 표면으로부터 잔류 입자를 제거하도록 폴리셔(도시 안됨)의 다듬질 플래튼을 제거하는 것이 바람직하다. 한 실시예에 있어서, 기본 슬러리를 사용하는 짧은 유전체 폴리싱은 ILD층(255)에 매끈한 표면을 제공하도록 다듬질 플래튼(finishing platen)상에 형성될수 있다. 잔류 기본 슬러리를 제거하기 위해 물 린스가 따른다. 다른 실시예에 있어서, 오직(기본 슬러리 없이) 물만이 다듬질 플래튼 위로 안내된다. 다듬질 플래튼은 통상 소프트 패드를 가지며, 폴리싱 패드(즉, 1996년12월26일 출원된 출원번호 제 08/780,113호 제목 "반도체 장치 기판을 폴리싱하기 위한 방법", 킴(kim) 등에 의해 공동 양도되어 출원계류 중)와 동일할 수 있다. 통상 가능한 모든 폴리셔는 두개의 플래튼(통상 한개는 폴리싱용, 다른 한개는 버핑 또는 다듬질용)을 가지며, ILD층(255)의 다듬질 또는 버핑 연마는 금속층 제거 후가 바람직하며, 본 발명에 따른 다른 도전성 물질들의 폴리싱은 최적의 플로어 공간 및 자본 경비를 사용토록 동일 플래튼 상에 발생한다. 상기와 같이 폴리셔의 제 2 플래튼은 다듬질(finishing)을 위해 사용될 수 있다. 양자 택일적으로, 다듬질 단계는 분리 기계상에서 수행될 수 있으며, 폴리셔(10)의 두개의 플래튼 각각은 도전층 중 다른 하나를 제거하기 위해 사용될 수 있거나, 또는 다듬질 단계는 모두 함께 제거될 수 있다.
플러그 형성이 텅스텐층(258) 및 티타늄층(256)을 제거함으로써 완료된 후, 실질적으로 완성되는 반도체 장치 기판(250)은 도 5에 도시된 바와 같이 형성된다. 다른 티타늄층(262) 또는 티타늄의 조합 및 티타늄 질화물은 증착되고, 금속화(264)의 제 2 레벨이 뒤따른다. 금속화(264)는 금속 상호 연결체(252)와 유사하며, 예를 들면 알루미늄, 알루미늄 합금, 구리, 구리 합금,또는 유사체로 만들어진다. 금속화의 제 2 레벨이 반도체 장치 내부의 상호 연결체를 위한 금속화의 최상 레벨일 경우, 도금층(266)은 상기 장치를 완료시키도록 증착된다. 도금층(266)은 산화물, 질화물, 실리콘 옥시-질화물(oxy-nitrade), 폴리이미드, 또는 유사 도금 물질로 도핑될 수 있다.
본 발명은 텅스텐 및 티타늄이 폴리싱되는 특정 실시예에 대해 설명하였으나, 본 발명이 두개의 다른 도전성 물질을 폴리싱하기 위해 유용하다는 사실은 매우 중요하다. 예를 들면, 본 발명은, 도 6의 반도체 장치 기판(350)에 도시된 바와 같이, 표면 장식(inlaid)된 상호 연결체의 응용에 있어서 밑에 놓인 티타늄층(256)이나 알루미늄의 금속화층(264)을 폴리싱하는 것과 관련하여 사용될 수 있다. 표면 장식 응용에 있어서, 밑에 놓인 금속 상호 연결체(252)에 연결하기 위한 플러그는 상호 연결 금속화와 다른 물질로 형성되지 않는다. 대신에, 다음의 상호 연결 금속화, 예를 들면 알루미늄 또는 구리는 바이어 개구(266) 및 상호 연결 트랜치 또는 ILD(255) 내부에 형성된 채널(268)을 충진한다. 단일 폴리싱 작업은 ILD로부터 알루미늄 및 티타늄을 제거하기 위해 사용되며, 도시된 바와 같이 바이어 개구 및 상호 연결 트랜치에 동일 금속을 잔류시킨다. 또한, 밑에 놓인 금속층은 티타늄으로 될 필요가 없고, 옥살릭산 슬러리 혼합물을 사용함으로써 이득을 얻을 수 있다. 다른 내화성 금속을 물질은 다른 물질들 중 하나로서 사용될 수 있다.
상술된 설명 및 실예는 본 발명과 관련된 많은 장점들을 포함한다. 특히, 두개의 다른 도전성 물질들이 폴리싱될 수 있고, 각각은 각각의 물질을 위한 폴리싱 속도와 상태를 최적화하도록 설계된 안정된 슬러리를 사용하도록 설명되어 있다. 또한, 폴리싱 방법은 현존하는 폴리싱 방법으로 용이하게 통합된다. 현재의 폴리셔는 이미 그의 분배 시스템을 통해 하나 이상의 성분을 수용하기 위해 구비되며, 대부분은 (비록 본 발명을 실현하기 위해 필요한 것이 아닐지라도) 하나 이상의 폴리싱 플래튼을 갖는다. 본 발명의 또 다른 장점은, 폴리싱을 위해 옥살릭산을 사용함으로써, 중금속(알칼리 금속, 알칼리 토류 금속 및 변환 부재를 포함하는)을 함유하는 슬러리를 사용하여 악영향을 상쇄한다는 점이다. 예를 들면, 텡스텐을 폴리싱하기 위해 제 2 철 질산염의 사용함으로써, ILD 산화물층의 철 오염을 유발한다. 제 2 철 질산염 슬러리의 사용에 따라 옥살릭산을 사용함으로써, 옥살릭산은 폴리싱 패드 내에 또는 기판 상에 잔류하게 될 철을 묶어두고, 따라서 산화ILD 오염으로부터 철을 방지한다는 장점을 갖는다. 본 발명의 실행에 있어서, ILD 내의 철 농도는, 만약 2 철 질산염 슬러리만을 사용할 경우, 1E14 원자/cm2 에 비교하여, 노출된 ILD 표면의 상부 200Å 내에 1E12 원자/cm2 이하인 것이 밝혀졌다.
따라서, 본 발명에 따르면, 종래의 장점과 욕구를 완전히 충족시키는 반도체 장치 기판에 있어서 다른 도전성 물질들을 폴리싱하기 위한 방법을 제공한다. 비록, 본 발명이 그에 대한 특정 실시예들에 대해 도시 및 설명하고 있으나, 그것은 본 발명을 상술된 실시예들에 한정시키려는 의도를 갖는 것은 아니다. 당업자라면 본 발명의 정신으로부터 벗어나지 않는 한도 내에서 변경과 수정이 가능함을 인식할 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위의 범위 내에서의 모든 변경과 수정을 포함하는 것으로 규정한다.
도 1은 본 발명에 따른 반도체 장치의 폴리싱을 위한 화학 기계적 폴리셔의 개략도.
도 2는 본 발명의 일실시예에 따라 폴리싱되는 반도체 장치 기판의 부분 도시 횡단면도.
도 3은 본 발명의 일실시예에 따라 폴리싱되는 반도체 장치 기판의 부분 도시 횡단면도.
도 4는 본 발명의 일실시예에 따라 폴리싱되는 반도체 장치 기판의 부분 도시 횡단면도.
도 5는 본 발명의 일실시예에 따라 폴리싱되는 반도체 장치 기판의 부분 도시 횡단면도.
도 6은 본 발명의 다른 실시예에 따라 제조되는 것으로 반도체 장치 기판의 부분을 도시하는 횡단면도.

Claims (5)

  1. 반도체 물질과,
    상기 반도체 물질 위에 놓이며, 개구를 포함하는 패터닝된 절연층(255)과,
    상기 패터닝된 절연층 위와 개구 내에 위치하는 제 1 물질을 포함하는 제 1 도전층(256), 및
    상기 제 1 도전층과 위에 놓인 제 1 물질과 다른 제 2 물질을 포함하는 제 2 도전층(258)을 구비하는 기판(250)을 제공되는 단계와;
    상기 제 1 도전층의 일부분을 노출시키기 위해, 제 1 산화 부품을 포함하는 제 1 폴리싱 용액으로 상기 제 2 도전층을 폴리싱하는 단계; 및
    상기 패터닝된 절연층의 일부분을 노출시키기 위해, 제 1 산화 부품과 다른 제 2 산화 성분을 포함하는 제 2 폴리싱 용액으로 상기 제 1 도전층을 폴리싱하는 단계를 포함하는 반도체 장치 형성 방법.
  2. 제 1 항에 있어서, 상기 제공하는 단계는,
    상기 제 2 물질이 알루미늄, 구리, 및 텅스텐으로 구성되는 그룹으로부터 선택되며, 상기 제 1 물질은 내화성 금속을 함유하는 물질인 기판을 제공하는 단계로 구성되는 반도체 장치 형성 방법.
  3. 제 2 항에 있어서, 상기 기판 제공하는 단계는 상기 제 1 물질이 티타늄인 기판을 제공하는 단계를 포함하며,
    상기 제 1 도전층을 폴리싱하는 단계는, 상기 제 2 산화 성분이 옥살릭산인 상기 제 2 폴리싱 용액으로 상기 제 1 도전층을 폴리싱하는 단계를 포함하는 반도체 장치 형성 방법.
  4. 제 1 항에 있어서, 상기 기판을 폴리셔(10) 안에 위치시키는 단계를 추가로 포함하며,
    상기 제 2 도전층을 폴리싱하는 단계와 상기 제 1 도전층을 폴리싱하는 단계는 폴리셔에서 수행되는 반도체 장치 형성 방법.
  5. 도전부재(252)를 갖는 반도체 기판(250)을 제공하는 단계와;
    상기 도전성 부재 위를 포함하여, 상기 반도체 기판 위에 절연층(255)을 증착시키는 단계와;
    상기 도전성 부재를 노출시키는 상기 절연층에 바이어 개구를 형성하는 단계와;
    상기 바이어 개구 안을 포함하여, 상기 절연층 위에 제 1 도전층(256)을 증착시키는 단계와;
    상기 제 1 도전층과는 조성이 다른 제 2 도전층(258)을 상기 제 1 도전층 위에 증착시키는 단계와;
    폴리싱 패드를 갖는 폴리셔(10)를 제공하는 단계와;
    적어도 상기 제 1 도전층이 노출될 때까지 상기 폴리싱 패드 위에 분배된 제 1 폴리싱 용액을 사용하여 상기 제 2 도전층을 폴리싱하는 단계와; 및
    제 2 폴리싱 용액의 산화 성분이 상기 제 1 폴리싱 용액의 산화 성분과는 다른, 제 2 폴리싱 용액을 사용하여 상기 제 1 도전층을 폴리싱하는 단계를 포함하는 반도체 장치 형성 방법.
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